JP2015185656A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、製造コストの増大を抑制しつつ、耐圧が向上された半導体装置を提供する。
【解決手段】素子領域と素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、外周領域において半導体基体の上部に素子領域の周囲を囲んで配置された第２導電型の外周半導体領域を有し、且つ外周半導体領域に外周半導体領域の上面から膜厚方向に延伸する溝が形成されたＦＬＲ領域とを備え、素子領域から外周領域の外縁に向かう方向に沿って見た場合に、外周半導体領域において外周半導体領域の中心位置よりも溝の中心位置が素子領域に近い。
【選択図】図１

Description

本発明は、耐圧向上のための構造が形成される半導体装置に関する。

半導体装置の耐圧を向上させるために、半導体素子が形成される素子領域の周囲の外周領域に電界緩和リング（ＦＬＲ：Field Limiting Ring）を配置する構造が採用されている。ＦＬＲにより素子領域の周囲に発生する電界集中を緩和して、半導体装置の耐圧向上が図られている（例えば、特許文献１参照。）。

特開２０１３−１６８５４９号公報

半導体装置の耐圧を向上するためには、一定程度の深さを有するＦＬＲを形成する必要がある。しかし、深いＦＬＲを形成するためには高エネルギーのイオン注入が必要であり、製造コストが増大する。一方、注入エネルギーが低いとＦＬＲの深さが不十分となり、空乏層の伸びが不足して耐圧を確保できない。

上記問題点に鑑み、本発明は、製造コストの増大を抑制しつつ、耐圧が向上された半導体装置を提供することを目的とする。

本発明の一態様によれば、（ア）素子領域と素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、（イ）外周領域において半導体基体の上部に素子領域の周囲を囲んで配置された第２導電型の外周半導体領域を有し、且つ外周半導体領域に外周半導体領域の上面から膜厚方向に延伸する溝が形成されたＦＬＲ領域とを備え、素子領域から外周領域の外縁に向かう方向に沿って見た場合に、外周半導体領域において外周半導体領域の中心位置よりも溝の中心位置が素子領域に近い半導体装置が提供される。

本発明によれば、製造コストの増大を抑制しつつ、耐圧が向上された半導体装置を提供できる。

本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の実施形態に係る半導体装置のＦＬＲの構造を示す模式図である。 比較例のＦＬＲの構造を示す模式図である。 比較例の半導体装置を説明するための模式的な断面図である。 他の比較例の半導体装置を説明するための模式的な断面図である。 本発明の実施形態に係る半導体装置のＦＬＲの形成方法を説明するための模式的な断面図である（その１）。 本発明の実施形態に係る半導体装置のＦＬＲの形成方法を説明するための模式的な断面図である（その２）。 本発明の実施形態に係る半導体装置のＦＬＲの形成方法を説明するための模式的な断面図である（その３）。 本発明の実施形態に係る半導体装置のＦＬＲの他の構造を示す模式図である。 本発明のその他の実施形態に係る半導体装置のＦＬＲの構造を示す模式図である。 本発明のその他の実施形態に係る半導体装置のＦＬＲの他の構造を示す模式図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、素子領域１０１と素子領域１０１の周囲を囲む外周領域１０２が主面に定義された第１導電型の半導体基体１０と、外周領域１０２において素子領域１０１の周囲を囲んで配置されたＦＬＲ領域２００とを備える。図示を省略するが、素子領域１０１にはトランジスタやダイオードなどの各種の半導体素子が配置されている。

半導体基体１０は、半導体基板１１及び半導体基板１１上に配置された半導体層１２を有する。半導体基板１１は、例えばシリコン（Ｓｉ）基板やシリコンカーバイト（ＳｉＣ）基板などである。半導体基体１０は、例えば第１導電型の半導体基板１１上に第１導電型の半導体層１２がエピタキシャル成長された構造である。

ＦＬＲ領域２００は、半導体層１２の上部に、互いに離間して多重に配置された複数の第２導電型の外周半導体領域２１を有する。外周半導体領域２１それぞれに、外周半導体領域２１の上面から膜厚方向に延伸する溝２２が形成されている。図１に示したように、溝２２の全体は、外周半導体領域２１に周囲を覆われている。

なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｎ型、第２導電型がｐ型の場合を例示的に説明する。即ち、半導体基体１０が、高濃度ｎ型の半導体基板１１上に低濃度ｎ型の半導体層１２が形成された構造とする。

ＦＬＲ領域２００は、複数のｐ型の外周半導体領域２１が、互いに離間して素子領域１０１の周囲を囲んで、半導体層１２の上部の一部に選択的に形成されている。半導体装置１では、外周領域１０２に形成され電気的にフローティング状態である外周半導体領域２１がＦＬＲ２０として機能する。

図１に示したように、外周半導体領域２１の素子領域に近い側（以下において、「素子領域側」という。）に溝２２が形成されている。より具体的には、図２に示すように、素子領域１０１から外周領域１０２の外縁に向かう方向に沿って見た場合に、それぞれの外周半導体領域２１において、外周半導体領域２１の中心位置Ｃ１よりも溝２２の中心位置Ｃ２が素子領域１０１に近いように、溝２２が形成されている。

このため、図１に示したように、外周半導体領域２１に深さに段差が生じる。即ち、溝２２よりも外周領域１０２の外縁側の領域においてよりも、溝２２が形成された領域において、外周半導体領域２１の底面の位置が半導体基板１１の上面に近い。溝２２の底部下方での外周半導体領域２１の底面と半導体基板１１の上面との距離をＤ１、溝２２より外周領域１０２の外縁側の領域における外周半導体領域２１の底面と半導体基板１１の上面との距離をＤ２としたとき、Ｄ１＜Ｄ２である。

逆バイアス時に半導体層１２内を空乏層３０が広がり、素子領域１０１側から外周領域１０２の外縁に向かってＦＬＲ２０間が空乏層によって順次連結されていく。半導体装置１では、素子領域側で深く、且つ外縁に向かって薄くなるように、ＦＬＲ２０の外周半導体領域２１が膜厚方向に段差を有する形状である。このため、半導体層１２内を広がる空乏層３０の端部がなだらかになる。その結果、電界の集中をより効果的に緩和できる。

これに対し、例えば図３に示すように、外周半導体領域２１の中心付近に溝２２が形成された場合には、ＦＬＲ２０の深さは、素子領域側から外縁に向かって薄い分布にはならない。したがって、耐圧向上のためには、図１に示した半導体装置１ように、外周半導体領域２１の中心位置Ｃ１よりも溝２２の中心位置Ｃ２が素子領域１０１に近いように、溝２２が形成されていることが有効である。

ところで、ＦＬＲ２０に溝２２が形成されていない場合は、空乏層３０が半導体層１２内を広がって行くためには、図４に示すようにＦＬＲ２０を深く形成する必要がある。しかしながら、深いＦＬＲ２０を形成するためには高エネルギーのイオン注入が必要であり、製造コストが増大する。

一方、注入エネルギーが低いとＦＬＲ２０の深さが不十分となり、図５に示すように空乏層３０の伸びが不足する。このため、耐圧を確保できない。

これに対し、図１に示した半導体装置１では、後述するように溝２２の底面から不純物イオンが半導体層１２に注入される。このため、低エネルギーのイオン注入であっても、空乏層３０がＦＬＲ２０間をつないで十分に伸びる程度に深いＦＬＲ２０を形成することができる。

以下に、半導体装置１のＦＬＲ２０の形成方法の例を説明する。なお、以下に述べるＦＬＲの形成方法は一例であり、この変形例を含めて、これ以外の種々の形成方法により実現可能であることは勿論である。

先ず、図６に示すように、半導体層１２の上部の所定の位置に、溝２２を形成する。溝２２の位置は、外周半導体領域２１を形成する領域の内側であって、外周半導体領域２１の中心よりも溝２２の中心が素子領域１０１に近いように設定する。

次いで、半導体層１２の上面にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いてフォトレジスト膜をパターンニングする。即ち、図７に示すように、外周半導体領域２１を形成する領域を除いた領域にマスク４０を形成する。

そして、マスク４０を用いたイオン注入を行い、図８に示すように外周半導体領域２１を形成する。なお、半導体層１２がｎ型であるある場合には、ｐ型不純物として例えばアルミニウム（Ａｌ）イオンなどを半導体層１２に注入する。一方、半導体層１２がｐ型であるある場合には、ｎ型不純物として例えばリン（Ｐ）イオンなどを半導体層１２に注入する。

上記のように、溝２２を形成した後に、外周半導体領域２１を形成するイオン注入が行われる。このため、溝２２の形成されていない領域よりも溝２２の底部の下方での領域の方が、外周半導体領域２１の底面の位置が半導体基板１１の上面に近い。その結果、素子領域側で深く、外縁に向かって薄くなるように、膜厚方向に段差を有するＦＬＲ２０が形成される。また、溝２２を形成するため、所定の深さまでＦＬＲ２０を形成するためのイオン注入の回数を削減することも可能である。

ところで、溝２２が半導体層１２と直接に接しないように、溝２２の全体が外周半導体領域２１に覆われている。即ち、溝２２の素子領域側の壁面と素子領域１０１との間にも、外周半導体領域２１の一部が配置されている。これは、空乏層が溝２２に直接に接すると、リーク電流が生じるなどの不具合が生じるためである。

なお、溝２２を形成する工程は任意である。例えば半導体基板１１がＳｉＣ基板である場合は、ＳｉＣ基板にアライメントマークを形成する工程において、溝２２を同時に形成してもよい。

また、本発明者らの検討によれば、耐圧向上のために効果的なＦＬＲ２０の配置は以下の通りである。溝２２の深さは、半導体層１２の膜厚の１０％〜４０％程度である。また、隣接する外周半導体領域２１間の距離は、半導体層１２の膜厚の１０％〜２０％程度である。

以上に説明したように、本発明の実施形態に係る半導体装置１では、ＦＬＲ２０に溝２２が形成されたことにより、ＦＬＲ形成時のイオン注入のエネルギーを抑制できる。そして、ＦＬＲ２０の中心よりも素子領域側に溝２２を形成することより、素子領域１０１側から外縁に向かって薄くなるようにＦＬＲ２０が膜厚方向に厚さの段差を有する。このため、半導体層１２内を広がる空乏層３０の端部がなだらかになる。その結果、電界の集中をより効果的に緩和できる。このように、図１に示した半導体装置１によれば、製造コストの増大を抑制しつつ、耐圧が向上された半導体装置を提供できる。

なお、図９に示すように、外周半導体領域２１の中心位置よりも、溝２２の全体が素子領域１０１に近いように溝２２を形成してもよい。これにより、より確実に、ＦＬＲ２０が素子領域１０１側から外縁に向かって厚さが薄くなる。
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

上記では、溝２２の膜厚方向に沿った断面が矩形状である場合を示したが、他の形状であってもよい。例えば、図１０に示したようにＶ字形状であってもよい。或いは、図１１に示したように溝２２の底部の角部が曲線状に丸みを帯びていてもよい。例えば図１１に示した形状の溝２２の場合には、角部での電界の集中が緩和され、半導体装置１の耐圧が更に向上する。図１１に示した構造は、イオン注入後の熱拡散による不純物分布の調整が困難なＳｉＣ基板の場合にＦＬＲ２０の角部に丸みを帯びさせるのに特に有効である。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…半導体基体
１１…半導体基板
１２…半導体層
２０…ＦＬＲ
２１…外周半導体領域
２２…溝
３０…空乏層
１０１…素子領域
１０２…外周領域
２００…ＦＬＲ領域

Claims (5)

1. 素子領域と前記素子領域の周囲を囲む外周領域が主面に定義された第１導電型の半導体基体と、
   前記外周領域において前記半導体基体の上部に前記素子領域の周囲を囲んで配置された第２導電型の外周半導体領域を有し、且つ前記外周半導体領域に前記外周半導体領域の上面から膜厚方向に延伸する溝が形成されたＦＬＲ領域と
   を備え、前記素子領域から前記外周領域の外縁に向かう方向に沿って見た場合に、前記外周半導体領域において前記外周半導体領域の中心位置よりも前記溝の中心位置が前記素子領域に近いことを特徴とする半導体装置。
2. 前記外周半導体領域において、前記素子領域に近い側で深く且つ前記外周領域の外縁に向かって浅くなるように、前記外周半導体領域が膜厚方向に段差を有する形状であることを特徴とする請求項１に記載の半導体装置。
3. 前記外周半導体領域の前記中心位置よりも、前記溝の全体が前記素子領域に近いことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記溝の前記素子領域に近い側の壁面と前記素子領域との間に前記外周半導体領域の一部が配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記溝の底部の角が丸みを帯びていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。

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