JP7210956B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている。（例えば、特許文献１および２参照）。
特許文献１ 特開２００４－１０３９８０号公報
特許文献２ 特開２０１０－１１４１３６号公報

半導体装置においては、ターンオン損失を低減することが好ましい。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部を備える。延伸方向と直交する配列方向には、ゲートトレンチ部と接して設けられたメサ部を備える。メサ部においては、ドリフト領域の上方に設けられ、且つ、ゲートトレンチ部に接して設けられた、ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、メサ部において蓄積領域の上方に設けられ、且つ、ゲートトレンチ部に接して設けられた第２導電型のベース領域と、メサ部において蓄積領域の下方に設けられ、ゲートトレンチ部に接して設けられ、且つ、配列方向においてメサ部の一部分に設けられた第２導電型のフローティング領域と、を備える。

フローティング領域は、半導体基板の深さ方向において、蓄積領域と離間して設けられてよい。半導体基板の深さ方向におけるフローティング領域の少なくとも一部は、ゲートトレンチ部の底部と接して設けられてよい。

半導体装置は、蓄積領域を、半導体基板の深さ方向に複数備えてよい。複数の蓄積領域のうち、最も下方に設けられた蓄積領域のドーピング濃度は、最も上方に設けられた蓄積領域のドーピング濃度よりも低くてよい。

ベース領域とフローティング領域との半導体基板の深さ方向の距離は、ベース領域の半導体基板の深さ方向の幅よりも大きくてよい。フローティング領域の配列方向の幅は、メサ部の配列方向の幅の０．１倍以上０．５倍以下であってよい。

メサ部において、配列方向にフローティング領域と隣接する領域には、ドリフト領域が設けられてよい。フローティング領域の配列方向の幅は、フローティング領域が設けられた深さにおけるドリフト領域の配列方向の幅よりも小さくてよい。

フローティング領域のドーピング濃度は、蓄積領域のドーピング濃度よりも高くてよい。フローティング領域のドーピング濃度は、１×１０^１９／ｃｍ^３以上であってよい。

半導体装置は、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において延伸方向に延伸し、ゲートトレンチ部とメサ部を挟むように設けられたダミートレンチ部と、メサ部において蓄積領域の下方に設けられ、ダミートレンチ部に接して設けられ、且つ、配列方向においてメサ部の一部分に設けられた第２導電型のフローティング領域をさらに備えてよい。ゲートトレンチ部に接するフローティング領域と、ダミートレンチ部に接するフローティング領域とは、配列方向において離間して配置されてよい。

半導体基板には、ゲートトレンチ部を含むトランジスタ部と、ダイオード部とが設けられてよい。ダイオード部は、ドリフト領域と、半導体基板の上面から半導体基板の内部まで設けられ、延伸方向に延伸して設けられたダミートレンチ部と、配列方向に、ダミートレンチ部と接して設けられたメサ部と、メサ部においてドリフト領域の上方に設けられ、且つ、ダミートレンチ部に接して設けられたベース領域を備えてよい。ダイオード部に設けられたダミートレンチ部には、フローティング領域が設けられなくてよい。

半導体基板には、ゲートトレンチ部を含むトランジスタ部と、トランジスタ部に含まれる境界部とが設けられてよい。境界部は、ドリフト領域と、半導体基板の上面から半導体基板の内部まで設けられ、延伸方向に延伸して設けられたダミートレンチ部と、配列方向に、ダミートレンチ部と接して設けられたメサ部と、メサ部においてドリフト領域の上方に設けられ、且つ、ダミートレンチ部に接して設けられたベース領域を備えてよい。境界部に設けられたダミートレンチ部には、フローティング領域が設けられなくてよい。

複数のフローティング領域が、ゲートトレンチ部の延伸方向において、離散的に配置されていてよい。

ゲートトレンチ部と接するメサ部の上面には、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、第２導電型のコンタクト領域とが、延伸方向において交互に配置されていてよい。それぞれのフローティング領域は、延伸方向において、エミッタ領域よりも広い範囲に渡って設けられていてよい。

本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面から半導体基板の内部まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部を備える。延伸方向と直交する配列方向には、ゲートトレンチ部と接して設けられたメサ部を備える。メサ部においては、ドリフト領域の上方に設けられ、且つ、ゲートトレンチ部に接して設けられた第２導電型のベース領域と、メサ部においてベース領域の下方に設けられ、ゲートトレンチ部に接して設けられ、且つ、配列方向においてメサ部の一部分に設けられた第２導電型のフローティング領域と、を備える。半導体装置において、ベース領域とフローティング領域との半導体基板の深さ方向の距離は、ベース領域の半導体基板の深さ方向の幅よりも大きい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。 図１ａにおけるａ－ａ'断面の一例を示す図である。 第１比較例の半導体装置１５０における電子電流および変位電流の経路を示す図である。 第２比較例の半導体装置１６０における電子電流および変位電流の経路を示す図である。 本実施形態の半導体装置１００における電子電流および変位電流の経路の一例を示す図である。 ターンオン時におけるゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅの時間波形の一例を示す図である。 図４ａの時間波形において、ゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅが遷移波形を拡大した図である。 図１ａにおけるｂ－ｂ'断面の一例を示す図である。 図５ａにおける領域Ａの拡大図である。 本例の半導体装置１００における幅比Ｗｆｄ／Ｗｇｄとオン電圧Ｖｏｎとの関係の一例を示す図である。 本例の半導体装置１００における、幅比Ｗｆｄ／Ｗｇｄとゲート電極に蓄積される電荷Ｑｇとの関係の一例を示す図である。 本例の半導体装置１００における、幅比Ｗｆｄ／ＷｇｄとＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。 図５ａのｃ－ｃ'断面におけるドーピング濃度分布の一例を示す図である。 本例の半導体装置１００における、フローティング領域１７のドーピング濃度とオン電圧Ｖｏｎとの関係の一例を示す図である。 本例の半導体装置１００における、フローティング領域１７のドーピング濃度とＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。 本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ）とオン電圧Ｖｏｎとの関係の一例を示す図である。 本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ）と、ゲート電極に蓄積される電荷Ｑｇとの関係の一例を示す図である。 本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ）と、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。 図１におけるｂ－ｂ'断面の他の一例を示す図である。 図１０のｄ－ｄ'断面におけるドーピング濃度分布の一例を示す図である。 本実施形態に係る半導体装置１００の他の上面を部分的に示す図である。 図１２ａにおけるｅ－ｅ'断面の一例を示す図である。 図１２におけるｅ－ｅ'断面の他の一例を示す図である。 図１におけるｂ－ｂ'断面の他の一例を示す図である。 図１におけるｂ－ｂ'断面の他の一例を示す図である。 図１におけるｂ－ｂ'断面の他の一例を示す図である。 第１メサ部６０におけるフローティング領域１７の他の配置例を示す図である。 半導体基板１０の部分的な斜視断面図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。

各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。

本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピングされた領域におけるドーピング濃度分布がピークを有する場合、当該ピーク値を当該ドーピング領域におけるドーピング濃度としてよい。ドーピングされた領域におけるドーピング濃度がほぼ均一な場合等においては、当該ドーピング領域におけるドーピング濃度の平均値をドーピング濃度としてよい。

図１ａは、本実施形態に係る半導体装置１００の上面の一例を部分的に示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。トランジスタ部７０およびダイオード部８０は、半導体基板の上面の所定の配列方向（本例ではＹ軸方向）に並んで配置されている。図１ａの例では、トランジスタ部７０およびダイオード部８０は、配列方向に沿って交互に配置されている。トランジスタ部７０およびダイオード部８０は、配列方向において接していてよく、離れていてもよい。トランジスタ部７０は、境界部９０を有してよい。図１ａの例では、トランジスタ部７０のうち、ダイオード部８０との境界に位置する領域が、境界部９０である。図１ａにおいてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。

また、図１ａにおいては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

本例の半導体装置１００は、半導体基板の内部に設けられ、且つ、半導体基板の上面に露出するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。

エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１ａでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。

また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板の上面との間には、酸化膜等の絶縁膜が設けられる。

ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板の上面との間には、酸化膜等の絶縁膜が設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板の上面に露出しており、ゲートランナー４８と接触する。

エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。

１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。ゲートトレンチ部４０は、半導体基板の上面に平行であって配列方向と直交する延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和することができる。本明細書では、ゲートトレンチ部４０のそれぞれの延伸部分３９を、一つのゲートトレンチ部４０として扱う場合がある。ゲートランナー４８は、ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。

少なくとも一つのダミートレンチ部３０が、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられてよい。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に半導体基板の上面においてＵ字形状を有してもよい。即ち、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してもよい。

また、少なくとも一つのダミートレンチ部３０は、長手方向が半導体基板の上面において延伸方向（Ｘ軸方向）である直線形状であってもよい。図１ａの例では、ダイオード部８０および境界部９０においてＵ字形状のダミートレンチ部３０が設けられ、トランジスタ部７０の少なくとも一部において直線形状のダミートレンチ部３０が設けられている。

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は第２導電型である。本例のウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲に設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の下端よりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。

トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。ダイオード部８０において、コンタクトホール５４は、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｘ軸方向両端に配置されたベース領域１４およびウェル領域１１の上方には配置されていない。

半導体基板の上面と平行な方向において、Ｙ軸方向に各トレンチ部に隣接するメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板の部分であって、半導体基板の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。

トランジスタ部７０においては、境界部９０を除き、各トレンチ部に接して第１メサ部６０が設けられる。境界部９０には、各トレンチ部に接して第２メサ部６２が設けられる。また、ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域に、ダミートレンチ部３０に接して第３メサ部６４が設けられる。第１メサ部６０、第２メサ部６２および第３メサ部６４のＸ軸方向における両端部には、一例としてベース領域１４が設けられている。なお、図１ａにおいては、Ｘ軸方向の一方の端部のみを示している。

第１メサ部６０の上面には、ゲートトレンチ部４０と接して第１導電型のエミッタ領域１２が設けられる。本例のエミッタ領域１２は、一例としてＮ＋型である。また、第１メサ部６０の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５は、一例としてＰ＋型である。第１メサ部６０において、エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に交互に設けられてよい。エミッタ領域１２およびコンタクト領域１５は、互いに接して設けられてよい。

第１メサ部６０の上面において、エミッタ領域１２はダミートレンチ部３０と接して設けられてよく、離れて設けられてもよい。図１ａの例におけるエミッタ領域１２は、ダミートレンチ部３０と接して設けられている。

第１メサ部６０の上面において、エミッタ領域１２およびコンタクト領域１５は、コンタクトホール５４の下方にも設けられている。エミッタ領域１２およびコンタクト領域１５は、第１メサ部６０の上面において、第１メサ部６０を挟む一方のトレンチ部から他方のトレンチ部にわたり、Ｙ軸方向に連続して設けられている。エミッタ領域１２およびコンタクト領域１５は、第１メサ部６０を挟む２本のトレンチ部の双方に接していてよい。図１ａの例において第１メサ部６０を挟む２本のトレンチ部は、ゲートトレンチ部４０およびダミートレンチ部３０である。

第２メサ部６２の上面には、ベース領域１４よりドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。当該コンタクト領域１５は、第２メサ部６２のＸ軸方向における両端のベース領域１４の間に設けられてよい。コンタクト領域１５は、当該両端のベース領域１４に挟まれた領域全体に設けられてよい。

第２メサ部６２の上面において、コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。コンタクト領域１５は、第２メサ部６２の上面において、第２メサ部６２を挟む一方のダミートレンチ部３０から他方のダミートレンチ部３０にわたり、Ｙ軸方向に連続して設けられている。コンタクト領域１５は、第２メサ部６２を挟む２本のダミートレンチ部３０の双方に接していてよい。

本例では、第３メサ部６４の上面のうち、Ｘ軸方向の両端のベース領域１４に挟まれた領域に、２つのコンタクト領域１５が設けられる。それぞれのコンタクト領域１５は、当該両端のベース領域１４に接して配置されていてよい。第３メサ部６４の上面のうち、当該コンタクト領域１５に挟まれた領域にベース領域１４が設けられる。ベース領域１４は、当該コンタクト領域１５に挟まれる領域全体に設けられてよい。

第３メサ部６４の上面において、ベース領域１４は、コンタクトホール５４の下方にも設けられている。ベース領域１４は、第３メサ部６４の上面において、第３メサ部６４を挟む一方のダミートレンチ部３０から他方のダミートレンチ部３０にわたり、Ｙ軸方向に連続して設けられている。ベース領域１４は、２本のダミートレンチ部３０の双方に接していてよい。

本例の半導体装置１００は、ダイオード部８０においてダミートレンチ部３０が設けられる。本例では、ダイオード部８０に配置されたそれぞれのダミートレンチ部３０の直線状の延伸部分２９が接続部分３１で接続される。それぞれの延伸部分２９に挟まれる領域に、第３メサ部６４が設けられる。

第３メサ部６４には、エミッタ領域１２が設けられなくてよく、設けられてもよい。本例の第３メサ部６４には、エミッタ領域１２が設けられていない。第３メサ部６４には、コンタクト領域１５およびベース領域１４が、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０にわたって設けられている。即ち、半導体基板の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたコンタクト領域１５またはベース領域１４のＹ軸方向の幅は等しい。

ダイオード部８０は、半導体基板の下面側において、第１導電型のカソード領域８２を有する。図１ａに、カソード領域８２が設けられる領域を一点鎖線で示している。ダイオード部８０は、カソード領域８２を半導体基板の上面に投影した領域であってよい。カソード領域８２を半導体基板の上面に投影した領域は、第３メサ部６４のコンタクト領域１５から、第３メサ部６４の内側に離れて配置されていてよい。第３メサ部６４の内側とは、Ｘ軸方向において、第３メサ部６４の中央に近い側を指す。半導体基板の下面に隣接する領域においてカソード領域８２が設けられていない領域には、第２導電型のコレクタ領域が設けられてよい。トランジスタ部７０は、コレクタ領域を半導体基板の上面に投影した領域のうち、トレンチ部またはメサ部が設けられている領域であってよい。

半導体装置１００は、半導体基板の内部において、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域１６を有する。蓄積領域１６のドーパントは、ドリフト領域のドーパントと同じ導電型である。蓄積領域１６のドーパントは、ドリフト領域のドーパントよりも高い濃度で蓄積している。蓄積領域１６は、ベース領域１４の下方に配置されている。蓄積領域１６は、それぞれのトレンチ部の下端よりも上方に配置されてよい。蓄積領域１６は、ゲートトレンチ部４０に接していてよい。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。図１ａにおいては、蓄積領域１６が設けられる範囲を一点鎖線で示している。なお、図１ａにおいては、各トレンチ部の領域も当該鎖線が横切っているが、蓄積領域１６は各トレンチ部と重なる領域には形成されなくてよい。

第１メサ部６０には、蓄積領域１６の下方に、第２導電型のフローティング領域１７が設けられる。フローティング領域１７は、ゲートトレンチ部４０に接している。本例のフローティング領域１７は、一例としてＰ＋型である。フローティング領域１７のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。図１ａにおいて、半導体基板の上面視で、フローティング領域１７が設けられる範囲を破線で示している。なお、図１ａにおいては、各トレンチ部の領域も当該破線が横切っているが、フローティング領域１７は各トレンチ部と重なる領域には形成されなくてよい。

図１ａに示すように、フローティング領域１７は、半導体基板の上面視で、ゲートトレンチ部４０の延伸方向に直交する配列方向（Ｙ軸方向）において、第１メサ部６０の一部分に設けられる。即ち、フローティング領域１７は、Ｙ軸方向において第１メサ部６０の全幅にわたっては設けられておらず、Ｙ軸方向において部分的に設けられている。図１ａの例では、フローティング領域１７は、ゲートトレンチ部４０と接する位置から、第１メサ部６０内のＹ軸方向の所定の位置まで連続して設けられている。フローティング領域１７は、当該所定の位置よりもゲートトレンチ部４０から離れた位置には設けられていない。

当該所定の位置とは、第１メサ部６０を挟む２本のトレンチ部の間にあってよい。第１メサ部６０を挟む２本のトレンチ部を、それぞれ第１トレンチ部および第２トレンチ部と称する。第１トレンチ部は、フローティング領域１７に接するゲートトレンチ部４０である。第２トレンチ部は、ダミートレンチ部３０であってよく、ゲートトレンチ部４０であってもよい。本例では、第２トレンチ部はダミートレンチ部３０である。当該所定の位置は、第２トレンチ部から配列方向に離れた位置である。半導体基板の上面視で、配列方向におけるフローティング領域１７の端を、フローティング領域端１３と称する。フローティング領域端１３は、当該所定の位置に位置してよい。すなわち、フローティング領域１７は、第２トレンチ部から離れてよい。

第１メサ部６０内のＹ軸方向における当該所定の位置は、半導体基板の上面視で、コンタクトホール５４と重なっていてもよいし、重なっていなくてもよい。図１ａは、当該所定の位置がコンタクトホール５４と重ならない一例を示している。フローティング領域１７は、Ｙ軸方向において、コンタクトホール５４よりもゲートトレンチ部４０側に設けられてよい。

フローティング領域１７は、第１メサ部６０のＸ軸方向における両端に設けられるコンタクト領域１５の一方から他方まで連続して設けられてよい。上述したように、フローティング領域１７は、ゲートトレンチ部４０に接して設けられてよい。

フローティング領域１７のＸ軸方向における両端の位置は、蓄積領域１６のＸ軸方向における両端の位置と一致していてよく、異なっていてもよい。図１ａにおいては、フローティング領域１７のＸ軸方向の端と、蓄積領域１６のＸ軸方向の端を、異ならせて示している。

第１メサ部６０において、フローティング領域１７は、ダミートレンチ部３０に接しなくてよい。第２メサ部６２および第３メサ部６４には、フローティング領域１７が設けられなくてよい。

図１ｂは、図１ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、第１メサ部６０のエミッタ領域１２および第２メサ部６２のコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。

コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向（Ｚ軸方向）と称する。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板または酸化ガリウム基板等であってもよい。本例の半導体基板１０はシリコン基板である。

半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。

半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達して設けられている。

ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。即ち、ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。

ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。

ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。

ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。

第１メサ部６０において、ドリフト領域１８の上方には、一つ以上の第１導電型の蓄積領域１６が設けられる。蓄積領域１６は、ゲートトレンチ部４０に接していてよい。蓄積領域１６が複数設けられる場合、それぞれの蓄積領域１６はＺ軸方向に並んで配置される。それぞれの蓄積領域１６の間には、ドリフト領域１８が設けられてよい。蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。

一つ以上の蓄積領域１６は、第１メサ部６０において、ダミートレンチ部３０に接していてよいが、離れていてもよい。図１ｂは、蓄積領域１６がダミートレンチ部３０と接して設けられる一例を示している。なお、第２メサ部６２および第３メサ部６４には、蓄積領域１６が設けられなくてよい。

第１メサ部６０において、蓄積領域１６の上方には、第２導電型のベース領域１４が設けられる。ベース領域１４は、ゲートトレンチ部４０に接していてよい。ベース領域１４は、一例としてＮ－型である。第１メサ部６０において、ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。

第１メサ部６０には、ａ－ａ'断面において、半導体基板１０の上面２１に接してエミッタ領域１２が設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接している。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。第１メサ部６０のコンタクト領域１５を通過するＹＺ断面では、図１ｂに示したエミッタ領域１２に代えて、コンタクト領域１５が設けられている。コンタクト領域１５は、半導体基板１０の上面２１に露出している。コンタクト領域１５は、ゲートトレンチ部４０およびダミートレンチ部３０と接していてよい。

境界部９０の第２メサ部６２において、ドリフト領域１８の上方には、第２導電型のベース領域１４が設けられる。ベース領域１４は、ダミートレンチ部３０に接していてよい。

第２メサ部６２において、半導体基板１０の上面２１に接してコンタクト領域１５が設けられる。コンタクト領域１５は、ダミートレンチ部３０と接していてよく、離れていてもよい。図１ｂは、コンタクト領域１５がダミートレンチ部３０と接して設けられる一例を示している。

ダイオード部８０の第３メサ部６４において、ドリフト領域１８の上方には、第２導電型のベース領域１４が設けられる。第３メサ部６４において、ベース領域１４は上面２１に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接していてよい。

ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。バッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。

トランジスタ部７０において、バッファ領域２０の下方には、下面２３に露出するＰ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下方には、下面２３に露出するＮ＋型のカソード領域８２が設けられる。境界部９０において、バッファ領域２０の下には、コレクタ領域２２およびカソード領域８２のいずれかが設けられる。本例の境界部９０において、バッファ領域２０の下は、コレクタ領域２２が設けられる。

なお、ダイオード部８０は、下面２３に垂直な方向においてカソード領域８２と重なる領域である。また、トランジスタ部７０は、下面２３に垂直な方向においてコレクタ領域２２と重なる領域のうち、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域である。

トランジスタ部７０の第１メサ部６０において、蓄積領域１６の下方にはフローティング領域１７が設けられる。フローティング領域１７は、ゲートトレンチ部４０に接して設けられる。フローティング領域１７は、配列方向（Ｙ軸方向）において第１メサ部６０の一部分に設けられる。フローティング領域１７は、ダミートレンチ部３０には接しないで離れてよい。

フローティング領域１７とダミートレンチ部３０との間は、ドリフト領域１８であってよい。また、フローティング領域１７と蓄積領域１６との間も、ドリフト領域１８であってよい。フローティング領域１７は、当該断面において、ゲートトレンチ部４０およびドリフト領域１８に囲まれていてよい。

境界部９０の第２メサ部６２におけるダミートレンチ部３０には、フローティング領域１７が設けられなくてよい。ダイオード部８０の第３メサ部６４におけるダミートレンチ部３０には、フローティング領域１７が設けられなくてよい。

フローティング領域１７のドーピング濃度は、コンタクト領域１５のドーピング濃度と略等しくてよく、コンタクト領域１５のドーピング濃度よりも低くてよく高くてもよい。なおフローティング領域１７のドーピング濃度は、ゲート導電部４４にゲート電圧が印加された場合においても、ゲートトレンチ部４０との界面に電子の反転層（チャネル）が形成されない程度に高い。一例としてフローティング領域１７のドーピング濃度は、１×１０^１７／ｃｍ^－３以上５×１０^２０／ｃｍ^－３以下であってよい。

フローティング領域１７は、コレクタ電極２４およびエミッタ電極５２のいずれにも、接していない。フローティング領域１７は、ベース領域１４とＰ型の領域でつながっていてよいが、つながっていなくてもよい。

図２ａは、第１比較例の半導体装置１５０における電子電流および変位電流の経路を示す図である。第１比較例の半導体装置１５０は、トランジスタ部７０の第１メサ部６０において、蓄積領域１６を一つ有する。第１比較例において、フローティング領域１７は設けられない。図２ａにおいては、ターンオン時の電流経路を示している。ターンオン時には、ゲート導電部４４の電圧が、０［Ｖ］から徐々に立上る。これにより、ベース領域１４のゲートトレンチ部４０近傍には負電荷が誘起することでチャネルが形成される。

ターンオン時の初期における電流の主体は、正孔電流ではなく電子電流である。初期とは、ゲート電圧Ｖｇが、閾値電圧に達する直前から、ほぼ閾値電圧の値でＶｇが一定となるミラー期間に入る前までの期間である。Ｖｇが閾値電圧に近くなると、チャネルが開きかけ、電子のドリフト領域１８への注入が始まる。

図２ａの第１比較例において、チャネルから下方に向かう電子は、第１の蓄積領域１６において一旦Ｙ軸方向負側（ゲートトレンチ部４０の近傍から第１メサ部６０中央に向かう方向）に流れかける。ただし、第１の蓄積領域１６よりも下方のドリフト領域１８においては、ゲートトレンチ部４０近傍は、電子の蓄積層が既に形成されているため（Ｎ型領域の電子の蓄積層が形成される閾値電圧は、Ｐ型領域の反転層の閾値電圧よりはるかに小さい）、ドリフト領域１８よりも低インピーダンスである。このため、電子電流はゲートトレンチ部４０近傍を主として流れる。

電子が裏面のコレクタ領域２２に達すると、コレクタ領域２２からバッファ領域２０およびドリフト領域１８にかけて、正孔の注入が開始する。これにより、トレンチ部の下端近傍に正孔が蓄積される。一例として、ゲートトレンチ部４０の下端近傍から、第１の蓄積領域１６よりも下方のダミートレンチ部３０の側部にかけて、正孔が１×１０^１６／ｃｍ^－３以上５×１０^１８／ｃｍ^－３以下の濃度で存在する。

正孔は、ゲートトレンチ部４０の下端と、ダミートレンチ部３０の下端に蓄積する。特にダミー導電部３４はエミッタ電極５２と同電位であるため、ダミートレンチ部３０の側壁には正孔の反転層が形成されやすい。コレクタ領域２２から注入された正孔は、この正孔の反転層の近傍に集まる。正孔は、ダミートレンチ部３０からゲートトレンチ部４０の下端にかけて連続的に分布する。この正孔分布に起因して、ターンオン時に、ゲートトレンチ部４０の下端近傍へ、大きな変位電流が流れる。

正孔の蓄積に起因する変位電流は、ゲート絶縁膜４２を挟んで対向するゲート導電部４４の充電を生じさせる。このゲート導電部４４の充電が、ゲート電極Ｖｇの瞬間的な増加を引き起こす。当該変位電流が大きいほど、ゲート導電部４４が充電されるため、ゲート導電部４４の電位がよりすばやく上昇する。その結果、ゲート導電部４４の電位がゲート閾値を瞬間的に超える。

ゲート導電部４４の電位がゲート閾値を瞬間的に超えると、電子と正孔の大量の注入が始まり、コレクタ電極２４とエミッタ電極５２との間に流れる電流（ＣＥ電流）が増加する。ＣＥ電流の増加による電流変化率に応じて、コレクタ電極２４とエミッタ電極５２との間の電圧（ＣＥ電圧）の電圧減少率（ｄＶｃｅ／ｄｔ）が増加する。変位電流が大きいほど、（ｄＶｃｅ／ｄｔ）が大きくなる。特に、蓄積された正孔がエミッタ電極５２に流れないほど、変位電流は大きく、ゲート導電部４４の電位の瞬間的な増加は大きくなる。このため、図２ａの第１比較例においては、（ｄＶｃｅ／ｄｔ）が大きくなり、電磁ノイズもまた大きくなる。

図２ｂは、第２比較例の半導体装置１６０における電子電流および変位電流の経路を示す図である。第２比較例の半導体装置１６０は、トランジスタ部７０の第１メサ部６０において、第１蓄積領域１６－１および第２蓄積領域１６－２を有する。第２蓄積領域１６－２は、第１蓄積領域１６－１の下方に設けられる。第２比較例の半導体装置１６０においては、第２蓄積領域１６－２のドーピング濃度は、第１蓄積領域１６－１のドーピング濃度よりも高く設けられる。また、第２比較例において、フローティング領域１７は設けられない。

チャネルを通過した電子は、第１蓄積領域１６－１において一旦Ｙ軸方向負側（ゲートトレンチ部４０の近傍から第１メサ部６０中央に向かう方向）に流れかける。本例において、第１蓄積領域１６－１よりも第２蓄積領域１６－２の方が、ドーピング濃度が高く設けられるので、電子電流にとってのインピーダンスは、第１蓄積領域１６－１の中央付近からゲートトレンチ部４０近傍に戻って第２蓄積領域１６－２に流れる経路よりも、第１蓄積領域１６－１から第２蓄積領域１６－２に直接流れる経路の方が低い。このため、電子電流は、第１蓄積領域１６－１の中央付近からゲートトレンチ部４０近傍に戻らず、第２蓄積領域１６－２に流れやすい。

第１蓄積領域１６の下方のうち、ゲートトレンチ部４０に隣接するホール高濃度領域８７には正孔が蓄積されやすい。また、電子電流がゲートトレンチ部４０の近傍ではなく、第１メサ部６０中央付近を流れることで、ホール高濃度領域８７への正孔の蓄積が促進される。このため、電子電流が第１メサ部６０中央付近に流れることが促進される。

電子電流が第１メサ部６０の中央付近を流れると、第１メサ部６０の底部近傍における正孔分布は、第１メサ部６０中央付近で分断される。このため、電子電流の経路よりもダミートレンチ部３０側の正孔は、ゲートトレンチ部４０側には流れない。この第１メサ部６０中央部における正孔分布の分断が、ゲートトレンチ部４０の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくすることできる。変位電流を小さくすることができるので、ゲート導電部４４の充電も小さくなり、ゲート電極Ｖｇの瞬間的な増加も抑制される。これにより、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）が抑制される。

蓄積領域１６は、ベース領域１４の近傍に設けられるので、ゲートとコレクタとの間における負性容量（ＣＧ容量）を生じる。第２比較例の半導体装置１６０は、上述の通り、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を抑制することができるが、蓄積領域１６が２つ設けられるので、ＣＧ容量が増加する場合がある。ＣＧ容量が増加すると、トランジスタ部７０のオン電圧とターンオフ損失のトレードオフが悪化してしまう。

図３は、本実施形態の半導体装置１００における電子電流および変位電流の経路の一例を示す図である。図３は、ゲートトレンチ部４０に接してフローティング領域１７が設けられることによる電子電流および変位電流の経路の一例を示している。

本例の半導体装置１００において、チャネルから下方に向かう電子は、第１の蓄積領域１６において一旦Ｙ軸方向負側（ゲートトレンチ部４０の近傍から第１メサ部６０中央に向かう方向）に流れかける。ただし、第１の蓄積領域１６よりも下方のドリフト領域１８においては、ゲートトレンチ部４０近傍は、電子の蓄積層が既に形成されているため、ドリフト領域１８よりも低インピーダンスである。このため、電子電流はゲートトレンチ部４０近傍を主として、半導体基板１０の下方に向かって流れる。

フローティング領域１７は、ドリフト領域１８よりも電子電流に対する抵抗が大きい。本例の半導体装置１００は、蓄積領域１６の下方にフローティング領域１７を備えるので、ゲートトレンチ部４０の近傍を半導体基板１０の下方に向かって流れる電子電流は、フローティング領域１７により経路を曲げられ、ゲートトレンチ部４０近傍から第１メサ部６０の中央付近に流れる経路をたどる。

電子電流が第１メサ部６０の中央付近を流れると、第１メサ部６０の底部近傍における正孔分布は、第１メサ部６０中央付近で分断される。このため電子電流の経路よりもダミートレンチ部３０側の正孔は、ゲートトレンチ部４０側には流れない。この第１メサ部６０中央付近における正孔分布の分断が、ゲートトレンチ部４０の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくすることできる。変位電流を小さくすることができるので、ゲート導電部４４の充電も小さくなり、ゲート電極Ｖｇの瞬間的な増加も抑制される。これにより、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）が抑制される。

さらに、本例の半導体装置１００は、フローティング領域１７を設けることで、蓄積領域１６が一つであっても電子電流を第１メサ部６０の中央付近に流すことができる。このため、第２比較例の半導体装置１６０のように蓄積領域１６をＺ軸方向に複数設けた場合よりも、ＣＧ容量の増加を防ぐことができる。即ち、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を抑制しつつ、ＣＧ容量の増加を抑制することができる。このため、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を抑制しつつ、ターンオン損失を減少させることができる。また、オン電圧とターンオフ損失のトレードオフを維持することができる。

なお、図２ａから図３において説明した半導体装置の動作は、トランジスタ部７０の動作であり、ダイオード部８０を備えない半導体装置においても同様に動作するのは当然である。すなわち、半導体装置１００がダイオード部８０を備えなくとも、フローティング領域１７を設けた効果は生じる。半導体装置１００は、ダイオード部を備えなくてもよい。

図４ａは、ターンオン時におけるゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅの時間波形の一例を示す図である。図４ａにおいては、本例の半導体装置１００の特性を実線で、第１比較例の半導体装置１５０の特性を破線で、第２比較例の半導体装置１６０の特性を一点鎖線で、それぞれ示している。なお、第１比較例１５０の波形については、ＶｇおよびＶｃｅが時間に伴い遷移する箇所以外は、半導体装置１００の波形と重なっている。

図４ｂは、図４ａの時間波形において、ゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅの遷移波形を拡大した図である。ただし図４ｂでは、ＣＥ電圧Ｖｃｅの電圧軸のスケールと位置を変更している。図４ａおよび図４ｂに示すように、半導体装置１００は、第１比較例の半導体装置１５０と比較して、ターンオン時のゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅの変動が緩やかである。このため、本例の半導体装置１００は、第１比較例の半導体装置１５０よりも、ターンオン損失を低減することができる。また、オン電圧とターンオフ損失のトレードオフを維持することができる。

第２比較例の半導体装置１６０は、本例の半導体装置１００よりも、ターンオン時のゲート電圧ＶｇおよびＣＥ電圧Ｖｃｅの変動が、さらに緩やかになる。しかしながら、上述したとおり、第２比較例の半導体装置１６０は、ＣＧ容量が増加してしまう。ＣＧ容量が増加すると、トランジスタ部７０のオン電圧とターンオフ損失のトレードオフが悪化してしまう。

図５ａは、図１ａにおけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＹＺ面である。本例の半導体装置１００は、ｂ－ｂ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。

本例の半導体装置１００は、ｂ－ｂ'断面において、上面２１に接してエミッタ領域１２が設けられる。エミッタ領域１２は、Ｙ軸方向においてゲートトレンチ部４０と接している。エミッタ領域１２の下方には、ベース領域１４が設けられる。ベース領域１４は、Ｙ軸方向においてゲートトレンチ部４０と接している。ベース領域１４の下方には、蓄積領域１６が設けられる。蓄積領域１６は、Ｙ軸方向においてゲートトレンチ部４０と接している。蓄積領域１６の下方には、ドリフト領域１８が設けられる。ドリフト領域１８の下方にはバッファ領域２０が設けられる。バッファ領域２０の下方には、コレクタ領域２２が設けられる。下面２３にはコレクタ電極２４が設けられる。

本例の半導体装置１００は、ゲートトレンチ部４０に接してフローティング領域１７が設けられる。フローティング領域１７は、蓄積領域１６の下方に、蓄積領域１６と離間して設けられてよい。半導体基板１０の深さ方向におけるフローティング領域１７の少なくとも一部は、ゲートトレンチ部４０の底部と接して設けられてよい。ゲートトレンチ部４０の底部については、図５ｂの説明において詳細に説明する。

幅Ｗｇｄは、上面２１からゲートトレンチ部４０の底部の端までのＺ軸方向の幅、即ちゲートトレンチ部４０の上面２１からの深さである。幅Ｗｆｄは、上面２１からフローティング領域１７の上端までのＺ軸方向の幅である。幅Ｗｂは、トランジスタ部７０におけるベース領域１４のＺ軸方向の幅である。幅Ｗｂは、ゲートトレンチ部４０に接する位置における、ベース領域１４のＺ軸方向の幅であってよい。幅Ｗｂｆは、ベース領域１４の下端からフローティング領域１７の上端までのＺ軸方向の幅である。幅Ｗｂｆは、ゲートトレンチ部４０に接する位置における、ベース領域１４の下端からフローティング領域１７の下端までのＺ軸方向の幅であってよい。

幅Ｗｍは、第１メサ部６０のメサ幅である。幅Ｗｍは、半導体基板１０の上面２１における第１メサ部６０のメサ幅であってよい。幅Ｗｆは、フローティング領域１７のＹ軸方向の幅である。幅Ｗｆは、フローティング領域１７のＹ軸方向の幅の最大値であってよい。また、幅Ｗｅｆは、フローティング領域１７が設けられた深さにおける、ドリフト領域１８のＹ軸方向の幅である。幅Ｗｅｆは、フローティング領域１７のＹ軸方向の先端から、ダミートレンチ部３０までのＹ軸方向の幅であってよい。幅Ｗｆｖは、フローティング領域１７のＺ軸方向の幅、即ちフローティング領域１７の厚みである。幅Ｗｆｖは、フローティング領域１７のＺ軸方向の幅の最大値であってよい。また、幅Ｗｆｖは、ゲートトレンチ部４０に接する位置の、フローティング領域１７のＺ軸方向の幅であってもよい。幅Ｗｆｖは、一例として０．１μｍ以上、１．０μｍ以下である。幅Ｗｆｖは、０．３μｍ以上０．７μｍ以下であってもよい。

フローティング領域１７は、Ｙ軸方向において、第１メサ部６０の一部分に設けられる。即ち、Ｗｆ＜Ｗｍである。図５ａの例では、フローティング領域１７は、第１メサ部６０においてゲートトレンチ部４０と接する位置からＹ軸方向の所定の位置まで、幅Ｗｆにわたって設けられている。フローティング領域１７は、当該所定の位置よりもゲートトレンチ部４０から離れた位置には設けられていない。

幅Ｗｂｆは、幅Ｗｂよりも大きくてよい。幅Ｗｂｆを幅Ｗｂよりも大きくすることで、トランジスタ部７０がオン状態の場合に、ベース領域１４とドリフト領域１８との接合面から半導体基板１０の深さ方向に拡張する空乏層が、フローティング領域１７に達しにくくなる。このため、本例の半導体装置１００は、電子電流を遮断することなく、第１メサ部６０の中央付近に流すことができる。幅Ｗｂｆは、幅Ｗｂの２倍以上であってよい。幅Ｗｂｆは、一例として２．５μｍ以上３．５μｍ以下である。

フローティング領域１７には高濃度に正孔が蓄積される。このため、フローティング領域１７を蓄積領域１６に対してＺ軸方向に接して設けると、フローティング領域１７に蓄積された正孔が、蓄積領域１６を上方向に通過しやすくなる。これにより、蓄積領域１６によるＩＥ効果が低減してしまう。本例の半導体装置１００は、フローティング領域１７がＺ軸方向に蓄積領域１６と離間して設けられるので、当該ＩＥ効果の低減を抑制することができる。このため、トランジスタ部７０のオン電圧Ｖｏｎの増加を抑制することができる。

図５ｂは、図５ａにおける領域Ａの拡大図である。図５ｂは、ゲートトレンチ部４０の底部８９を拡大して示している。本例において、ゲートトレンチ部４０の底部８９とは、ＹＺ平面内において、ゲートトレンチ部４０の断面における外形を示す線が、下方（Ｚ軸方向負側）に凸の曲線となる領域である。即ち、ゲートトレンチ部４０の底部８９は、図５ｂにおいてゲートトレンチ部４０のうちＹ軸方向のｓ－ｓ'線よりも下方の領域である。ｓ－ｓ'線は特異点Ｔを通る。特異点Ｔは、ゲートトレンチ部４０の側壁４３の断面形状が、ほぼ直線から曲線に変化する点である。特異点Ｔは、側壁４３の傾きが変化し始める点であってもよい。また、ゲートトレンチ部４０の最下端から上側（Ｚ軸正側）に０．５μｍの範囲を、ゲートトレンチ部４０の底部８９としてよく、ゲートトレンチ部４０の最下端から上側に０．１×Ｗｇｄの範囲をゲートトレンチ部４０の底部８９としてもよい。

半導体基板１０の深さ方向におけるフローティング領域１７の少なくとも一部は、ゲートトレンチ部４０の底部８９と接して設けられてよい。即ち、フローティング領域１７のＺ軸方向における位置は、ＹＺ平面内において、フローティング領域１７の上端がｓ－ｓ'線より上側（すなわち半導体基板１０の上面２１側）、且つ、フローティング領域１７の下端がｓ－ｓ'線より下側（すなわち半導体基板１０の下面２３側）となる位置であってよい。フローティング領域１７の上端のＺ軸方向における位置は、ｓ－ｓ'線と一致してもよい。フローティング領域１７の下端のＺ軸方向における位置は、ｓ－ｓ'線と一致してもよい。

図６ａは、本例の半導体装置１００における幅Ｗｆｄとオン電圧Ｖｏｎとの関係の一例を示す図である。図６ａにおいては、幅Ｗｆｄを幅Ｗｇｄに対する比率で示している。即ち、図６ａにおける横軸は、Ｗｆｄ／Ｗｇｄ［％］である。また、半導体装置１００のオン電圧Ｖｏｎを第１比較例の半導体装置１５０のＶｏｎに対する比率で示している。即ち、図６ａにおける縦軸は、半導体装置１００のＶｏｎ／半導体装置１５０のＶｏｎ［％］である。図６ａにおいて、ゲートトレンチ部４０の底部８９は、幅比Ｗｆｄ／Ｗｇｄ＝９０％～１００％の範囲に位置する。また、フローティング領域１７の幅Ｗｆｖは、図６ａの横軸において１０％程度に相当する幅である。

フローティング領域１７をゲートトレンチ部４０の底部８９の近傍に配置することで、図６ａに示すように、第１比較例のＶｏｎと比較してオン電圧Ｖｏｎを、１０％未満の増加に抑制することができる。一例として、フローティング領域１７のＺ軸方向における少なくとも一部が、ゲートトレンチ部４０の底部８９と接する深さに配置されてよい。この場合、フローティング領域１７のＺ軸方向における当該少なくとも一部以外の残部は、ゲートトレンチ部４０の底部８９よりも上方に配置されていてよい。フローティング領域１７は、Ｚ軸方向における全体がゲートトレンチ部４０の底部８９と接するように配置されていてもよい。

図６ｂは、本例の半導体装置１００における、幅Ｗｆｄと、ターンオン時のゲート電流の積分値（電荷）Ｑｇとの関係の一例を示す図である。図６ｂにおける横軸は、図６ａと同様にＷｆｄ／Ｗｇｄ［％］である。図６ｂにおいて、半導体装置１００における電荷Ｑｇを、第２比較例の半導体装置１６０における電荷Ｑｇに対する比率で示している。即ち、図６ｂにおける縦軸は、半導体装置１００のＱｇ／半導体装置１６０のＱｇ［％］である。

半導体装置においては、Ｑｇが大きいほど、ＣＧ容量が大きいことを示している。図６ｂに示すように、フローティング領域１７をいずれの深さに設けても、半導体装置１００の電荷Ｑｇを、第２比較例のＱｇと比較して約４０％減少させることができる。つまり、半導体装置１００のＣＧ容量を小さくできる。

図６ｃは、本例の半導体装置１００における、幅Ｗｆｄと、ターンオン時におけるＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。図６ｃにおける横軸は、図６ａと同様にＷｆｄ／Ｗｇｄ［％］である。図６ｃにおいて、（ｄＶｃｅ／ｄｔ）を第１比較例の（ｄＶｃｅ／ｄｔ）に対する比率で示している。即ち、図６ｃにおける縦軸は、半導体装置１００の（ｄＶｃｅ／ｄｔ）／半導体装置１５０の（ｄＶｃｅ／ｄｔ）［％］である。

本例の半導体装置１００は、図６ｃに示すように、Ｗｆｄ／Ｗｇｄが約７０％（あるいは７３％）より小さい区間と、９５％より大きい区間で、電圧減少率（ｄＶｃｅ／ｄｔ）が約８０％以上の値を示す。これに対して、Ｗｆｄ／Ｗｇｄが７０％以上（あるいは７３％以上）であって１００％よりも小さい区間でｄＶｃｅ／ｄｔが減少している。特にＷｆｄ／Ｗｇｄが９５％以下の区間でｄＶｃｅ／ｄｔが急激に減少している。また、Ｗｆｄ／Ｗｇｄが概ね８０％から９２％までの範囲で、電圧減少率（ｄＶｃｅ／ｄｔ）が約５０％の極小となっている。ｄＶｃｅ／ｄｔが極小となるＷｆｄ／Ｗｇｄの範囲は、Ｚ軸方向におけるフローティング領域１７の少なくとも一部が、ゲートトレンチ部４０の底部８９に配置される範囲と概ね一致する。

フローティング領域１７をゲートトレンチ部４０の底部８９の近傍に配置することで、電子電流をメサ部中央に流しやすくなる。このため、正孔が蓄積されているゲートトレンチ部４０の底部８９の近傍において、正孔が分布している領域を電子電流で分断しやすくなり、変位電流を抑制しやすくなる。このため、電圧減少率（ｄＶｃｅ／ｄｔ）を小さくすることができる。一例として図６ｃに示すように、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を第１比較例の電圧減少率（ｄＶｃｅ／ｄｔ）と比較して、約５０％減少させることができる。

フローティング領域１７がゲートトレンチ部４０の底部８９よりも深い位置に配置される（図６ｃにおいてＷｆｄ／Ｗｇｄが１００％より大きい領域）と、ゲートトレンチ部４０とフローティング領域１７とが離間してしまい、ゲートトレンチ部４０とフローティング領域１７との間を電子電流が流れる。このため、変位電流を抑制できなくなる。このため、図６ｃに示すように、Ｗｆｄ／Ｗｇｄを１００％より大きくすると、半導体装置１００の電圧減少率（ｄＶｃｅ／ｄｔ）は急激に大きくなり、第１比較例の電圧減少率（ｄＶｃｅ／ｄｔ）と略同じ値を示す。以上より、Ｚ軸方向におけるフローティング領域１７の少なくとも一部をゲートトレンチ部４０の底部８９に接して設けると、ＣＥ電圧減少率を顕著に改善することができる。

以上より、Ｗｆｄ／Ｗｇｄは、７０％以上で１００％未満であってよい。さらにＷｆｄ／Ｗｇｄは７３％以上であってよく、８０％以上であってもよい。Ｗｆｄ／Ｗｇｄは、９５％以下であってよく、９２％以下であってよい。

図７は、図５ａのｃ－ｃ'断面におけるドーピング濃度分布の一例を示す図である。図７において縦軸は対数軸であり、横軸は線形軸である。図７に示すように、本例の半導体装置１００において、フローティング領域１７のドーピング濃度は、蓄積領域１６のドーピング濃度よりも高くてよい。フローティング領域１７のドーピング濃度は、蓄積領域１６のドーピング濃度よりも１０倍以上高くてよく、１００倍以上高くてもよい。蓄積領域１６のドーピング濃度は、一例として１×１０^１７／ｃｍ^－３である。フローティング領域１７のドーピング濃度は、１×１０^１９／ｃｍ^－３以上の濃度であってもよい。

図７に示すように、本例の半導体装置１００において、フローティング領域１７のドーピング濃度は、ベース領域１４のドーピング濃度よりも高くてよい。フローティング領域１７のドーピング濃度は、ベース領域１４のドーピング濃度よりも１０倍以上高くてよく、１００倍以上高くてもよい。ベース領域１４のドーピング濃度は、一例として３×１０^１７／ｃｍ^－３である。フローティング領域１７のドーピング濃度は、１×１０^１９／ｃｍ^－３以上の濃度であってもよい。

図８ａは、本例の半導体装置１００における、フローティング領域１７のドーピング濃度とオン電圧Ｖｏｎとの関係の一例を示す図である。図８ａにおいて、Ｚ軸方向におけるフローティング領域１７の少なくとも一部は、ゲートトレンチ部４０の底部８９に接して設けられている。図８ａにおいて、フローティング領域１７の各濃度におけるオン電圧Ｖｏｎを、フローティング領域１７の濃度が１×１０^１４／ｃｍ^－３の場合のオン電圧Ｖｏｎに対する比率で示している。即ち、図８ａにおける縦軸は、オン電圧Ｖｏｎ／（フローティング領域１７の濃度が１×１０^１４／ｃｍ^－３の場合のオン電圧Ｖｏｎ）［％］である。

本例の半導体装置１００のオン電圧Ｖｏｎは、図８ａに示すように、フローティング領域１７のドーピング濃度が１×１０^１７／ｃｍ^－３を超えると増加し始める。ドーピング濃度が１×１０^２０／ｃｍ^－３から１×１０^２１／ｃｍ^－３の間において、Ｖｏｎは１０４％から１０５％を示す。すなわち、フローティング領域１７のドーピング濃度を１０^３倍から１０^４倍増加させても、オン電圧Ｖｏｎは５％未満の増加に抑制することができることから、本例の半導体装置１００のオン電圧Ｖｏｎは、フローティング領域１７のドーピング濃度に略影響を受けずに済むと言ってもよい。

図８ｂは、本例の半導体装置１００における、フローティング領域１７のドーピング濃度とＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。図８ｂにおいて、Ｚ軸方向におけるフローティング領域１７の少なくとも一部は、ゲートトレンチ部４０の底部８９に接して設けられている。図８ｂにおいて、フローティング領域１７の各濃度におけるＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を、フローティング領域１７の濃度が１×１０^１４／ｃｍ^－３の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）に対する比率で示している。即ち、図８ｂにおける縦軸は、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）／（フローティング領域１７の濃度が１×１０^１４／ｃｍ^－３の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ））［％］である。

本例の半導体装置１００のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）は、図８ｂに示すように、フローティング領域１７のドーピング濃度が１×１０^１６／ｃｍ^－３、特に８×１０^１６／ｃｍ^－３を超えると減少し始める。ドーピング濃度が３×１０^１７／ｃｍ^－３に達すると、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）は、ドーピング濃度が１×１０^１４／ｃｍ^－３の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）と比較して、約５５％のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を示す。さらに、ドーピング濃度が１×１０^１８／ｃｍ^－３を超えると、ドーピング濃度が１×１０^１４／ｃｍ^－３の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）と比較して、約５０％のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を示す。即ち、本例の半導体装置１００は、フローティング領域１７のドーピング濃度を１×１０^１８／ｃｍ^－３以上にすると、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を顕著に抑制することができる。

フローティング領域１７のドーピング濃度は、８×１０^１６／ｃｍ^－３以上であってよく、３×１０^１７／ｃｍ^－３以上であってよく、１×１０^１８／ｃｍ^－３以上であってよく、１×１０^１９／ｃｍ^－３以上であってもよい。フローティング領域１７のドーピング濃度は、３×１０^２０／ｃｍ^－３以下であってよく、３×１０^２０／ｃｍ^－３以下であってよく、３×１０^２０／ｃｍ^－３以下であってよく、３×１０^２０／ｃｍ^－３以下であってもよい。

一方、オン電圧の増加を約３％以下に抑える場合は、図８ａより、フローティング領域１７のドーピング濃度の上限値を、１×１０^１９／ｃｍ^－３以下（あるいは未満）としてもよい。この場合、フローティング領域１７のドーピング濃度の下限値は、図８ａより、１×１０^１７／ｃｍ^－３であってよい。

図９ａは、本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ［％］）とオン電圧Ｖｏｎとの関係の一例を示す図である。図９ａは、Ｚ軸方向におけるフローティング領域１７の少なくとも一部が、ゲートトレンチ部４０の底部８９に接して設けられている場合における、（Ｗｆ／Ｗｍ［％］）とオン電圧Ｖｏｎとの関係を示している。（Ｗｆ／Ｗｍ）が０％の場合とは、Ｗｆがゼロの場合、即ちフローティング領域１７が設けられない場合である。また、（Ｗｆ／Ｗｍ）が１００％の場合とは、フローティング領域１７がメサ幅全体にわたり設けられている場合である。図９ａにおいて、オン電圧Ｖｏｎを、（Ｗｆ／Ｗｍ）が０％の場合のオン電圧Ｖｏｎに対する比率で示している。即ち、図９ａにおける縦軸は、オン電圧Ｖｏｎ／（Ｗｆ／Ｗｍ）が０％の場合のオン電圧Ｖｏｎ［％］である。

（Ｗｆ／Ｗｍ）が約６０％の場合、（Ｗｆ／Ｗｍ）が０％の場合と比較して、オン電圧Ｖｏｎが約２０％増加する。また、（Ｗｆ／Ｗｍ）が約８５％の場合、（Ｗｆ／Ｗｍ）が０％の場合と比較してオン電圧Ｖｏｎが約４０％増加する。（Ｗｆ／Ｗｍ）が１０％以上５０％以下、即ち幅Ｗｆがメサ幅Ｗｍの０．１倍以上０．５倍以下の場合、オン電圧Ｖｏｎの増加を２０％未満に抑制することができる。

図９ｂは、本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ［％］）と、ゲート電極に蓄積される電荷Ｑｇとの関係の一例を示す図である。図９ｂは、Ｚ軸方向におけるフローティング領域１７の少なくとも一部が、ゲートトレンチ部４０の底部８９に接して設けられている場合における、（Ｗｆ／Ｗｍ［％］）と電荷Ｑｇとの関係を示している。図９ｂにおいて、電荷Ｑｇを、（Ｗｆ／Ｗｍ）が０％の場合の電荷Ｑｇに対する比率で示している。即ち、図９ｂにおける縦軸は、電荷Ｑｇ／（Ｗｆ／Ｗｍ）が０％の場合の電荷Ｑｇ［％］である。

（Ｗｆ／Ｗｍ）が約６０％の場合、（Ｗｆ／Ｗｍ）が０％の場合と比較して、電荷Ｑｇは約５％減少する。（Ｗｆ／Ｗｍ）が約６０％を超えると電荷Ｑｇは増加傾向にある。即ち、（Ｗｆ／Ｗｍ）が約６０％の場合に、電荷Ｑｇは極小値を示す。以上より、本例の半導体装置１００のゲート電極に蓄積される電荷Ｑｇは、フローティング領域１７を設けることで低減できることが明らかである。

図９ｃは、本例の半導体装置１００における、幅Ｗｍに占める幅Ｗｆの割合（Ｗｆ／Ｗｍ［％］）と、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）との関係の一例を示す図である。図９ｃは、Ｚ軸方向におけるフローティング領域１７の少なくとも一部が、ゲートトレンチ部４０の底部８９に接して設けられている場合における、（Ｗｆ／Ｗｍ［％］）とＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）との関係を示している。図９ｃにおいて、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を、（Ｗｆ／Ｗｍ）が０％の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）に対する比率で示している。即ち、図９ｃにおける縦軸は、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）／（Ｗｆ／Ｗｍ）が０％の場合のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）［％］である。

本例の半導体装置１００のＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）は、（Ｗｆ／Ｗｍ）が約３０％の場合に極小値を示す。（Ｗｆ／Ｗｍ）が約３０％の場合に、（Ｗｆ／Ｗｍ）が０％の場合と比較して、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を約５０％に抑制することができる。図３において説明したように、フローティング領域１７を設けることにより、電子電流はゲートトレンチ部４０近傍から第１メサ部６０の中央付近に流れる経路をたどる。第１メサ部６０の中央付近に流れる電子電流が正孔分布を分断し、変位電流の抑制をもたらす。このため、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）を抑制することができる。

（Ｗｆ／Ｗｍ）が小さすぎると（例えば１０％よりも小さい場合）、電子電流の経路が中央付近を十分に流れず、正孔分布の分断が不十分となるので、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）が十分に抑制されない。反対に、（Ｗｆ／Ｗｍ）が大きすぎても（例えば６０％よりも大きい場合）、電子電流の経路が中央付近を十分に流れず、正孔分布の分断が不十分となるので、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）が十分に抑制されない。（Ｗｆ／Ｗｍ）が約３０％の場合、電子電流の経路を中央付近にすることができるので、正孔分布が分断され、ＣＥ電圧減少率（ｄＶｃｅ／ｄｔ）が極小値を示す。このことから、（Ｗｆ／Ｗｍ）は１０％以上６０％以下であることが好ましい。（Ｗｆ／Ｗｍ）は、２０％以上であってよく、２５％以上であってもよい。（Ｗｆ／Ｗｍ）は、５０％以下であってよく、４０％以下であってもよく、３５％以下であってもよい。

幅Ｗｆは幅Ｗｅｆよりも小さいことが好ましい。幅Ｗｆは、幅Ｗｅｆの１１％（幅Ｗｅｆの１／９）以上５０％以下であってよい。幅Ｗｆは０．０７μｍ以上０．３５μｍ以下であってよい。

図１０は、図１ａにおけるｂ－ｂ'断面の他の一例を示す図である。図１０に示す半導体装置１００は、蓄積領域１６が半導体基板１０の深さ方向に複数設けられる点で、図５ａに示す半導体装置１００と異なる。蓄積領域１６以外の構造は、図５ａにおいて説明した半導体装置１００と同一であってよい。本例の半導体装置１００は、深さ方向に蓄積領域１６－１、蓄積領域１６－２および蓄積領域１６－３を有する。蓄積領域１６－１と蓄積領域１６－２とのＺ軸方向の間、および蓄積領域１６－２と蓄積領域１６－３とのＺ軸方向の間には、それぞれドリフト領域１８が設けられてよい。

第１メサ部６０には、第３蓄積領域１６－３の下方にフローティング領域１７が設けられる。フローティング領域１７は、ゲートトレンチ部４０と接している。また、フローティング領域１７は、第１メサ部６０のＹ軸方向における一部分にだけ設けられている。即ち、フローティング領域１７は、Ｙ軸方向において第１メサ部６０の全幅にわたっては設けられておらず、Ｙ軸方向において部分的に設けられている。図１０の例では、フローティング領域１７は、ゲートトレンチ部４０と接する位置から、第１メサ部６０内のＹ軸方向の所定の位置まで連続して設けられており、当該所定の位置よりもゲートトレンチ部４０から離れた位置には設けられていない。

図１１は、図１０のｄ－ｄ'断面におけるドーピング濃度分布の一例を示す図である。図１１に示すように、本例の半導体装置１００において、最も下方に設けられる第３蓄積領域１６－３のドーピング濃度は、最も上方に配置される第１蓄積領域１６－１のドーピング濃度よりも低くてよい。第１蓄積領域１６－１、第２蓄積領域１６－２および第３蓄積領域１６－３のドーピング濃度は、下方に配置される第３蓄積領域１６－３ほど低くてよい。

第２蓄積領域１６－２のドーピング濃度は、第１蓄積領域１６－１のドーピング濃度の１／３以上２／３以下であってよい。第３蓄積領域１６－３のドーピング濃度は、第１蓄積領域１６－１のドーピング濃度の１／１０以上であってよい。第１蓄積領域１６－３のドーピング濃度は、第１蓄積領域１６－１のドーピング濃度の３／１０以下であってよい。第１蓄積領域１６－１のドーピング濃度は、８×１０^１６／ｃｍ^－３以上２×１０^１７／ｃｍ^－３以下であってよい。第１蓄積領域１６－１のドーピング濃度は、一例として１×１０^１７／ｃｍ^－３である。第２蓄積領域１６－２のドーピング濃度は、３×１０^１６／ｃｍ^－３以上７×１０^１６／ｃｍ^－３以下であってよい。第２蓄積領域１６－２のドーピング濃度は、一例として５×１０^１６／ｃｍ^－３である。第３蓄積領域１６－３のドーピング濃度は、１×１０^１６／ｃｍ^－３以上３×１０^１６／ｃｍ^－３以下であってよい。第３蓄積領域１６－３のドーピング濃度は、一例として２×１０^１６／ｃｍ^－３である。

本例の半導体装置１００は、蓄積領域１６のドーピング濃度が、下方に配置される第３蓄積領域１６－３ほど低い。従って、第１蓄積領域１６－１、第２蓄積領域１６－２および第３蓄積領域１６－３のドーピング濃度を略等しく設けた場合、または下方に配置される第３蓄積領域１６－３ほどドーピング濃度を高く設けた場合に比べて、半導体装置１００は、ＣＧ容量の増加を抑制することができる。

本例の半導体装置１００は、第３蓄積領域１６－３の下方にフローティング領域１７が設けられるので、電子電流は、図３に示したように第１メサ部６０の中央付近を流れる。また第１メサ部６０中央付近において正孔分布が分断されるので、ゲート導電部４４が充電されることによる変位電流を抑制することができる。このため、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を抑制することができる。即ち、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を抑制しつつ、ＣＧ容量の増加を抑制することができる。このため、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）を抑制しつつ、ターンオン損失を減少させることができる。また、オン電圧とターンオフ損失のトレードオフを維持することができる。

図１２ａは、本実施形態に係る半導体装置１００の他の上面の一例を部分的に示す図である。図１２ａに示す半導体装置１００は、図１ａに示す半導体装置１００において、トランジスタ部７０の第１メサ部６０における蓄積領域１６の下方に、ダミートレンチ部３０に接してフローティング領域１７が更に設けられる点で、図１ａに示す半導体装置１００と異なる。図１２ａにおいて、半導体基板１０の上面視で、フローティング領域１７が設けられる範囲を破線で示している。

フローティング領域１７は、図１２ａに示すように、配列方向（Ｙ軸方向）において、第１メサ部６０の一部分に設けられる。即ち、フローティング領域１７は、Ｙ軸方向において第１メサ部６０の全幅にわたっては設けられておらず、Ｙ軸方向において部分的に設けられている。図１２ａの例では、第１メサ部６０において、ダミートレンチ部３０と接する位置から当該第１メサ部６０内のＹ軸方向の所定位置まで、フローティング領域１７が連続して設けられている。また、当該第１メサ部６０において、ゲートトレンチ部４０と接する位置から当該第１メサ部６０内のＹ軸方向の所定位置まで、フローティング領域１７が連続して設けられている。ゲートトレンチ部４０と接するフローティング領域１７の先端位置と、ダミートレンチ部３０と接するフローティング領域１７の先端位置は、Ｙ軸方向において異なる。また、Ｙ軸方向における２つのフローティング領域１７の間には、別のフローティング領域１７が設けられない。

各フローティング領域１７のＹ軸方向における先端位置は、半導体基板の上面視で、コンタクトホール５４と重なっていてもよいし、重なっていなくてもよい。図１２ａは、各フローティング領域１７の先端位置が、共にコンタクトホール５４と重ならない一例を示している。

ダミートレンチ部３０に接するフローティング領域１７は、第１メサ部６０のＸ軸方向における両端に設けられるコンタクト領域１５の一方から他方まで連続して設けられてよい。上述したように、フローティング領域１７はダミートレンチ部３０に接して設けられてよい。

ダミートレンチ部３０に接するフローティング領域１７のＸ軸方向における両端の位置は、蓄積領域１６のＸ軸方向における両端の位置と一致していてよく、異なっていてもよい。図１２ａにおいては、ダミートレンチ部３０に接するフローティング領域１７のＸ軸方向の端と、蓄積領域１６のＸ軸方向の端を、異ならせて示している。

図１２ｂは、図１２ａにおけるｅ－ｅ'断面の一例を示す図である。フローティング領域１７は、Ｙ軸方向において、第１メサ部６０の一部分に設けられる。即ち、Ｗｆ＜Ｗｍである。図１２ｂの例では、ダミートレンチ部３０に接するフローティング領域１７が、当該ダミートレンチ部３０と接する位置から幅Ｗｆにわたって設けられている。また、ゲートトレンチ部４０に接する別のフローティング領域１７が、当該ゲートトレンチ部４０と接する位置から幅Ｗｆにわたって設けられている。

ダミートレンチ部３０に接して設けられるフローティング領域１７は、ゲートトレンチ部４０に接して設けられるフローティング領域１７と、Ｙ軸方向において離間して配置される。即ち、同じ第１メサ部６０内に設けられる、ダミートレンチ部３０に接するフローティング領域１７と、ゲートトレンチ部４０に接する別のフローティング領域１７とは、当該第１メサ部６０内において接しない。

また、ダミートレンチ部３０に接するフローティング領域１７は、ゲートトレンチ部４０に接する別のフローティング領域１７と、略同じ深さに設けられてよい。Ｙ軸方向において、ダミートレンチ部３０に接するフローティング領域１７と、ゲートトレンチ部４０に接するフローティング領域１７との間には、ドリフト領域１８が設けられてよい。

本例の半導体装置１００は、ダミートレンチ部３０に接して設けられるフローティング領域１７が、ゲートトレンチ部４０に接して設けられるフローティング領域１７と、Ｙ軸方向において離間して配置されるので、図３と同様の作用により、電子電流はフローティング領域１７の深さにおいて、第１メサ部６０の中央付近を流れる。電子電流が第１メサ部６０の中央付近を流れると、第１メサ部６０の底部近傍における正孔分布が第１メサ部６０の中央付近で分断されるので、ゲートトレンチ部４０の下端における正孔の蓄積が抑制される。このため、変位電流を小さくすることできる。このため、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）を抑制することができる。

図１２ｃは、図１２ａにおけるｅ－ｅ'断面の他の一例を示す図である。図１２ｃに示す半導体装置１００は、図１２ｂに示す半導体装置１００において、蓄積領域１６が複数設けられる点で、図１２ｂに示す半導体装置１００と異なる。蓄積領域１６－１と蓄積領域１６－２とのＺ軸方向の間、および蓄積領域１６－２と蓄積領域１６－３とのＺ軸方向の間には、それぞれドリフト領域１８が設けられてよい。蓄積領域１６－１、蓄積領域１６－２および蓄積領域１６－３のドーピング濃度は、それぞれ図１０に示す半導体装置１００における蓄積領域１６－１、蓄積領域１６－２および蓄積領域１６－３のドーピング濃度と同じドーピング濃度に設けられてよい。

ダミートレンチ部３０に接して設けられるフローティング領域１７は、ゲートトレンチ部４０に接して設けられるフローティング領域１７と、Ｙ軸方向において離間して配置される。ダミートレンチ部３０に接して設けられるフローティング領域１７は、ゲートトレンチ部４０に接して設けられるフローティング領域１７と、略同じ深さに設けられてよい。

本例の半導体装置１００は、フローティング領域１７がダミートレンチ部３０に接して設けられ、且つ蓄積領域１６が複数設けられる。このため、ダミートレンチ部３０に接するフローティング領域１７に蓄積された正孔が、ダミートレンチ部３０近傍を上面２１に向かって進んでも、当該フローティング領域１７の上方に蓄積領域１６が設けられているので、蓄積領域１６に蓄積されやすい。このため、当該正孔がエミッタ電極５２まで抜けてしまうことを抑制することができる。

また、本例の半導体装置１００は、ダミートレンチ部３０に接して設けられるフローティング領域１７が、ゲートトレンチ部４０に接して設けられるフローティング領域１７と、Ｙ軸方向において離間して配置されるので、図１２ｂに示す半導体装置１００と同様に、電子電流はフローティング領域１７の深さにおいて、第１メサ部６０の中央付近を流れる。このため、図１２ｂに示す半導体装置１００と同様に、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）を抑制することができる。

図１３ａは、図１ａにおけるｂ－ｂ'断面の他の一例を示す図である。図１３ａに示す半導体装置１００は、図１０に示す半導体装置１００において、第２蓄積領域１６－２および第３蓄積領域１６－３がゲートトレンチ部４０と離間して設けられる点で、図１０に示す半導体装置１００と異なる。蓄積領域１６－１と蓄積領域１６－２とのＺ軸方向の間、および蓄積領域１６－２と蓄積領域１６－３とのＺ軸方向の間には、それぞれドリフト領域１８が設けられてよい。

本例において、幅Ｗｓ１は、第２蓄積領域１６－２のＹ軸方向の幅である、幅Ｗｓ２は、第３蓄積領域１６－３のＹ軸方向の幅である。本例において、幅Ｗｓ１および幅Ｗｓ２は、共に幅Ｗｍよりも小さい。

図２ｂにおいて説明したように、第１蓄積領域１６－１の下方に設けられる第２蓄積領域１６－２は、第１蓄積領域１６－１の中央付近からゲートトレンチ部４０に戻りかけた電子電流を、第１メサ部６０の中央付近に流れやすくする。このため、第２蓄積領域１６－２は、第１メサ部６０のＹ軸方向における全体に設けられなくても、第１メサ部６０の中央付近に設けられれば、電子電流の経路を第１メサ部６０の中央付近にし得る。

第３蓄積領域１６－３は、第２蓄積領域１６－２により第１メサ部６０の中央付近に流れやすくなった電子電流を、さらに第１メサ部６０の中央付近に流れやすくする。第２蓄積領域１６－２からゲートトレンチ部４０に戻りかける電子電流は、第１蓄積領域１６－１からゲートトレンチ部４０に戻りかける電子電流よりも小さい。このため、幅Ｗｓ２は幅Ｗｓ１よりも小さくてよい。

幅Ｗｓ１および幅Ｗｓ２は、幅Ｗｍの６０％以上９０％以下であってよい。幅Ｗｓ２は幅Ｗｓ１よりも小さくてよいが、大きくてもよい。図１３ａは、幅Ｗｓ２が幅Ｗｓ１よりも小さい一例を示している。

また、第２蓄積領域１６－２および第３蓄積領域１６－３は、ダミートレンチ部３０に接していてよいが、離れていてもよい。図１３ａは、第２蓄積領域１６－２および第３蓄積領域１６－３が、ダミートレンチ部３０に接する一例を示している。

図１３ｂは、図１ａにおけるｂ－ｂ'断面の他の一例を示す図である。図１３ｂに示す半導体装置１００は、図１０に示す半導体装置１００において、第２蓄積領域１６－２および第３蓄積領域１６－３がダミートレンチ部３０と離間して設けられる点で、図１０に示す半導体装置１００と異なる。蓄積領域１６－１と蓄積領域１６－２とのＺ軸方向の間、および蓄積領域１６－２と蓄積領域１６－３とのＺ軸方向の間には、それぞれドリフト領域１８が設けられてよい。

本例において、幅Ｗｓ１'は、第２蓄積領域１６－２のＹ軸方向の幅である、幅Ｗｓ２'は、第３蓄積領域１６－３のＹ軸方向の幅である。本例において、幅Ｗｓ１'および幅Ｗｓ２'は、共に幅Ｗｍよりも小さい。

図２ｂにおいて説明したように、本例の半導体装置１００において、電子電流は、ゲートトレンチ部４０近傍から第１メサ部６０の中央付近にかけて、半導体基板１０の深さ方向に流れる。このため、第２蓄積領域１６－２および第３蓄積領域１６－３は、第１メサ部６０の中央付近に設けられれば、ダミートレンチ部３０と離間していてもよい。

幅Ｗｓ１'および幅Ｗｓ２'は、幅Ｗｍの６０％以上９０％以下であってよい。幅Ｗｓ２'は幅Ｗｓ１'よりも小さくてよいが、大きくてもよい。図１３ａは、幅Ｗｓ２'が幅Ｗｓ１'よりも小さい一例を示している。

また、第２蓄積領域１６－２および第３蓄積領域１６－３は、ゲートトレンチ部４０に接していてよいが、離れていてもよい。図１３ｂは、第２蓄積領域１６－２および第３蓄積領域１６－３が、ゲートトレンチ部４０に接する一例を示している。

図１４は、図１ａにおけるｂ－ｂ'断面の他の一例を示す図である。図１４に示す半導体装置１００は、図５ａに示す半導体装置１００において、蓄積領域１６が設けられない点で、図５ａに示す半導体装置１００と異なる。本例の半導体装置１００において、幅Ｗｍ、幅Ｗｆ、幅Ｗｅｆ、幅Ｗｇｄ、幅Ｗｆｄ、幅Ｗｂおよび幅Ｗｂｆは、図５ａに示す半導体装置１００と同じであってよい。

本例の半導体装置１００においても、幅Ｗｂｆは幅Ｗｂよりも大きくてよい。幅Ｗｂｆを幅Ｗｂよりも大きくすることで、トランジスタ部７０がオン状態の場合に、ベース領域１４とドリフト領域１８との接合面から半導体基板１０の深さ方向に拡張する空乏層が、フローティング領域１７に達しにくくなる。当該空乏層がフローティング領域１７に達すると、電子電流が遮断されてしまう。本例の半導体装置１００は、幅Ｗｂｆが幅Ｗｂよりも大きいので、電子電流を遮断することなく、第１メサ部６０の中央付近に流すことができる。幅Ｗｂｆは、幅Ｗｂの２倍以上であってよい。幅Ｗｂｆは、一例として３μｍである。

本例の半導体装置１００は、蓄積領域１６が設けられないので、電子電流は、半導体基板１０の深さ方向に、ベース領域１４のゲートトレンチ部４０近傍におけるチャネルを通過した後、ゲートトレンチ部４０の近傍を流れ続ける。ゲートトレンチ部４０の近傍を半導体基板１０の深さ方向に流れ続けた電子電流は、図３において説明したように、フローティング領域１７により経路を曲げられ、ゲートトレンチ部４０近傍から第１メサ部６０の中央付近に流れる経路をたどる。

電子電流が第１メサ部６０の中央付近を流れると、第１メサ部６０の底部近傍における正孔分布は、第１メサ部６０中央付近で分断されるので、ゲートトレンチ部４０の下端における正孔の蓄積が抑制される。その結果、変位電流を小さくすることできる。本例の半導体装置１００は、変位電流を小さくすることができるので、ゲート導電部４４の充電も小さくなり、ゲート電圧Ｖｇの瞬間的な増加も抑制される。これにより、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）が抑制される。

さらに、本例の半導体装置１００は、ゲートトレンチ部４０に接して蓄積領域１６が設けられない。このため、本例の半導体装置１００は、図５ａに示す半導体装置１００よりもＣＧ容量の増加を防ぐことができる。即ち、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）を抑制しつつ、ＣＧ容量の増加を抑制することができる。このため、本例の半導体装置１００は、ＣＥ電圧の電圧減少率（ｄＶａｋ／ｄｔ）を抑制しつつ、ターンオン損失を減少させることができる。また、オン電圧とターンオフ損失のトレードオフを維持することができる。

図１５は、第１メサ部６０におけるフローティング領域１７の他の配置例を示す図である。図１５は、第１メサ部６０の部分的な上面図である。図１５においては、フローティング領域１７が設けられている領域に、斜線のハッチングを付している。フローティング領域１７以外の構造については、図１ａから図１４において説明したいずれかの態様の半導体装置１００と同一であってよい。例えば図１５においては、フローティング領域１７がゲートトレンチ部４０に設けられ、ダミートレンチ部３０には設けられていないが、ゲートトレンチ部４０と同様のフローティング領域１７が、ダミートレンチ部３０にも設けられていてよい。

本例のフローティング領域１７は、ゲートトレンチ部４０の延伸方向（Ｘ軸方向）において、離散的に配置されている。つまり、複数のフローティング領域１７が、Ｘ軸方向において間隔を有して配置されている。フローティング領域１７のＹ軸方向における幅Ｗｆは、図１ａから図１４において説明したいずれかの態様のフローティング領域１７と同一である。

それぞれのフローティング領域１７は、Ｘ軸方向において、エミッタ領域１２よりも広い範囲に渡って設けられていてよい。つまり、それぞれのフローティング領域１７は、Ｘ軸方向において、エミッタ領域１２の全体を覆うように配置されていてよい。この場合、フローティング領域１７のＸ軸方向における端部は、コンタクト領域１５と重なる位置に配置されている。Ｘ軸方向において、２つのフローティング領域１７の間の領域を間隙１９とする。間隙１９は、全体がコンタクト領域１５と重なっていてよい。コンタクト領域１５の下側には、フローティング領域１７は形成されていなくてよい。特に、延伸方向に沿ったコンタクト領域１５の中央の下側には間隙１９が配置されて、フローティング領域１７は形成されていない。

それぞれのコンタクト領域１５のＸ軸方向の長さをＬｃとする。Ｘ軸方向において、１つのフローティング領域１７が、１つのコンタクト領域１５と重なる長さＬｆは、コンタクト領域１５の長さＬｃの半分より小さい。長さＬｆは、長さＬｃの１／３以下であってよい。

図１６は、半導体基板１０の部分的な斜視断面図である。図１６においては、エミッタ領域１２を通過するＹＺ面、ゲートトレンチ部４０に隣接する第１メサ部６０のＹ軸方向における中央を通過するＸＺ面、および、半導体基板１０の上面２１の各面を示している。

また、ＸＺ面において、エミッタ領域１２と重なる範囲を破線で示している。それぞれのフローティング領域１７は、Ｘ軸方向において、エミッタ領域１２の全体およびコンタクト領域１５の一部と重なるように配置されている。フローティング領域１７を、エミッタ領域１２を覆うように選択的に配置することで、オン電圧Ｖｏｎの増加を抑えて、ＣＥ電圧の電圧減少率（ｄＶｃｅ／ｄｔ）を小さくできる。また、オン電圧Ｖｏｎと、ターンオフ損失のトレードオフを維持することができる。

Ｘ軸方向において、フローティング領域１７とコンタクト領域１５とが重なる長さＬｆは、Ｙ軸方向におけるフローティング領域１７の幅Ｗｆに比べて、小さくてよい。長さＬｆは、幅Ｗｆと同一であってよく、幅Ｗｆより大きくてもよい。

フローティング領域１７の近傍では、静電ポテンシャル分布は、正孔がフローティング領域１７に集まりやすい分布となる。そのため、コンタクト領域１５の下側にフローティング領域１７があると、フローティング領域１７を介して正孔がコンタクト領域１５に分散されやすい。そのため、ＩＥ効果が減少し、オン電圧Ｖｏｎが増加する場合がある。本例のように、コンタクト領域１５の下側にフローティング領域１７を形成しないことで、ホールをエミッタ領域１２に集中しやすくでき、ＩＥ効果を維持してオン電圧Ｖｏｎの増加を抑えることができる。

なお本例の半導体装置１００は、Ｚ軸方向に複数のバッファ領域２０を有している。それぞれのバッファ領域２０は、Ｚ軸方向のドーピング濃度分布においてピークを有している。それぞれのバッファ領域２０の間には、Ｚ軸方向のドーピング濃度分布において谷が配置されていてよい。バッファ領域２０の構造は、図１ａから図１４において説明した例と同様であってもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・フローティング領域端、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１６－１・・・第１蓄積領域、１６－２・・・第２蓄積領域、１６－３・・・第３蓄積領域、１７・・・フローティング領域、１８・・・ドリフト領域、１９・・・間隙、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・接続部分、４２・・・ゲート絶縁膜、４３・・・側壁、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、８７・・・ホール高濃度領域、８９・・・底部、９０・・・境界部、１００・・・半導体装置、１５０・・・半導体装置、１６０・・・半導体装置

Claims (20)

1. 半導体基板と、
   前記半導体基板に設けられた第１導電型のドリフト領域と、
   前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
   前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
   前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
   前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
   前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
   を備え、
   前記ゲートトレンチ部は、
   ゲート導電部と、
   ゲートトレンチの内壁を覆って設けられ、前記半導体基板と前記ゲート導電部とを絶縁するゲート絶縁膜と
   を有し、
   前記フローティング領域の前記半導体基板の上面側の端部の深さ位置が、前記ゲート導電部の前記半導体基板の下面側の端部の深さ位置よりも、前記半導体基板の上面側に配置されている
   半導体装置。
2. 半導体基板と、
   前記半導体基板に設けられた第１導電型のドリフト領域と、
   前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
   前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
   前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
   前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
   前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
   を備え、
   前記ゲートトレンチ部は、
   ゲート導電部と、
   ゲートトレンチの内壁を覆って設けられ、前記半導体基板と前記ゲート導電部とを絶縁するゲート絶縁膜と
   を有し、
   前記フローティング領域の少なくとも一部は、前記配列方向において、前記ゲート絶縁膜を挟んで前記ゲート導電部と対向して配置されている
   半導体装置。
3. 半導体基板と、
   前記半導体基板に設けられた第１導電型のドリフト領域と、
   前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
   前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
   前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
   前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
   前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
   を備え、
   前記ゲートトレンチ部の最下端は、前記フローティング領域に覆われず、前記ドリフト領域と接している
   半導体装置。
4. 半導体基板と、
   前記半導体基板に設けられた第１導電型のドリフト領域と、
   前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
   前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
   前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
   前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
   前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
   を備え、
   前記フローティング領域のドーピング濃度は、前記蓄積領域のドーピング濃度よりも高い、半導体装置。
5. 前記フローティング領域は、前記半導体基板の深さ方向において、前記蓄積領域と離間して設けられる、請求項１から４のいずれか一項に記載の半導体装置。
6. 前記半導体基板の深さ方向における前記フローティング領域の少なくとも一部は、前記ゲートトレンチ部の底部と接して設けられている、請求項５に記載の半導体装置。
7. 前記蓄積領域を、前記半導体基板の深さ方向に複数備える、請求項１から６のいずれか一項に記載の半導体装置。
8. 複数の前記蓄積領域のうち、最も下方に設けられた前記蓄積領域のドーピング濃度が、最も上方に設けられた前記蓄積領域のドーピング濃度よりも低い、請求項７に記載の半導体装置。
9. 前記ベース領域と前記フローティング領域との前記半導体基板の深さ方向の距離が、前記ベース領域の前記半導体基板の深さ方向の幅よりも大きい、請求項１から８のいずれか一項に記載の半導体装置。
10. 前記フローティング領域の前記配列方向の幅が、前記メサ部の配列方向の幅の０．１倍以上０．５倍以下である、請求項１から９のいずれか一項に記載の半導体装置。
11. 前記メサ部において、前記配列方向に前記フローティング領域と隣接する領域には、前記ドリフト領域が設けられており、
    前記フローティング領域の前記配列方向の幅が、前記フローティング領域が設けられた深さにおける前記ドリフト領域の前記配列方向の幅よりも小さい、請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記フローティング領域のドーピング濃度は、１×１０^１９／ｃｍ^３以上である、請求項４に記載の半導体装置。
13. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
    前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において前記延伸方向に延伸し、前記ゲートトレンチ部と前記メサ部を挟むように設けられたダミートレンチ部と、
    前記メサ部において前記蓄積領域の下方に設けられ、前記ダミートレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の一部分に設けられた第２導電型のフローティング領域と、
    をさらに備え、
    前記ゲートトレンチ部に接する前記フローティング領域と、前記ダミートレンチ部に接する前記フローティング領域とは、前記配列方向において離間して配置されている、半導体装置。
14. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
    前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記半導体基板には、前記ゲートトレンチ部を含むトランジスタ部と、ダイオード部とが設けられており、
    前記ダイオード部は、
    前記ドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記延伸方向に延伸して設けられたダミートレンチ部と、
    前記配列方向に、前記ダミートレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ダミートレンチ部に接して設けられた前記ベース領域と、
    を備え、
    前記ダイオード部に設けられた前記ダミートレンチ部には、前記フローティング領域が設けられていない、半導体装置。
15. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
    前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記半導体基板には、前記ゲートトレンチ部を含むトランジスタ部と、前記トランジスタ部に含まれる境界部とが設けられており、
    前記境界部は、
    前記ドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記延伸方向に延伸して設けられたダミートレンチ部と、
    前記配列方向に、前記ダミートレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ダミートレンチ部に接して設けられた前記ベース領域と、
    を備え、
    前記境界部に設けられた前記ダミートレンチ部には、前記フローティング領域が設けられていない、半導体装置。
16. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた、前記ドリフト領域よりもドーピング濃度の高い、一つ以上の第１導電型の蓄積領域と、
    前記メサ部において前記蓄積領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記蓄積領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    複数の前記フローティング領域が、前記ゲートトレンチ部の前記延伸方向において、離散的に配置されている
    半導体装置。
17. 前記ゲートトレンチ部と接する前記メサ部の上面には、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、第２導電型のコンタクト領域とが、前記延伸方向において交互に配置されており、
    それぞれの前記フローティング領域は、前記延伸方向において、前記エミッタ領域よりも広い範囲に渡って設けられている
    請求項１６に記載の半導体装置。
18. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記ベース領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記ベース領域と前記フローティング領域との前記半導体基板の深さ方向の距離が、前記ベース領域の前記半導体基板の深さ方向の幅よりも大きく、
    前記ゲートトレンチ部は、
    ゲート導電部と、
    ゲートトレンチの内壁を覆って設けられ、前記半導体基板と前記ゲート導電部とを絶縁するゲート絶縁膜と
    を有し、
    前記フローティング領域の前記半導体基板の上面側の端部の深さ位置が、前記ゲート導電部の前記半導体基板の下面側の端部の深さ位置よりも、前記半導体基板の上面側に配置されている
    半導体装置。
19. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記ベース領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記ベース領域と前記フローティング領域との前記半導体基板の深さ方向の距離が、前記ベース領域の前記半導体基板の深さ方向の幅よりも大きく、
    前記ゲートトレンチ部は、
    ゲート導電部と、
    ゲートトレンチの内壁を覆って設けられ、前記半導体基板と前記ゲート導電部とを絶縁するゲート絶縁膜と
    を有し、
    前記フローティング領域の少なくとも一部は、前記配列方向において、前記ゲート絶縁膜を挟んで前記ゲート導電部と対向して配置されている
    半導体装置。
20. 半導体基板と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面から前記半導体基板の内部まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられたゲートトレンチ部と、
    前記延伸方向と直交する配列方向に、前記ゲートトレンチ部と接して設けられたメサ部と、
    前記メサ部において前記ドリフト領域の上方に設けられ、且つ、前記ゲートトレンチ部に接して設けられた第２導電型のベース領域と、
    前記メサ部において前記ベース領域の下方に設けられ、前記ゲートトレンチ部に接して設けられ、且つ、前記配列方向において前記メサ部の少なくとも一部分に設けられた第２導電型のフローティング領域と、
    を備え、
    前記ベース領域と前記フローティング領域との前記半導体基板の深さ方向の距離が、前記ベース領域の前記半導体基板の深さ方向の幅よりも大きく、
    前記ゲートトレンチ部の最下端は、前記フローティング領域に覆われず、前記ドリフト領域と接している
    半導体装置。

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