[go: up one dir, main page]

JP7182594B2 - ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法 - Google Patents

ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法 Download PDF

Info

Publication number
JP7182594B2
JP7182594B2 JP2020214806A JP2020214806A JP7182594B2 JP 7182594 B2 JP7182594 B2 JP 7182594B2 JP 2020214806 A JP2020214806 A JP 2020214806A JP 2020214806 A JP2020214806 A JP 2020214806A JP 7182594 B2 JP7182594 B2 JP 7182594B2
Authority
JP
Japan
Prior art keywords
region
well
silicon carbide
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020214806A
Other languages
English (en)
Other versions
JP2021048423A (ja
Inventor
ジェイ． リヒテンバルナー、ダニエル
ブラント、エドワード アール． バン
ハル、ブレット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Wolfspeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wolfspeed Inc filed Critical Wolfspeed Inc
Publication of JP2021048423A publication Critical patent/JP2021048423A/ja
Application granted granted Critical
Publication of JP7182594B2 publication Critical patent/JP7182594B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

米国政府権益の記載
本発明は、陸軍研究所により資金提供を受けた、協力協定番号Ｗ９１１ＮＦ－１２－２－００６４のもとでの政府助成によって為されたものである。政府は、本発明において所定の権利を有する。
本発明は、パワー半導体デバイスに、及び、より詳しくは、ゲート・トレンチを有するパワー半導体デバイスに、並びに、そのようなデバイスを製作する方法に関係する。
パワー半導体デバイスは、大電流を搬送し、高電圧を支えるために使用される。例えば、パワー金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（「ＢＪＴ」：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ」：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ジャンクション・バリア・ショットキー・ダイオード、ゲート・ターン・オフ・トランジスタ（「ＧＴＯ」：Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳ制御サイリスタ、及び、様々な他のデバイスを含む、多種多様のパワー半導体デバイスが、当技術分野で知られている。これらのパワー半導体デバイスは、一般的には、炭化ケイ素（「ＳｉＣ」：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ）又は窒化ガリウム（「ＧａＮ」：ｇａｌｌｉｕｍ ｎｉｔｒｉｄｅ）系半導体材料などのワイド・バンド・ギャップ半導体材料から製作される。
パワー半導体デバイスは、横型構造又は縦型構造を有し得る。横型構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスに対するドレイン、ゲート、及びソース端子）は、半導体層構造の同じ主表面（すなわち、上部又は下部）上にある。対照的に、縦型構造を有するデバイスでは、少なくとも１つの端子が、半導体層構造の各々の主表面上に設けられる（例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上部表面上にあることがあり、ドレインが半導体層構造の下部表面上にあることがある）。半導体層構造は、下の方にある基板を含むことがあり、又は、含まないことがある。本明細書では、用語「半導体層構造」は、半導体基板及び／又は半導体エピタキシャル層などの、１つ又は複数の半導体層を含む構造を指す。
従来のパワー半導体デバイスは、典型的には、第１の導電型を有する炭化ケイ素基板（例えば、ｎ型基板）などの半導体基板を有し、その半導体基板上に、第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造（１つ又は複数の別々の層を備え得る）は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、典型的には、ｐ－ｎ接合などの接合を有する１つ又は複数のパワー半導体デバイスを含む「活性領域」を含む。活性領域は、ドリフト領域上、及び／又は、ドリフト領域内に形成され得る。活性領域は、逆バイアス方向で電圧を阻止し、順バイアス方向で電流流れを提供するための主たる接合として働く。パワー半導体デバイスは、さらには、活性領域に近接するエッジ終端領域を有し得る。１つ又は複数のパワー半導体デバイスが基板上に形成されることがあり、各々のパワー半導体デバイスは、典型的には、それ自体のエッジ終端を有することになる。基板が完全な形で処理される後、結果として生じる構造は、個々のエッジ終端されたパワー半導体デバイスを分離するためにダイシングされ得る。パワー半導体デバイスは、各々のパワー半導体デバイスの活性領域が複数の個々のデバイスを含む、ユニット・セル構造を有し得るものであり、それらの個々のデバイスは、互いに平行に配設される、及び、単一のパワー半導体デバイスとして一体で機能するものである。
パワー半導体デバイスは、大電圧及び／又は電流を、阻止する（順又は逆阻止状態で）、又は通過させる（順動作状態で）ように設計される。例えば、阻止状態で、パワー半導体デバイスは、数百又は数千ボルトの電位を持続させるように設計され得る。しかしながら、付与される電圧が、デバイスが阻止するように設計される電圧レベルに接近する、又は、その電圧レベルを上回る際、些細ではないレベルの電流が、パワー半導体デバイスを通って流れ始めることがある。典型的には「漏れ電流」と呼称されるそのような電流は、きわめて望ましくないものであり得る。漏れ電流は、中でもドリフト領域のドーピング及び厚さの関数であり得る、デバイスの設計電圧阻止能力を超えて電圧が増大される場合に流れ始めることがある。漏れ電流は、さらには、デバイスのエッジ終端及び／又は主要接合の故障などの、他の理由で生出することがある。デバイス上の電圧が、降伏電圧を過ぎて重大なレベルに増大されるならば、増大する電界が、半導体デバイスの中の電荷キャリアの、制御不能の、及び望ましくない逃走発生を結果的に生じさせ、アバランシェ降伏として知られている状況につながることがある。
パワー半導体デバイスは、さらには、些細ではない量の漏れ電流が、デバイスの設計降伏電圧より低い電圧レベルで流れることを可能とし始めることがある。特に、漏れ電流は、高電界が電界集中効果に起因して遭遇され得る、活性領域のエッジで流れ始めることがある。この電界集中（及び、結果的に生じる増大された漏れ電流）を低減するために、パワー半導体デバイスの活性領域の一部又はすべてを包囲するエッジ終端構造が設けられ得る。これらのエッジ終端は、より大である区域にわたって電界を広げ、そのことにより、電界集中を低減し得る。
米国特許第９，０１２，９８４号明細書
本発明の実施例にしたがえば、ワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造を含む半導体デバイスが提供される。遮蔽パターンが、デバイスの活性領域内のドリフト領域の上側部分内に設けられ、終端構造が、デバイスの終端領域内のドリフト領域の上側部分内に設けられる。ゲート・トレンチが、半導体層構造の上側表面内へと延在する。半導体層構造は、終端構造の上方に延在し、終端構造を少なくとも部分的に被覆する、半導体層を含む。
半導体デバイスは、さらには、ゲート・トレンチの下部表面及び側壁を少なくとも部分的に被覆する、ゲート・トレンチ内のゲート絶縁層と、ゲート絶縁層上のゲート・トレンチ内のゲート電極と、半導体層構造の上側表面上の第１の接触部と、半導体層構造の下側表面上の第２の接触部とを含み得る。半導体デバイスは、ゲート・トレンチの対向する側部上に第１及び第２のウェル領域を備えることをさらに含み得る。ドリフト領域は、第１の導電型を有し得るものであり、ウェル領域は、第１の導電型の反対である第２の導電型を有し得る。
いくつかの実施例では、遮蔽パターンの下部は、ゲート・トレンチの下部表面が延在するより先へ、ドリフト領域内へと延在する。終端構造は、例えば、ガード・リング又は接合終端拡張のうちの１つを備え得る。
いくつかの実施例では、半導体層は、１×１０１６／ｃｍ３未満のドーピング密度を有し得る。
いくつかの実施例では、第１及び第２のウェル領域の上側表面は、半導体層の上側表面と同一面であり得る。
いくつかの実施例では、第１及び第２のウェル領域は、第２の導電型を有するドーパントを注入される、注入されたウェル領域であり得る。
いくつかの実施例では、ゲート・トレンチから間をおいて離隔される第１のウェル領域の第１の部分は、第１のドーパント濃度を有し得るものであり、ゲート・トレンチに直接的に近接する半導体デバイスのチャネルは、第１のドーパント濃度より低い第２のドーパント濃度を有し得る。
いくつかの実施例では、第１のウェル領域は、半導体層構造の下側表面に平行に延在する軸に沿って、第２の導電型のドーパントの不均一なドーパント濃度を有し得る。
いくつかの実施例では、ドリフト領域は、第１の導電型を有するドーパントによってドープされ得るものであり、一方で、他の実施例では、ドリフト領域は、第１の導電型を有するドーパントによってドープされ得る。終端領域内にある半導体層の部分は、１×１０１５／ｃｍ３未満の濃度で第１の導電型を有するドーパントによってドープされ得る。
本発明のさらなる実施例にしたがえば、第１の導電型を有するドーパントによってドープされるワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造と、半導体層構造の上側表面内へと延在するゲート・トレンチと、ドリフト領域の上側部分内の、第１の導電型の反対である第２の導電型を有するドーパントによってドープされる第１の遮蔽パターンと、第１の遮蔽パターンの上方であり、ゲート・トレンチの第１の側部に近接する第１のウェル領域であって、第２の導電型を有するドーパントによってドープされる、第１のウェル領域と、ドリフト領域の上側部分内の、第２の導電型を有するドーパントによってドープされる第２の遮蔽パターンと、第２の遮蔽パターンの上方であり、ゲート・トレンチの第２の側部に近接する第２のウェル領域であって、第２の導電型を有するドーパントによってドープされる、第２のウェル領域と、ドリフト領域の上側部分内の、第２の導電型を有するドーパントによってドープされる終端構造とを含む半導体デバイスが提供される。第１のウェル領域と、ゲート・トレンチの第１の側部との間にある、半導体デバイスのチャネルは、第１のウェル領域より低い、第２の導電型ドーパントの濃度を有する。
いくつかの実施例では、半導体層構造は、終端構造の上方に延在し、終端構造を少なくとも部分的に被覆する、半導体デバイスの終端領域内の半導体層を含み得る。
いくつかの実施例では、終端領域内の半導体層は、第２の導電型を有するドーパントによってドープされ得る。
いくつかの実施例では、終端領域内の半導体層は、１×１０１６／ｃｍ３未満の第２の導電型ドーパントのドーピング密度を有し得る。
いくつかの実施例では、終端構造は、複数の終端要素を備え得るものであり、終端要素の下部表面は、第１の遮蔽パターンの下部表面と同一面であり得る。
いくつかの実施例では、第１の遮蔽パターンの下部表面は、ゲート・トレンチの下部表面が延在するより先へ、ドリフト領域内へと下に延在し得る。
いくつかの実施例では、第１及び第２のウェル領域の上側表面は、終端領域内の半導体層の上側表面と同一面であり得る。
いくつかの実施例では、第１のウェル領域は、第１の濃度で第２の導電型ドーパントによってドープされる第１の部分と、第１の濃度の少なくとも５倍を超過する第２の濃度で第２の導電型ドーパントによってドープされる第２の部分とを含み得るものであり、第２の領域は、第１のウェル領域の上部表面から第１のウェル領域の下部表面へと延在する。
本発明のさらなる実施例にしたがえば、ワイド・バンド・ギャップ半導体ドリフト領域が基板上に形成され、ドリフト領域及び半導体基板は、各々、第１の導電型を有するドーパントによってドープされる、半導体デバイスを形成する方法が提供される。第２の導電型ドーパントが、終端構造を半導体デバイスの終端領域内に、及び、遮蔽パターンを半導体デバイスの活性領域内に形成するために、ドリフト領域の上側表面内へと注入され、第２の導電型は、第１の導電型の反対である。半導体層が、エピタキシャル成長によってドリフト領域の上側表面上に形成され、半導体層は、成長させられた際に１×１０１６／ｃｍ３未満のドーパント濃度を有する。第２の導電型ドーパントが、活性領域内の半導体層内へと注入される。ゲート・トレンチが、半導体層内に形成され、ゲート・トレンチは、ドリフト領域の上側表面内へと延在する。ゲート絶縁層及びゲート電極が、各々のゲート・トレンチ内に順次形成される。ゲート・トレンチの対向する側部上の活性領域内の半導体層の部分は、それぞれの第２の導電ウェル領域を備える。
いくつかの実施例では、半導体層は、第１の導電型ドーパントによってドープされ得る。他の実施例では、半導体層は、第２の導電型ドーパントによってドープされ得る。
いくつかの実施例では、ゲート・トレンチに近接する第２の導電型ウェル領域のそれぞれの部分は、チャネル領域を備え得るものであり、各々のチャネル領域は、それぞれの第２の導電型ウェル領域の残部より低い、第２の導電型ドーパントの濃度を有する。
いくつかの実施例では、第２の導電型ウェル領域の上側表面は、半導体層の上側表面と同一面であり得る。
いくつかの実施例では、終端構造は、ガード・リング及び接合終端拡張のうちの１つを備え得る。
いくつかの実施例では、ゲート・トレンチは、第２の導電型ドーパントが活性領域内の半導体層内へと注入される前に形成され得る。他の実施例では、ゲート・トレンチは、第２の導電型ドーパントが活性領域内の半導体層内へと注入される後に形成され得る。ワイド・バンド・ギャップ半導体は、炭化ケイ素を備え得る。
実例ゲート・トレンチ・パワーＭＯＳＦＥＴの概略断面線図であり、そのパワーＭＯＳＦＥＴは、そのエッチングされた、又は陥凹部を作られた表面内に終端構造を有する。 本発明の実施例による、埋め込まれたエッジ終端を有するゲート・トレンチ・パワーＭＯＳＦＥＴの一部分の概略平面視図である。 図２Ａの線２Ｂ－２Ｂに沿ってとられる、図２Ａのゲート・トレンチ・パワーＭＯＳＦＥＴの概略断面視図である。 図２ＡのパワーＭＯＳＦＥＴのｐウェルの形状を例示する、図２ＡのパワーＭＯＳＦＥＴを貫いてとられる部分的水平断面の図である。 不均一にドープされたウェル領域を含む、本発明のさらなる実施例によるゲート・トレンチ・パワーＭＯＳＦＥＴの一部分の概略断面線図である。 図３ＡのパワーＭＯＳＦＥＴのｐウェルの形状を例示する、図３ＡのパワーＭＯＳＦＥＴを貫いてとられる部分的水平断面の図である。 異なる形状を伴うｐウェルを有する、図３Ａ～３ＢのパワーＭＯＳＦＥＴの修正されたバージョンの部分的水平断面の図である。 異なる形状を伴うｐウェルを有する、図３Ａ～３ＢのパワーＭＯＳＦＥＴの修正されたバージョンの部分的水平断面の図である。 各々のゲート・トレンチの直接的に下の方に遮蔽物を含む、本発明のなおもさらなる実施例によるゲート・トレンチ・パワーＭＯＳＦＥＴの一部分の概略断面線図である。 本発明の実施例による、ｎチャネル炭化ケイ素パワー絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ」）の単純化された回路線図である。 図６ＡのＩＧＢＴのユニット・セルの概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴを製作する方法を例示する概略断面線図である。 本発明の実施例による、埋め込まれたエッジ終端を有するゲート・トレンチ・パワー半導体デバイスを製作する方法を例示するフロー・チャートである。
ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、トランジスタのゲート電極が半導体層構造の上部上に形成される、標準的なゲート電極設計を有することがあり、又は代替的には、半導体層構造の中のトレンチ内に埋め込まれたゲート電極を有することがある。埋め込まれたゲート電極を有するＭＯＳＦＥＴは、典型的には、ゲート・トレンチＭＯＳＦＥＴと呼称される。標準的なゲート電極設計によって、各々のユニット・セル・トランジスタのチャネル領域は、ゲート電極の真下に水平に配設される。対照的に、ゲート・トレンチＭＯＳＦＥＴ設計では、チャネルは垂直に配設される。ゲート・トレンチＭＯＳＦＥＴ設計は、水平チャネル部分を取り出し、それを垂直にするときに得られる、低減されたデバイス・ピッチに起因して、デバイスのオン抵抗を低下させる。加えて、炭化ケイ素系デバイスに対して、垂直チャネルは、より高い電子移動度を有し、オン抵抗をさらに低減するはずである。しかしながら、ゲート・トレンチＭＯＳＦＥＴの製作は、典型的には、より込み入った製造プロセスを要する。
炭化ケイ素、又は、様々な他のワイド・バンド・ギャップ半導体材料を使用して形成される縦型ゲート・トレンチＭＯＳＦＥＴは、製作するのがより困難であり得るものであり、なぜならば、これらの材料を化学エッチングすることは、Ｓｉより困難であり得るものであり、加えて、これらの半導体材料を、一貫性をもってドープすることは、より困難であり得るからである。本明細書では、ワイド・バンド・ギャップ半導体材料は、１．４０ｅＶより大であるバンド・ギャップを有する半導体材料を指す。半導体材料をｎ型及び／又はｐ型ドーパントによってドープするための主要方法は、（１）半導体材料を、その成長の間にドープすること、（２）ドーパントを半導体材料内へと拡散させること、及び、（３）イオン注入を使用して、ドーパントを半導体材料内に選択的に注入することである。これらの技法の各々は、炭化ケイ素及び窒化ガリウム系材料などの所定のワイド・バンド・ギャップ半導体材料で形成されるパワー半導体デバイスの製作で使用されるときに、問題点を提起することがある。
例えば、炭化ケイ素がエピタキシャル成長の間にドープされるとき、ドーパントは、格子構造の中で不均等に蓄積する傾向にあり、ゆえに、ドーパント濃度を、例えば±１５％のレンジの中で制御することは困難であり得る。かくして、エピタキシャル成長させられた炭化ケイ素は、精密に制御されたドーパント濃度を有さないことがあり、そのことは、デバイス動作及び／又は信頼性に負の影響を及ぼすことがある。
拡散によるドーピングは、ケイ素、及び、様々な他の、より低いバンド・ギャップ半導体材料で決まって使用される。このドーピング技法によって、典型的には、半導体デバイスの第１の領域が、成長の間に、又は、イオン注入によってのいずれかでドープされ、その後、デバイスは、ドーパントをデバイスの１つ又は複数の他の領域内へと拡散させるためにアニールされる。ケイ素などのいくつかの半導体材料では、ｎ型及びｐ型ドーパントは、加熱されるときに、半導体材料の至る所で、容易に、及び、一貫性のある拡散特質を伴って拡散する傾向にあり得るものであり、ゆえに、アニーリング・ステップは、デバイスの画定された領域を所定のドーピング・レベルにドープするために使用され得る。しかしながら、あいにく、ｎ型及びｐ型ドーパントは、高温でも、炭化ケイ素内で良好に拡散しない傾向にあり、ゆえに、拡散によるドーピングは、典型的には、縦型炭化ケイ素系パワー半導体デバイスに対する選択肢ではない。このことは、さらには、熱拡散が生起し得る前に解離する、窒化ガリウム系半導体材料などの様々な他の化合物半導体材料において真である。
炭化ケイ素は、イオン注入によって効果的にドープされ得るものであり、ドーパント・レベルは、典型的には、エピタキシャル成長の間にドープすることと比較して、改善された正確性を伴って制御され得る。しかしながら、縦型パワー炭化ケイ素デバイスでは、ドーパントは、１～３ミクロン以上の深さなど、デバイス内へと深く注入されることをしばしば必要とする。イオンが注入される深さは、注入物のエネルギーに直接的に関係付けられ、すなわち、より高いエネルギーで半導体層内へと注入されるイオンは、より深く層内へと進む傾向にある。かくして、深く注入された領域を形成することは、高いエネルギー注入物を要する。ドーパント・イオンが半導体層内へと注入されるとき、イオンは半導体層の結晶格子を損傷し、この損傷は、典型的には、熱アニーリングにより部分的に修復されるのみであり得る。なおまた、格子損傷の量は、さらには、注入物エネルギーに直接的に関係付けられ、より高いエネルギー注入物は、より低いエネルギー注入物より多い格子損傷を引き起こす傾向にあり、イオン注入物の均一性は、さらには、増大する注入物深さとともに減少する傾向にある。かくして、深さによる良好なドーピング均一性、及び／又は、格子損傷の許容レベルを有する、注入された領域を形成するために、複数個の連続するエピタキシャル成長／イオン注入ステップを実行して、深い注入物を形成することが必要であり得る。このことは、製造プロセスの複雑さ及びコストを著しく増大し得るものであり、多くの用例では商業的に実行可能な選択肢になり得ない。
図１は、特許文献１で開示されているパワーＭＯＳＦＥＴと同様である、従来のワイド・バンド・ギャップ・パワーＭＯＳＦＥＴ１００の概略断面線図である。特許文献１の内容全体は、参照により本明細書に組み込まれている。
図１で示されるように、パワーＭＯＳＦＥＴ１００は、ｎ型炭化ケイ素基板１１０を含む。ｎ型炭化ケイ素ドリフト領域１２０が、基板１１０上に設けられる。適度にドープされたｐ型炭化ケイ素層（例えば、１×１０１７から５×１０１８ドーパント／ｃｍ３のドーピング濃度）が、ｎ型ドリフト領域１２０の上側表面上に形成される。適度にドープされたｐ型炭化ケイ素層に貫入して、適度にドープされたｐ型炭化ケイ素層を複数のｐウェル１７０に分割する、ゲート・トレンチ１８０が形成される。ゲート絶縁層１８２が、各々のゲート・トレンチ１８０の下部表面及び側壁上に形成される。ゲート電極１８４が、それぞれのゲート・トレンチ１８０を充塞するために、各々のゲート絶縁層１８２上に形成される。デバイスの終端領域内へと延在する、適度にドープされたｐ型炭化ケイ素層（すなわち、ｐウェル１７０を形成するために使用される層）の一部分は、終端の効果的な動作のために、選択性エッチによって除去され、絶縁層１８６が、その一部分の場所に形成され得る。
間をおいて離隔されたｐ型炭化ケイ素領域１４０が、イオン注入により、ｎ型ドリフト領域１２０の上側表面内へと、ｐウェル１７０を貫いて形成される。間をおいて離隔されたｐ型炭化ケイ素ガード・リング１５０（又は、他の終端構造）が、デバイス１００の終端領域内に形成される。領域１４０及び１５０は、適度にドープされたｐウェル１７０より高濃度にドープされたｐ型であり得る。ｎ型ドリフト領域１２０内へと延在する、ｐ型炭化ケイ素領域１４０の部分は、ゲート絶縁層１８２を逆阻止動作の間の高電界から保護する遮蔽領域として働き得る。
高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域１７４が、イオン注入によって、ｐウェル１７０の上側部分内に形成される。ソース接触部１９０が、高濃度にドープされたｎ型ソース領域１７４上に、及び、ｐウェル１７０上に形成される。ドレイン接触部１９２が、基板１１０の下側表面上に形成される。ゲート接触部（示されない）が、各々のゲート電極１７４上に形成され得る。
いろいろな問題が、上記で説明されたパワーＭＯＳＦＥＴ１００で生出し得る。第１に、ｐウェル１７０は、典型的には、エピタキシャル成長の間にドープされる。上記で論考されたように、炭化ケイ素、及び、様々な他のワイド・バンド・ギャップ半導体材料では、エピタキシャル成長の間にドープするときに、一貫性のあるドーピング濃度を維持することは困難であり得るものであり、所望されるドーパント濃度からのドーピング・レベルの変動は、悪化したデバイス性能、及び／又は、デバイス故障の公算の増大を結果的に生じさせることがある。加うるに、成長の間にドープするとき、複数個の成長及びエッチング・ステップが実行されない限り、成長させられた層の中で、ドーパント濃度の局所的修整を実行することは可能でなく、そのことは、一般的には、大部分の用途にとって商業的に実用的でない。
第２に、上記で説明された手法は、ウェハ上の各々のデバイスの終端領域内へと延在する、ｐウェル１７０を形成するために成長させられる、エピタキシャル成長させられた適度にドープされたｐ型層の部分の除去を要する。このエッチング・ステップは、典型的には、メサ・エッチングと呼称される。これは、追加される処理ステップをまさに必然的に含むのみでなく、それは、さらには、ウェハ表面内にミクロン・サイズの段部又は粗さを残すことがある。なおまた、メサ・エッチの間に生起するエッチングの量での不確定性が、終端構造のうちの、より多くのものの１つの、部分的な、又は完全でさえある除去を結果的に生じさせることがあり、オーバー・エッチング及び／又はアンダー・エッチングが、終端構造内の電荷レベルに不利に影響を及ぼすことがある。終端構造の性能は、電荷レベルに対して非常に敏感であり得るものであり、ゆえに、オーバー・エッチング及び／又はアンダー・エッチングは、終端構造の性能を著しく悪化させ、漏れ電流及び／又はデバイス故障の公算を増大することがある。
本発明の実施例にしたがえば、深いトレンチ遮蔽領域と、埋め込まれた終端構造とを有する、パワーＭＯＳＦＥＴ及びパワーＩＧＢＴなどのゲート・トレンチ・ワイド・バンド・ギャップ・パワー半導体デバイスが提供される。実例実施例では、終端構造は、低濃度にドープされたｐ型又はｎ型半導体層の下の方に埋め込まれ得る。深いトレンチ遮蔽領域、及び終端構造は、デバイスのドリフト領域／電流広がり層（ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ ｌａｙｅｒ）の上側表面内へのイオン注入により形成され得るものであり、低濃度にドープされたｐ型又はｎ型半導体層は、次いで、注入の後に構造の上部上に成長させられ得るものであり、１つ又は複数の追加的な注入ステップが、ウェル領域、及び、高くドープされたソース領域を形成するために実行され得る。
本発明の実施例によるゲート・トレンチ・パワー半導体デバイスは、従来のデバイスと比較して何個かの利点を呈し得る。例えば、ウェル領域は、エピタキシャル成長の間にドープすることによってではなく、イオン注入によって形成され得るので、ドーピング・レベルは、所望されるドーピング・レベルに、より近く維持され得る。加うるに、深いトレンチ遮蔽領域、及び接合終端構造が、ウェル領域の形成より前に形成されるので、イオンは、デバイス構造内へと深くというほど注入されることを必要とせず、ゆえに、より低い注入エネルギーで注入され得る。このことは、半導体層に対するイオン注入損傷を低減し得るものであり、注入の正確性及び一貫性を改善し得る。
加うるに、エピタキシャル成長させられた低濃度にドープされた半導体層を終端構造上に設けることは、デバイスの終端領域内の表面電界を低下させ得る。なおまた、終端構造の上方で成長させられる半導体層は、低濃度にドープされるのみで（又は、アンドープでさえ）あり得るので、その半導体層は、接合終端内の電荷レベルに著しくは影響を及ぼし得ない。結果として、低濃度にドープされたエピタキシャル層は、本来の場所に残されてもよく、メサ・エッチは、いくつかの実施例では省略され得る。上記で論考されたように、オーバー・エッチング又はアンダー・エッチングがメサ・エッチの間に生起するならば、終端構造が損傷されることがあり、及び／又は、終端構造内の電荷レベルが不利にもたらされることがある。メサ・エッチが省略されるならば、デバイス悪化又は故障についてのこれらの潜在的な論点が除去され得る。なおまた、低濃度にドープされたエピタキシャル層が終端構造上にとどまるとき、そのエピタキシャル層は、さらには、保護層として役立ち得る。
さらにまた、いくつかの事例では、ウェル領域内のドーピング濃度を、それらのウェル領域の水平断面に沿って変動させることが有利であることがある。上記で論考されたように、ウェル領域が、エピタキシャル成長の間にドープすることにより形成されるとき、そのような変動は、典型的には可能でない。しかしながら、ウェル領域はイオン注入により形成されるので、そのような変動は、異なる注入物マスクを伴うマルチ・ステップ注入処理を使用することにより施され得る。このことは、パワー半導体デバイスのチャネルの電気的性質の微細な修整を可能とし得るものであり、そのことは、そのパワー半導体デバイスの性能を改善し得る。本発明の実施例によるパワー半導体デバイスは、従来のデバイスより少ない処理ステップによって製作され得るものであり、ゆえに、作製するのに、より安価であり得るものであり、ゲート・トレンチに対する、より密接に離隔されたピッチを可能とし得るものであり、そのことは、阻止性能を改善し得る。
本発明のいくつかの実施例によるパワー半導体デバイスは、活性領域と、終端領域とを含む半導体層構造を有し得る。半導体層構造は、炭化ケイ素などのワイド・バンド・ギャップ半導体材料から形成され得るドリフト領域を含む。遮蔽パターンが、活性領域内のドリフト領域の上側部分内に形成され得るものであり、終端構造（例えば、ガード・リング又は接合終端拡張）が、終端領域内のドリフト領域の上側部分内に形成され得る。遮蔽パターン及び終端構造は、イオン注入により形成され得る。半導体層構造は、終端構造の上方に延在し、終端構造を少なくとも部分的に被覆する、半導体層をさらに含み得る。ゲート・トレンチが、半導体層構造の上側表面内に形成され得る。ゲート・トレンチは、半導体層を貫いて形成され得る。
本発明の追加的な実施例によるパワー半導体デバイスは、第１の導電型を有するドーパントによってドープされるワイド・バンド・ギャップ半導体材料から形成されるドリフト領域を含む半導体層構造を有し得る。ゲート・トレンチが、半導体層構造の上側表面内に形成され得る。第２の導電型を有するドーパントによってドープされる第１及び第２の遮蔽パターンが、ドリフト領域の上側部分内に形成される。第２の導電型を有するドーパントによってドープされる第１及び第２のウェル領域が、ゲート・トレンチの両側部上の、それぞれの第１及び第２の遮蔽パターンの上方に形成される。第２の導電型を有するドーパントによってドープされる終端構造が、さらには、ドリフト領域の上側部分内に形成される。ゲート・トレンチの第１の側部に直接的に近接する第１のウェル領域の部分は、半導体デバイスの第１のチャネルを備え、第１のチャネルは、第１のウェル領域の残部より低い、第２の導電型ドーパントの濃度を有する。
本発明の実施例を、今から、図２Ａ～８を参照して説明する。本明細書で開示される異なる実施例の特徴は、多くの追加的な実施例を提供するように、任意の手立てで組み合わされ得るということが察知されるであろう。
図２Ａは、本発明の実施例による、埋め込まれたエッジ終端を有するゲート・トレンチ・パワーＭＯＳＦＥＴ２００の一部分の概略平面視図であり、ソース接触部は、下の方にある半導体層をより良好に示すために省略されている。図２Ｂは、図２Ａの線２Ｂ－２Ｂに沿ってとられる、ゲート・トレンチ・パワーＭＯＳＦＥＴ２００の概略断面視図であり、ソース接触部が追加されている。図２Ａ～２Ｂで示される、及び／又は、下記で説明される、具体的な層構造、ドーピング濃度、材料、導電型、及び同類のものは、単に、具体的な実例実施例の構造を詳細に例示するための実例として提供されるということが察知されるであろう。かくして、下記で論考される具体的な詳細は、添付される特許請求の範囲で説明される本発明に対して制限的ではない。
図２Ａ～２Ｂを参照すると、パワーＭＯＳＦＥＴ２００は、活性領域２０２と、活性領域２０２を包囲する終端領域２０４とを含む。パワーＭＯＳＦＥＴ２００は、平行に配設される複数のユニット・セルを含み得る。図２Ａ～２Ｂは、単一のパワーＭＯＳＦＥＴ２００の一部分を図示するのみであるが、複数のパワーＭＯＳＦＥＴ２００が単一のウェハ上に成長させられ得るということが察知されるであろう。おおよそ２つのユニット・セル、及び、終端領域２０４の一部分が、図２Ａ～２Ｂで示される。
図２Ａ～２Ｂで示されるように、パワーＭＯＳＦＥＴ２００は、高濃度にドープされた（ｎ＋）ｎ型ワイド・バンド・ギャップ半導体基板２１０を含む。基板２１０は、単結晶４Ｈ炭化ケイ素半導体基板を備え得る。基板２１０は、ｎ型不純物によってドープされ得る（すなわち、ｎ＋炭化ケイ素基板）。不純物は、例えば、窒素、又は、リンのものを備え得る。基板２１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３から１×１０２１原子／ｃｍ３の間であり得るが、他のドーピング濃度が使用されてもよい。基板２１０は、任意の適切な厚さ（例えば、１００ミクロンから５００ミクロンの間の厚さ）であり得る。
低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域２２０が、基板２１０上に設けられる。炭化ケイ素ドリフト領域２２０は、エピタキシャル成長により炭化ケイ素基板２１０上に形成され得る。炭化ケイ素ドリフト領域２２０は、例えば、１×１０１６から５×１０１７ドーパント／ｃｍ３のドーピング濃度を有し得る。炭化ケイ素ドリフト領域２２０は、例えば３～１００ミクロンの、基板２１０の上方の垂直高さを有する厚い領域であり得る。炭化ケイ素ドリフト領域２２０の上側部分は、ｎ型炭化ケイ素電流広がり層（「ＣＳＬ」）２３０を備え得る。ｎ型炭化ケイ素電流広がり層２３０は、ｎ型炭化ケイ素ドリフト領域２２０の残部と同じ処理ステップで成長させられ得るものであり、炭化ケイ素ドリフト領域２２０の一部であるとみなされ得る。電流広がり層２３０は、より低濃度にドープされたｎ－炭化ケイ素ドリフト層２２０の残部のドーピング濃度を超過するドーピング濃度（例えば、１×１０１７から５×１０１８ドーパント／ｃｍ３のドーピング濃度）を有する、適度にドープされた電流広がり層２３０であり得る。
間をおいて離隔されたｐ型炭化ケイ素遮蔽領域２４０が、次いで、デバイス２００の活性領域２０２内のｎ型ドリフト領域２２０／電流広がり層２３０の上側表面内に形成され得る。遮蔽領域２４０は、さらには、本明細書では遮蔽パターン２４０と呼称され得る。同時に、間をおいて離隔されたｐ型炭化ケイ素ガード・リング２５０が、デバイス２００の終端領域２０４内に形成され得る。ｐ型炭化ケイ素遮蔽領域２４０及びｐ型炭化ケイ素ガード・リング２５０は、おおよそ同じ深さまで、ドリフト層２２０／電流広がり層２３０内へと延在し得る。実例実施例では、深さは約１～２ミクロンであり得るが、他の深さが使用されてもよい。例えば、０．５から３ミクロンの深さが、他の実施例で使用され得る。１．５から３ミクロンの深さが、なおも他の実施例で使用され得る。ｐ型炭化ケイ素遮蔽領域２４０及びｐ型炭化ケイ素ガード・リング２５０は、ｎ型ドリフト領域２２０／電流広がり層２３０の上側表面内へのイオン注入により形成され得る。当業者に知られているように、ｎ型又はｐ型ドーパントなどのイオンは、所望されるイオン種をイオン化し、イオンをあらかじめ決定された運動エネルギーで、イオン・ビームとして、イオン注入ターゲット・チャンバ内の半導体層の表面に向けて加速することにより、半導体層又は領域内に注入され得る。あらかじめ決定された運動エネルギーに基づいて、所望されるイオン種が、所定の深さまで、半導体層内へと貫入し得る。
ガード・リング２５０は、活性領域２０２を包囲するために、終端領域２０４内に形成される。ガード・リング２５０は、それらが炭化ケイ素層２６０（下記で説明される）の真下にあるので、図２Ａでは可視でないが、ガード・リング２５０の位置は、２５０で標示される、ドットで描いた矩形により図２Ａで示される。図２Ａ～２ＢはＭＯＳＦＥＴ２００の一部分を図示するのみであるので、ガード・リング２５０の一部分のみが図２Ａで示されるということが察知されるであろう。完全な形のＭＯＳＦＥＴ２００では、ガード・リング２５０は、平面視図で観視されるときに、活性領域２０２を囲繞する、同心の丸み付けされた矩形を構成し得る。ガード・リング２５０は、エッジ終端構造を備え得る。パワーＭＯＳＦＥＴ２００などのパワー半導体デバイスが阻止状態で動作させられるとき、漏れ電流が、電圧が増大される際に、活性領域のエッジで流れ始めることがある。漏れ電流は、これらのエッジ領域内で流れる傾向にあり、なぜならば、デバイスのエッジでの電界集中効果が、これらの領域内の増大される電界を結果的に生じさせることがあるからである。デバイス上の電圧が、降伏電圧を過ぎて重大なレベルに増大されるならば、増大する電界が、半導体デバイスの中の電荷キャリアの逃走発生を結果的に生じさせ、アバランシェ降伏につながることがある。アバランシェ降伏が生起するとき、電流は、急激に増大し、制御不能になり得るものであり、アバランシェ降伏事象は、半導体デバイスを損傷又は破壊することがある。
この電界集中（及び、結果的に生じる増大された漏れ電流）を低減するために、パワーＭＯＳＦＥＴ２００の活性領域２０２の一部又はすべてを包囲する、ガード・リング２５０などのエッジ終端構造が設けられ得る。これらのエッジ終端構造は、より大である区域にわたって電界を広げ、そのことにより、電界集中を低減するように設計され得る。ガード・リングは、１つの知られているタイプのエッジ終端構造である。図２Ａ～２Ｂで示されるように、ガード・リング２５０は、間をおいて離隔されたｐ型トレンチを備え得る。図２Ａ及び２Ｂは、４つのガード・リング２５０をエッジ終端構造として使用するパワーＭＯＳＦＥＴ２００を例示するが、異なる数のガード・リング２５０が使用され得るということ、及び、他のエッジ終端構造が使用され得るということが察知されるであろう。例えば、他の実施例では、ガード・リング２５０は、接合終端拡張によって置換され得る。エッジ終端構造は、いくつかの実施例では省略され得るということがさらには察知されるであろう。
低濃度にドープされたｎ型又はｐ型（又は、アンドープの）炭化ケイ素層２６０が、ｎ型ドリフト領域２２０／電流広がり層２３０の上側表面上に、並びに、ｐ型炭化ケイ素遮蔽領域２４０及びｐ型炭化ケイ素ガード・リング２５０上に設けられる。炭化ケイ素層２６０は、エピタキシャル成長により形成され得る。いくつかの実施例では、炭化ケイ素層２６０は、例えば１×１０１６／ｃｍ３未満のドーピング濃度を有し得る。他の実施例では、炭化ケイ素層２６０は、１×１０１５／ｃｍ３未満のドーピング濃度を有し得る。ｐウェル２７０が、ｐ型炭化ケイ素遮蔽領域２４０の上方の、低濃度にドープされたｎ型又はｐ型（又は、アンドープの）炭化ケイ素層２６０内に形成され得る。ｐウェル２７０は、低濃度にドープされたｎ型又はｐ型（又は、アンドープの）炭化ケイ素層２６０内に形成される、適度にドープされたｐ型炭化ケイ素領域を備え得る。ｐウェル２７０は、例えば５×１０１６／ｃｍ３から５×１０１７／ｃｍ３の間のドーピング濃度を有し得る。いくつかの実施例では、ｐウェル２７０は、イオン注入により形成され得る。各々のｐウェルの上側部分２７２は、ｐ型ドーパントによって、より高濃度にドープされ得る。各々のｐウェル２７０の上側部分２７２は、例えば２×１０１７／ｃｍ３から１×１０２０／ｃｍ３の間のドーピング濃度を有し得る。各々のｐウェル２７０の、より高濃度にドープされた部分２７２（ｐウェル２７０の残部と同じ導電型、及び、下記で論考されるソース領域２７４の導電型の反対の導電性を有する）は、低濃度にドープされた炭化ケイ素層２６０の上側表面へと延在し得る。図２Ｂで示されるように、いくつかの実施例では、ｐウェル２７０の、より高濃度にドープされた部分２７２は、下向きに延在して、ｐ型炭化ケイ素遮蔽領域２４０と接触し得る。ｐウェル２７０の、より高濃度にドープされた部分２７２は、ソース接触部２９０（下記で説明される）とｐ型遮蔽領域２４０との間の良好な電気的接続を提供し得る。ｐウェル２７０（その、より高濃度にドープされた上側部分２７２を含む）は、イオン注入により形成され得る。ｎ型炭化ケイ素基板２１０、ｎ型炭化ケイ素ドリフト領域２２０／電流広がり層２３０、ｐ型炭化ケイ素遮蔽領域２４０、ｐ型炭化ケイ素ガード・リング２５０、低濃度にドープされた炭化ケイ素層２６０、及びｐウェル２７０（下記で論考される、それらのｐウェル２７０内に形成される領域２７２、２７４を含む）は、一体で、半導体デバイス２００の半導体層構造を構成し得る。
ゲート・トレンチ２８０が、炭化ケイ素層２６０内に（又は、ｐウェルが、活性領域２０２の全体を通してブランケット注入ステップにより形成されるならば、ｐウェル２７０内に）形成される。ゲート・トレンチ２８０は、さらには、ｎ型ドリフト領域２２０／電流広がり層２３０の上側表面内へと延在し得る。ゲート・トレンチ２８０は、図２Ｂで示されるように、いくつかの実施例では、Ｕの形状をした断面を有し得る。Ｕの形状をした断面を伴って設けられるゲート・トレンチ２８０の下部エッジの丸み付けは、ゲート・トレンチ２８０の下部隅部での電界を低減する一助となり得る。丸み付けされた隅部は、いくつかの実施例では省略され得る。酸化ケイ素層などのゲート絶縁層２８２が、各々のゲート・トレンチ２８０の下部表面及び側壁上に形成される。ゲート電極２８４が、各々のゲート絶縁層２８２上に形成される。各々のゲート電極２８４は、そのそれぞれのゲート・トレンチ２８０の残部を充塞し得る。ゲート電極２８４は、例えば、半導体ゲート電極又は金属ゲート電極を備え得る。ゲート・トレンチ２８０の向き、サイズ、及び形状は、オン状態でのチャネル抵抗と、オフ状態での電圧阻止性能との間の、所望される均衡を提供するように選択され得る。
高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域２７４が、ｐウェル２７０の上側部分内に形成され得る。ｎ型ソース領域２７４は、イオン注入により形成され得る。各々のｎ型ソース領域２７４は、ｐウェルの、より高濃度にドープされた部分２７２のうちのそれぞれの１つに直接的に近接し、接触していることがある。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素領域２７４は、ユニット・セルに含まれる個々のトランジスタに対するソース領域として働く。ドリフト領域２２０／電流広がり層２３０、及び基板２１０は、一体で、パワーＭＯＳＦＥＴ２００に対する共通ドレイン領域として働く。
ソース接触部２９０が、ｐウェルの、高濃度にドープされたｎ型ソース領域２７４、及び、より高濃度にドープされた部分２７２上に形成され得る。ソース接触部２９０は、すべて、単一のソース接触部を形成するために、電気的に接続され得る。ソース接触部２９０は、例えば、ニッケル、チタン、タングステン、若しくはアルミニウムなどの金属、又は、これら若しくは同様の材料の、合金若しくは薄層積重体を備え得る。ドレイン接触部２９２が、基板２１０の下側表面上に形成され得る。ドレイン接触部２９２は、例えば、ソース接触部と同様の材料を備え得るものであり、なぜならば、これは、炭化ケイ素基板に対するオーミック接触部を形成するからである。ゲート接触部（示されない）が、各々のゲート電極２７４に電気的に接続され得る。
垂直チャネル領域２７６が、ゲート絶縁層２８２に近接して、ｐウェル２７０内に形成される。電流は、図２Ｂで矢印により示されるように、電圧がゲート電極２８４に付与されるとき、ｎ型ソース領域２７４からチャネル領域２７６を通ってドリフト領域２２０／電流広がり層２３０へと流れ得る。
終端領域２０４内にある、低濃度にドープされた炭化ケイ素層２６０の部分は、注入されないことがある。実例実施例では、終端領域２０４内の低濃度にドープされた炭化ケイ素層２６０のドーピング濃度は、１×１０１５／ｃｍ３から１×１０１６／ｃｍ３の間であり得る。他の実施例では、終端領域２０４内の低濃度にドープされた炭化ケイ素層２６０のドーピング濃度は、１×１０１５／ｃｍ３未満であり得る。終端領域２０４内にある、低濃度にドープされた炭化ケイ素層２６０の部分は、ガード・リング２５０の上方であり得るものであり、ガード・リング２５０を保護し得る。
ｐ型炭化ケイ素遮蔽領域２４０は、ゲート・トレンチ２８０に近く延在し得る。ドリフト領域２２０／電流広がり層２３０の小さいセクションが、ゲート・トレンチ２８０と、近接するｐ型炭化ケイ素遮蔽領域２４０との間にあり得る。これらの小さいセクションは、それぞれのチャネル２７６を通って流れる電流のためのドレイン接触部２９２への電流経路として役立つ。ｐ型炭化ケイ素遮蔽領域２４０は、デバイスが逆阻止状態で動作させられるときにドリフト領域２２０内で形を成す電界が、チャネル領域２７６に向けて上向きに延在する度合を低減する一助となり得る。電界は、高すぎるならば、ゲート絶縁層２８２の下側部分を経時的に悪化させることがあり、そのことが、ついにはデバイス故障を結果的に生じさせることがある。
ｐウェル２７０、及び、低濃度にドープされた炭化ケイ素層２６０は、図２Ａ～２Ｂの実施例では、垂直方向での同じ厚さを有する。このことは、実情であることを必要としない。他の実施例では、低濃度にドープされた炭化ケイ素層２６０は、ｐウェル２７０より厚いことがある。なおも他の実施例では、低濃度にドープされた炭化ケイ素層２６０は、ｐウェル２７０より薄いことがある。終端領域２０４内の低濃度にドープされた炭化ケイ素層２６０の上側表面は、いくつかの実施例では、それぞれのｐウェル２７０の上側表面と同一面であり得る。
図２Ｃは、ｐウェル２７０の下側部分を貫いてとられる、パワーＭＯＳＦＥＴ２００を貫く水平断面（すなわち、基板２１０の下部表面に平行にとられる断面）である。図２Ｃで示されるように、ｐウェル２７０は、低濃度にドープされた炭化ケイ素層２６０内へのｐ型ドーパントのブランケット注入処理を実行することにより形成され得る。ｐウェル２７０は、実例実施例では、ゲート・トレンチ２８０より前に形成され得るものであり、そのため、ゲート・トレンチ２８０は、注入された層を複数のｐウェル２７０に分割するために、ブランケット注入処理が実行される後に、炭化ケイ素層２６０を貫いてエッチングされ得る。図２Ｃで確認され得るように、ｐウェル２７０を形成するブランケット注入物は、ＭＯＳＦＥＴ２００の終端領域２０４内へと延在しない。
図２Ａ～２Ｃを参照すると、高濃度にドープされた遮蔽領域２４０、ｐウェル２７０の高濃度にドープされた部分２７２、ソース領域２７４、垂直チャネル２７６、ゲート・トレンチ２８０、ゲート絶縁層２８２、及びゲート電極２８４は、すべて、同じ方向で、平行なストライプで延在し得るということが確認され得る。上記で触れられたように、ｐウェル２７０は、活性領域２０２の全体を通してブランケット注入処理により形成され得る。
パワーＭＯＳＦＥＴ２００は、従来のパワーＭＯＳＦＥＴ設計に勝るいろいろな利点を呈し得る。第１に、上記で説明されたように、低濃度にドープされたエピタキシャル層２６０は、完成されたデバイス内の本来の場所に残されてもよい。そのようなものとして、そのエピタキシャル層２６０は、ガード・リング２５０などの終端構造を保護することに役立ち得るものであり、さらには、デバイスの終端領域２０４内の表面電界を低下させ得る。第２に、メサ・エッチに対する必要性が消失させられ得るので、終端構造２５０の性能に不利に影響を及ぼすことがある、終端領域２０４内のオーバー・エッチング又はアンダー・エッチングが回避され得る。第３に、ｐウェル２７０はイオン注入によって形成されるので、ドーピング・レベルは、所望されるドーピング・レベルに、ｐウェル２７０がエピタキシャル成長プロセスによって形成されるときに可能であるより近く維持され得る。第４に、深いトレンチ遮蔽領域２４０、及び終端構造２５０が、ｐウェル２７０の形成より前に形成されるので、イオンは、デバイス構造内へと深くというほど注入されることを必要とせず、ゆえに、より低い注入エネルギーで注入され得るものであり、そのことは、イオン注入損傷を低減し、並びに／又は、注入の正確性及び一貫性を改善し得る。第５に、ｐウェル２７０はイオン注入によって形成されるので、ｐウェル２７０内のドーピング濃度は、それらのｐウェル２７０の水平断面に沿って変動させられ得る。このことは、パワー半導体デバイスのチャネルの電気的性質の微細な修整を可能とし得るものであり、そのことは、そのパワー半導体デバイスの性能を改善し得る。第６に、本発明の実施例によるパワー半導体デバイスは、従来のデバイスより少ない処理ステップによって製作され得るものであり、ゆえに、作製するのに、より安価であり得るものであり、ゲート・トレンチに対する、より密接に離隔されたピッチを可能とし得るものであり、そのことは、阻止性能を改善し得る。
図３Ａは、不均一にドープされたウェル領域を含む、本発明のさらなる実施例によるゲート・トレンチ・パワーＭＯＳＦＥＴ３００の概略断面線図である。パワーＭＯＳＦＥＴ３００は、図２Ａ～２Ｂを参照して上記で論考されたパワーＭＯＳＦＥＴ２００と同様であるので、パワーＭＯＳＦＥＴ３００の同類の要素は、同じ参照番号を使用して番号付けされ、それらの要素はすでに上記で説明されたので、下記ではさらに論考されないことになる。後に続く論考は、パワーＭＯＳＦＥＴ３００とパワーＭＯＳＦＥＴ２００との間の違いに着目することになる。
図３Ａで示されるように、パワーＭＯＳＦＥＴ３００は、図２Ａ～２ＢのパワーＭＯＳＦＥＴ２００の対応する要素とは異なる、低濃度にドープされた炭化ケイ素層３６０と、ｐウェル３７０とを含む。特に、パワーＭＯＳＦＥＴ３００では、低濃度にドープされた炭化ケイ素層３６０は、低濃度にドープされたｐ型炭化ケイ素層３６０として形成される。低濃度にドープされたｐ型炭化ケイ素層３６０は、エピタキシャル成長によって形成され得るものであり、成長の間にドープされ得る。低濃度にドープされたｐ型炭化ケイ素層３６０内に形成されるｐウェル３７０は、パワーＭＯＳＦＥＴ２００のｐウェル２７０と比較して、異なる形状を有し得る。特に、ｐウェル３７０は、ゲート・トレンチ２８０までずっと延在するのではなく、代わりに、各々のｐウェル３７０は、低濃度にドープされたｐ型炭化ケイ素層３６０のそれぞれの部分３６２により、ゲート絶縁層２８２から間をおいて離隔される。低濃度にドープされたｐ型炭化ケイ素層３６０の部分３６２は、パワーＭＯＳＦＥＴ３００のチャネル３７６を備え得る。かくして、各々のチャネル３７６は、ｐウェル３７０のうちの１つと、ゲート・トレンチ２８０のうちの１つとの間にあり得る。低濃度にドープされた炭化ケイ素層３６０はｐ型炭化ケイ素層であるので、チャネル３７６はｐ型チャネルであるということが留意されるべきである。チャネル３７６は、しかしながら、ｐウェル３７０より低濃度にドープされ得るものであり、ゆえに、ｐウェル３７０とは異なるとみなされる。
ｐウェル３７０は、ｐ型イオンを、低濃度にドープされたｐ型炭化ケイ素層３６０の部分３６２内へと注入しない、低濃度にドープされたｐ型炭化ケイ素層３６０内への選択的イオン注入により形成され得る。各々のｐウェル３７０は、それでもなお、上向きに延在して、ソース接触部２９０のうちのそれぞれの１つと接触し得る、そのｐウェル３７０の中央での、より高濃度にドープされた部分３７２を含み得る。
ゲート・トレンチ２８２から間をおいて離隔される、低濃度にドープされたｐ型炭化ケイ素層３６０の領域内のｐウェル３７０を形成することのみにより、より良好な性質を有するチャネル３７６を達成することが可能であり得る。特に、ｐウェル３７０は、チャネル３７６がｐウェル３７０内に形成されないので、パワーＭＯＳＦＥＴ２００のｐウェル２７０より高くドープされ得る。ｐウェル３７０内の、より高いｐ型ドーパント濃度は、高電界がドリフト領域２２０及び電流広がり層２３０内に形成されるときの障壁低下を低減することにより、阻止状態でのパワーＭＯＳＦＥＴ３００の電界阻止性質を改善し得る。チャネル３７６内の、より低いドーピングは、パワーＭＯＳＦＥＴ３００のオン状態抵抗を低下させる、チャネル３７６内の高い電子移動度を維持する一助となる。ｐウェル３７０は、エピタキシャル成長（上記で論考されているパワーＭＯＳＦＥＴ１００での実情であるが）と対比されるものとしてのイオン注入により形成されるので、より低くドープされたチャネル３７６が、製作プロセスの間に容易に形成され得る。
図３ＡのパワーＭＯＳＦＥＴ３００では、ｐウェル３７０は、線図内へと延在する棒形状を有する。よって、ｐウェル３７０を貫いてとられるパワーＭＯＳＦＥＴ３００の水平断面では（すなわち、基板２１０の上側表面と平行な平面でとられる断面では）、ｐウェル３７０は、互いに平行に、及び、ゲート・トレンチ２８０に平行に延在する、一連の、間をおいて離隔されるストライプとして現れることになる。このことは図３Ｂで示されており、その図３Ｂは、ｐウェル３７０の下側部分を貫いてとられる、パワーＭＯＳＦＥＴ３００を貫く水平断面である。
しかしながら、図３Ａ～３ＢのパワーＭＯＳＦＥＴ３００のｐウェル３７０は、多種多様の異なる形状を有するｐウェルによって置換され得るということが察知されるであろう。例えば、図４Ａは、パワーＭＯＳＦＥＴ３００のわずかに修正されたバージョンであるパワーＭＯＳＦＥＴ４００Ａを例示する。上記で触れられたように、パワーＭＯＳＦＥＴ３００は、ゲート・トレンチ３８０に平行に延在するストライプで形成されるｐウェル３７０を有する。パワーＭＯＳＦＥＴ４００Ａは、ゲート・トレンチ２８０の垂線方向に延在するストライプで形成されるｐウェル４７０Ａを有する。ｐウェル４７０Ａストライプの間の間隙は、デバイスのオン状態抵抗を低下させる一助となり得る、チャネル移動度を増大することの一助となり、一方で、それでもなお、オフ状態での高電界を阻止するように、最適な量の低くドープされた炭化ケイ素をチャネル領域内に残すように調整され得る。図４Ｂは、正方形ドットとして形成されるｐウェル４７０Ｂを有する、パワーＭＯＳＦＥＴ３００の別のわずかに修正されたバージョンであるパワーＭＯＳＦＥＴ４００Ｂを例示する。他の形状をした「ドット」が使用されてもよい。ｐウェル・ドット４７０Ｂのうちの近接するものの間の間隙、及び、ｐウェル・ドット４７０Ｂとゲート・トレンチ２８０との間の間隙は、デバイスのオン状態抵抗を低下させる一助となり得る、チャネル移動度を増大することの一助となり、一方で、それでもなお、オフ状態での高電界を阻止するように、所望される、又は最適な量の低くドープされた炭化ケイ素を残すように調整され得る。これらの代替的な幾何学的配置設計は、デバイスの特性オン抵抗を低下させる、ＭＯＳチャネルの、より大であるパッキング密度を可能とする。かくして、デバイスは、所与の抵抗仕様に対して、より小さく作製され得るものであり、又は、より多くの電流が、所与の区域を伴うデバイスを通って流れ得る。
本明細書で開示されるＭＯＳＦＥＴ設計のすべては、図２Ａ～４Ｂで図示されるＭＯＳＦＥＴに含まれる単純なストライプ模様のゲート・トレンチ配置設計に代えて、より複雑なゲート・トレンチ配置設計を有するＭＯＳＦＥＴに適用され得る。例えば、ストライプ模様のゲート・トレンチ設計を、スクリーン・パターンを形成するゲート・トレンチの十字模様のアレイによって置換するＭＯＳＦＥＴが、さらには、本発明のさらなる実施例によって提供され得る。同じように、他の実施例では、ゲート・トレンチは、六角形のトレンチ・パターンを形成するために（平面視図で観視されるときに）六角形に向きを設定されたストライプで配設され得るものであり、本発明の実施例による技法が、チャネル領域の付近に、注入されたｐウェル、及び、低くドープされた領域を形成するために適用され得る。
図５は、各々のゲート・トレンチの直接的に下の方に遮蔽物を含む、本発明のなおもさらなる実施例によるゲート・トレンチ・パワーＭＯＳＦＥＴ５００の概略断面線図である。パワーＭＯＳＦＥＴ５００は、図２Ａ～２Ｃを参照して上記で論考されたパワーＭＯＳＦＥＴ２００と同様であるので、パワーＭＯＳＦＥＴ５００の同類の要素は、同じ参照番号を使用して番号付けされ、それらの要素はすでに上記で説明されたので、下記ではさらに論考されないことになる。後に続く論考は、パワーＭＯＳＦＥＴ５００とパワーＭＯＳＦＥＴ２００との間の違いに着目することになる。
図５で示されるように、パワーＭＯＳＦＥＴ５００は、パワーＭＯＳＦＥＴ５００がゲート・トレンチ２８０の各々の真下にｐ型炭化ケイ素遮蔽領域５４２を含むということを除いて、パワーＭＯＳＦＥＴ２００と同一であり得る。ｐ型炭化ケイ素遮蔽領域５４２は、ゲート絶縁層２８２を逆阻止動作の間の高電界からさらに遮蔽し得る。ｐ型炭化ケイ素遮蔽領域５４２は、ｐ型遮蔽領域２４０に電気的に接続され得る。これらの電気的接続は、図５で示されないが、例えばドリフト領域２２０の中の埋め込まれた接続として実装され得る。
図６Ａは、本発明の実施例による、ｎチャネル炭化ケイ素パワーＩＧＢＴ６００の単純化された回路線図である。図６Ｂは、図６ＡのＩＧＢＴ６００の概略断面線図である。
図６Ａで示されるように、ＩＧＢＴ６００は、ベースと、エミッタと、コレクタとを有するｐ－ｎ－ｐ炭化ケイ素パワーＢＪＴ６０７を含む。ＩＧＢＴ６００は、ゲートと、ソースと、ドレインとを有する炭化ケイ素ＭＯＳＦＥＴ６０９をさらに含む。炭化ケイ素ＭＯＳＦＥＴ６０９のソースは、炭化ケイ素パワーＢＪＴ６０７のベースに電気的に接続され、炭化ケイ素ＭＯＳＦＥＴ６０９のドレインは、炭化ケイ素パワーＢＪＴ６０７のコレクタに電気的に接続される。約束事により、ＢＪＴ６０７のコレクタは、ＩＧＢＴ６００のエミッタ６０３であり、ＢＪＴ６０７のエミッタは、ＩＧＢＴ６００のコレクタ６０５であり、ＭＯＳＦＥＴ６０９のゲート６８４は、ＩＧＢＴ６００のゲート６０１である。
ＩＧＢＴ６００は、後に続くように動作し得る。外部駆動回路が、ゲート・バイアス電圧をＭＯＳＦＥＴ６０９に付与するために、ＩＧＢＴ６００のゲート６０１に接続される。この外部駆動回路が、ＭＯＳＦＥＴ６０９のしきい値電圧より大である、ＩＧＢＴ６００のゲート６０１への電圧を付与するとき、ＩＧＢＴ６００のｎ＋エミッタ６０３をＢＪＴ６０７のベースに電気的に接続するチャネル６７６として働く反転層が、ゲート６０１のそばにある半導体層内に形成される。ＩＧＢＴ６００のゲート６０１は、ＭＯＳＦＥＴ６０９のゲート６８４であるということに留意されたい。電子が、ｎ＋エミッタ領域６０３から、チャネル６７６を通って、ＢＪＴ６０７のベース内へと注ぎ込まれる。この電子電流は、ＢＪＴ６０７を駆動するベース電流として働く。この電子電流に応答して、正孔が、ＩＧＢＴ６００のコレクタ６０５から、ＢＪＴ６０７のベースをわたって、ＩＧＢＴ６００のエミッタ６０３へと注ぎ込まれる。かくして、炭化ケイ素ＭＯＳＦＥＴ６０９は、炭化ケイ素パワーＢＪＴ６０７を電流駆動のデバイスから電圧駆動のデバイスに変換し、そのことは、単純化された外部駆動回路を可能とし得る。炭化ケイ素ＭＯＳＦＥＴ６０９は、ドライバ・トランジスタとして働き、炭化ケイ素パワーＢＪＴ６０７は、ＩＧＢＴ６００の出力トランジスタとして働く。
図６Ｂは、パワーＩＧＢＴ６００の１対のユニット・セルと、そのエッジ終端領域とを例示する、図６ＡのＩＧＢＴ６００の一部分の概略断面線図である。パワーＩＧＢＴ６００を形成するために、典型的には、大きい数のユニット・セルが平行に実装されるということが察知されるであろう。
図６Ｂで示されるように、ＩＧＢＴ６００は、例えば、高濃度にドープされたｐ型炭化ケイ素層６１０上に形成され得る。ｐ型層６１０は、例えば、炭化ケイ素基板上にエピタキシャル成長させられ得るものであり、基板は、その後除去され得る。ｐ＋層６１０は、ＩＧＢＴ６００のコレクタ６０５として（及び、ゆえに、さらには、ＢＪＴ６０７のエミッタとして）働く。低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト層６２０が、ｐ型層６１０上に設けられる。適度にドープされたｎ型炭化ケイ素電流広がり層６３０が、ドリフト領域６２０の上側部分内に設けられる。ｎ型炭化ケイ素層６２０、６３０は、ＢＪＴ６０７のベースとして、及び、ＭＯＳＦＥＴ６０９のソース領域として働く。ｎ型炭化ケイ素層６２０、６３０は、エピタキシャル成長によって形成され得る。
高濃度にドープされたｐ型炭化ケイ素遮蔽領域６４０が、デバイス６００の活性領域６０２内のｎ型電流広がり層６３０の上側表面内に形成される。間をおいて離隔されたｐ型炭化ケイ素ガード・リング６５０が、さらには、デバイス６００の終端領域６０４内に形成され得る。ｐ型炭化ケイ素遮蔽領域６４０及びｐ型炭化ケイ素ガード・リング６５０は、おおよそ同じ深さまで、電流広がり層６３０内へと延在し得るものであり、ｎ型電流広がり層６３０の上側表面内へのイオン注入により形成され得る。ガード・リング６５０は、他の実施例では、他の終端構造によって置換され得る。
低濃度にドープされたｎ型又はｐ型（又は、アンドープの）炭化ケイ素層６６０が、ｎ型電流広がり層６３０の上側表面上に、並びに、ｐ型炭化ケイ素遮蔽領域６４０及びｐ型炭化ケイ素ガード・リング６５０上に設けられる。炭化ケイ素層６６０は、エピタキシャル成長により形成され得る。ｐウェル６７０が、ｐ型炭化ケイ素遮蔽領域６４０の上方の、低濃度にドープされたｎ型又はｐ型（又は、アンドープの）炭化ケイ素層６６０内に形成され得る。ｐウェル６７０は、炭化ケイ素層６６０内に形成される、適度にドープされたｐ型炭化ケイ素領域を備え得る。いくつかの実施例では、ｐウェル６７０は、イオン注入により形成され得る。各々のｐウェル６７０の上側部分は、高濃度にドープされたｐ＋炭化ケイ素エミッタ領域６７２（さらには、ＢＪＴ６０７のコレクタとして働く）を形成するために、ｐ型ドーパントによって、より高濃度にドープされ得る。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ドレイン領域６７４が、それぞれの高濃度にドープされたｐ型炭化ケイ素エミッタ領域６７２に近接して、ｐウェル６７０の上側部分内に形成され得る。各々のｎ型ドレイン領域６７４は、より高濃度にドープされたｐ型炭化ケイ素エミッタ領域６７２のうちのそれぞれの１つに直接的に近接し、接触していることがある。
このｎ＋炭化ケイ素ドレイン領域６７４は、ＩＧＢＴ６００に対する共通ドレインとして働く。オーミック接触部６９０が、ｐ＋炭化ケイ素エミッタ領域６７２及びｎ＋炭化ケイ素ドレイン領域６７４と接触するように形成され、オーミック接触部６９２が、ｐ＋炭化ケイ素層６１０の背面側部上に形成される。
ゲート・トレンチ６８０が、炭化ケイ素層６６０内に形成される。ゲート・トレンチ６８０は、さらには、ｎ型電流広がり層６３０の上側表面内へと延在し得る。ゲート・トレンチ６８０は、Ｕの形状をした断面を有し得る。酸化ケイ素層などのゲート絶縁層６８２が、各々のゲート・トレンチ６８０の下部表面及び側壁上に形成される。ＩＧＢＴ６００のゲート６０１として働くゲート電極６８４が、それぞれのゲート・トレンチ６８０を充塞するように、各々のゲート絶縁層６８２上に形成される。ゲート電極６８４は、例えば、半導体ゲート電極又は金属ゲート電極を備え得る。ゲート接触部（示されない）が、各々のゲート電極６８４に電気的に接続され得る。
ｐウェル６７０は、ゲート・トレンチ６８０までずっと延在し得るものではなく、代わりに、各々のｐウェル６７０は、低濃度にドープされたｐ型炭化ケイ素層６６０のそれぞれの部分６６２により、ゲート絶縁層６８２から間をおいて離隔されることがある。低濃度にドープされたｐ型炭化ケイ素層６６０の部分６６２は、パワーＩＧＢＴ６００のＭＯＳＦＥＴ６０９の垂直チャネル６７６を備え得る。各々のチャネル６７６は、ｐウェル６７０のうちの１つと、ゲート・トレンチ６８０のうちの１つとの間にあり得る。チャネル６７６は、低濃度にドープされた炭化ケイ素層６６０をｐ型炭化ケイ素層として成長させることにより、ｐ型チャネルであるように作製され得る。チャネル６７６は、しかしながら、ｐウェル６７０より低濃度にドープされ得る。
ＭＯＳＦＥＴ６０９の垂直チャネル領域６７６は、ｎ＋ドレイン領域６７４とｎ型電流広がり層６３０との間の、ゲート絶縁層６８２に近接するｐウェル６７０内に形成される。
終端領域６０４内にある、低濃度にドープされた炭化ケイ素層６６０の部分は、注入されないことがある。実例実施例では、終端領域６０４内の低濃度にドープされた炭化ケイ素層６６０のドーピング濃度は、１×１０１５／ｃｍ３から１×１０１６／ｃｍ３の間であり得る。別の実施例では、終端領域６０４内の低濃度にドープされた炭化ケイ素層６６０のドーピング濃度は、１×１０１５／ｃｍ３未満であり得る。
ＩＧＢＴ６００の動作を、今から論考する。ＭＯＳＦＥＴ６０９のしきい値電圧を超過するバイアス電圧がゲート６０１に付与されるとき、電子電流が、図６Ｂで実線の肉太の矢印により指示されるように、ＭＯＳＦＥＴ６０９のチャネル６７６をわたって、ＢＪＴ６０７のベース内へと流れる。このベース電流に応答して、正孔電流（図６Ｂで破線の矢印により示される）が、ＩＧＢＴ６００の高濃度にドープされたｐ型エミッタ領域６７２から、ｐウェル６７０を通って、ＩＧＢＴ６００のコレクタ６０５へと流れる。
図７Ａ～７Ｇは、図２Ａ～２Ｃのゲート・トレンチ・パワーＭＯＳＦＥＴ２００を製作する方法を例示する概略断面線図である。最初に図７Ａを参照すると、パワーＭＯＳＦＥＴの活性領域２０２に対応することになる第１の部分と、活性領域２０２を包囲する終端領域２０４に対応することになる第２の部分とを含む、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板２１０が設けられる。低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域２２０が、エピタキシャル成長によって基板２１０上に形成される。ｎ－炭化ケイ素ドリフト層２２０の上側部分を構成する、ｎ型炭化ケイ素電流広がり層２３０が形成される。
図７Ｂを参照すると、イオン注入が、活性領域２０２内の、複数の、間をおいて離隔されたｐ型炭化ケイ素遮蔽領域２４０と、終端領域２０４内の、複数のｐ型炭化ケイ素ガード・リング２５０とを形成するために使用され得る。ｐ型炭化ケイ素遮蔽領域２４０及びｐ型炭化ケイ素ガード・リング２５０は、デバイス２００のｎ型電流広がり層２３０の上側表面内に形成され得るものであり、おおよそ同じ深さまで延在し得る。
図７Ｃを参照すると、低濃度にドープされたｎ型炭化ケイ素層２６０が、ｎ型電流広がり層２３０の上側表面上に、ｐ型炭化ケイ素遮蔽領域２４０上に、及び、ｐ型炭化ケイ素ガード・リング２５０上に形成される。炭化ケイ素層２６０は、エピタキシャル成長により形成され得る。
図７Ｄを参照すると、活性領域２０２内にある、炭化ケイ素層２６０の部分は、イオン注入によってｐ型炭化ケイ素領域へと変換される。ゲート・トレンチ２８０が、次いで、ｐ型炭化ケイ素領域内に、標準的なフォトリソグラフィ及びエッチング技法を使用して形成される。ゲート・トレンチ２８０の形成は、ｐ型炭化ケイ素領域を、複数のｐウェル２７０へと変換する。ゲート・トレンチ２８０は、ｎ型電流広がり層２３０の上側表面内へと延在し、いくつかの実施例では、Ｕの形状をした断面を有し得る。
図７Ｅを参照すると、酸化ケイ素層などのゲート絶縁層２８２が、各々のゲート・トレンチ２８０の下部表面及び側壁上に形成される。ゲート電極２８４が、各々のゲート絶縁層２８２上に形成される。各々のゲート電極２８４は、そのそれぞれのゲート・トレンチ２８０の残部を充塞し得る。
図７Ｆを参照すると、別のイオン注入ステップが、次いで、各々のｐウェルの部分２７２を、ｐ型ドーパントによって、より高濃度にドープするために実行され得る。別のイオン注入ステップが、次いで、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域２７４を、ｐウェル２７０の上側部分内に形成するために実行される。いくつかの実施例では、領域２７２、２７４を形成するために使用されるイオン注入ステップの１つ又は両方は、ゲート・トレンチ２８０、ゲート絶縁層２８２、及び／又は、ゲート電極２８４の形成より前に実行され得る。
図７Ｇを参照すると、ソース接触部２９０が、ｐウェルの、高濃度にドープされたｎ型ソース領域２７４、及び、より高濃度にドープされた部分２７２上に形成される。ドレイン接触部２９２が、基板２１０の下側表面上に形成される。垂直チャネル領域２７６が、ゲート絶縁層２８２に近接して、ｐウェル２７０内に設けられる。
図８は、本発明の実施例による、埋め込まれたエッジ終端を有するゲート・トレンチ・パワー半導体デバイスを製作する方法を例示するフロー・チャートである。図７Ａ及び８で示されるように、動作は、半導体基板上のワイド・バンド・ギャップ半導体ドリフト領域のエピタキシャル成長によって始まり得る（ブロック７００）。ドリフト領域及び半導体基板は、各々、第１の導電型を有するドーパントによってドープされる。ドリフト領域の上側部分は、電流広がり層をドリフト領域の上側部分内に設けるために、第１の導電型ドーパントによって、より高くドープされ得る。図７Ｂ及び８を参照すると、第２の導電型ドーパントが、次に、終端構造を半導体デバイスの終端領域内に形成するために、及び、遮蔽パターンを半導体デバイスの活性領域内に形成するために、ドリフト領域の上側表面（電流広がり層であり得る）内へと注入され得る（ブロック７１０）。第２の導電型は、第１の導電型の反対である。
図７Ｃ及び８を参照すると、低濃度にドープされた半導体層（いくつかの実施例では、アンドープであり得る）が、次いで、ドリフト領域の上側表面上にエピタキシャル成長させられ得る（ブロック７２０）。いくつかの実施例では、この半導体層は、成長させられた際に１×１０１６／ｃｍ３未満のドーパント濃度を、又は、他の実施例では、１×１０１５／ｃｍ３未満の濃度を有し得る。
図７Ｄ及び８を参照すると、第２の導電型ドーパントが、デバイスの活性領域内にある、エピタキシャル成長させられた半導体層の部分内へと注入され得る（ブロック７３０）。いくつかの実施例では、活性領域内にある、半導体層の部分全体が注入され得るものであり、一方で、他の実施例では、活性領域内への選択的注入処理が、代わりに使用され得る。次いで、ゲート・トレンチが、活性領域内の注入された半導体層内に形成され得る（ブロック７４０）。ゲート・トレンチは、標準的なフォトリソグラフィ及びエッチング技法を使用して形成され得る。これらのゲート・トレンチは、ドリフト領域の上側表面内へと延在し得るものであり、いくつかの実施例では、丸み付けされた下部隅部を有し得る。ゲート・トレンチの形成は、複数の第２の導電型ウェルを、ドリフト領域の上方の活性領域内に画定するように働く。
図７Ｅ及び８を参照すると、ゲート絶縁層及びゲート電極が、各々のゲート・トレンチ内に順次形成され得る（ブロック７５０）。図７Ｆ及び８を参照すると、１つ又は複数のイオン注入ステップが、第２の導電型ウェルの選択された部分内の第２の導電型ドーパント濃度を増大するために、及び／又は、第１の導電型ドーパントを第２の導電型ウェルの上側部分内へと選択的に注入するために実行され得る（ブロック７６０）。最後に、図７Ｇ及び８を参照すると、ソース及びドレイン接触部（及び、いくつかの事例ではゲート接触部）が、デバイスを完成するために形成され得る。
上記の説明では、各々の実例実施例は、所定の導電型を有する。反対の導電型デバイスが、上記の実施例の各々でのｎ型及びｐ型層の導電性を単純に逆にすることにより形成され得るということが察知されるであろう。かくして、本発明は、各々の異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、その他）に対するｎチャネル及びｐチャネルの両方のデバイスを網羅するということが察知されるであろう。
本発明は、パワーＭＯＳＦＥＴ及びパワーＩＧＢＴ実装形態について上記で説明されているが、本明細書で説明される技法は、ゲート・トレンチを有する他の同様の縦型パワー・デバイスに、等しく良好に適用されるということが察知されるであろう。
本明細書で説明される異なる実施例の異なる特徴が、追加的な実施例を提供するように組み合わされ得るということがさらには察知されるであろう。例えば、接合終端拡張がガード・リングに代えて使用され得るということが、１つの実施例について上記で論考された。このことは、本明細書で開示される各々の実施例において真である。同じように、ゲート・トレンチの下の方の遮蔽領域は、実施例のいずれにおいても、含まれる、又は省略されることがある。実施例のいずれも、さらには、より低くドープされたチャネル領域を含む、変動するドーパント濃度を有するウェル領域を含み得る。
本発明の実施例は、本発明の実施例が示される付随する図面を参照して上記で説明された。しかしながら、本発明は、しかしながら、多くの異なる形態で実施され得るものであり、上記で論述された実施例に制限されると解釈されるべきではないということが察知されるであろう。むしろ、これらの実施例は、本開示が、綿密及び完全であることになり、本発明の範囲を当業者に十分に伝えることになるように提供される。同類の番号は、全体を通して同類の要素を指す。
用語、第１の、第２の、その他が、様々な要素を説明するために本明細書の全体を通して使用されるが、これらの要素は、これらの用語により制限されるべきではないということが理解されるであろう。これらの用語は、１つの要素を別のものから区別するために使用されるのみである。例えば、本発明の範囲から逸脱することなく、第１の要素は、第２の要素と名付けられてもよく、同様に、第２の要素は、第１の要素と名付けられてもよい。用語「及び／又は」は、関連のある列挙される項目のうちの１つ又は複数の、一切の組み合わせを含む。
本明細書で使用される専門用語は、特定の実施例を説明する目的のみのためのものであり、本発明について制限的であることを意図されない。本明細書で使用される際、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が別段に明確に指示しない限り、複数形もまた含むことを意図される。用語「備える（３人称単数現在形）」、「備える（現在分詞）」、「含む（３人称単数現在形）」、及び／又は「含む（現在分詞）」は、本明細書で使用されるとき、説述される特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明示するが、１つ又は複数の、他の特徴、整数、ステップ、動作、要素、構成要素、及び／又は、それらの群の、存在又は追加を排除しないということがさらに理解されるであろう。
層、領域、又は基板などの要素が、別の要素「上に」ある、又は、別の要素「上へと」延在すると言及されるとき、その要素は、その別の要素上に直接的にある、若しくは、その別の要素上へと直接的に延在することがあり、又は、介在する要素がさらには存在することがあるということが理解されるであろう。対照的に、要素が、別の要素「上に直接的に」ある、又は、別の要素「上へと直接的に」延在すると言及されるとき、介在する要素は存在しない。要素が、別の要素に「接続されている」、又は、「結合されている」と言及されるとき、その要素は、その別の要素に直接的に接続される、若しくは、結合されることがあり、又は、介在する要素が存在することがあるということがさらには理解されるであろう。対照的に、要素が、別の要素に「直接的に接続されている」、又は、「直接的に結合されている」と言及されるとき、介在する要素は存在しない。
「下方」又は「上方」又は「上側」又は「下側」又は「上部」又は「下部」などの、相対関係を表す用語は、本明細書では、図で例示されるような、１つの要素、層、又は領域の、別の要素、層、又は領域に対する関係性を説明するために使用され得る。これらの用語は、図で図示される向きに加えて、デバイスの異なる向きを包含することを意図されるということが理解されるであろう。
本発明の実施例は、本明細書では、本発明の理想化された実施例（及び中間構造）の概略例示である断面例示を参照して説明されている。図面での層及び領域の厚さは、明確性のために誇張されることがある。加うるに、例えば、製造技法及び／又は公差の結果としての、例示の形状からの変動が予想されることになる。本発明の実施例は、さらには、フロー・チャートを参照して説明されている。フロー・チャートで示されるステップは、示される順序で実行されることを必要としないということが察知されるであろう。
本発明のいくつかの実施例は、ｎ型又はｐ型などの導電型を有すると述べられる、半導体層及び／又は領域を参照して説明されており、その導電型は、層及び／又は領域内の多数キャリア濃度を指す。かくして、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、一方で、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。いくつかの材料は、別の層又は領域と比較して、多数キャリアの相対的により大きい（「＋」）、又は、より小さい（「－」）濃度を指示するために、「＋」又は「－」によって（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－、又は同類のものでのように）指定され得る。しかしながら、そのような表記は、層又は領域内の、多数又は少数キャリアの特定の濃度の実在を示唆しない。
図面及び明細書では、本発明の典型的な実施例が開示されており、具体的な用語が用いられるが、それらの用語は、総称的及び説明的な意味でのみ使用され、制限の目的のためには使用されず、本発明の範囲は、後に続く特許請求の範囲で論述される。

Claims (15)

  1. 半導体デバイスを形成する方法であって、前記方法は、
    基板上にドリフト領域を形成するステップであって、前記ドリフト領域は、第１の導電型を有するドーパントでドープされたワイド・バンド・ギャップ半導体材料を含む、ステップと、
    前記ドリフト領域上に半導体層を形成するステップと、
    前記半導体層内に複数のウェル領域を形成するステップであって、前記複数のウェル領域は、前記第１の導電型の反対である第２の導電型を有するドーパントでドープされる、ステップと、
    前記ドリフト領域上で第１の方向に延在する長手方向軸線を有するゲート電極を形成するステップであって、前記複数のウェル領域は、前記ドリフト領域に接触し、前記ゲート電極の第１の側にある、ステップと
    を含み、
    前記半導体層の一部は、前記第１の方向の隣接するウェル領域の間にあり、前記隣接するウェル領域に接触する、方法。
  2. 前記隣接するウェル領域は、第１のウェル領域と、前記第１のウェル領域から前記第１の方向に分離されている第２のウェル領域とを含む、請求項１に記載の方法。
  3. 前記第１のウェル領域及び前記第２のウェル領域は、前記第１の方向と交差する第２の方向に延在する、請求項２に記載の方法。
  4. 前記半導体層の前記一部は第１の部分であり、前記半導体層の第２の部分は、前記第１のウェル領域と、前記第１の方向と交差する第２の方向の前記ゲート電極との間にある、請求項２又は３に記載の方法。
  5. 前記第１のウェル領域は、平面図において、前記半導体層によって囲まれている、請求項２～４の何れか一項に記載の方法。
  6. 前記第１のウェル領域は、平面図において、正方形の形状を有するように形成されている、請求項２～５の何れか一項に記載の方法。
  7. 前記半導体デバイスの終端領域内の前記ドリフト領域の上側部分内に終端構造を形成するステップであって、前記終端構造は、前記半導体デバイスの周囲に延在する複数の終端要素を含む、ステップ
    を更に含む、請求項１～６の何れか一項に記載の方法。
  8. 第１の導電型を有するドーパントでドープされたワイド・バンド・ギャップ半導体材料を含むドリフト領域と、
    前記ドリフト領域上にある半導体層と、
    前記ドリフト領域上で第１の方向に延在する長手方向軸線を有するゲート電極と、
    前記ドリフト領域に接触し、且つ前記ゲート電極の第１の側にある複数のウェル領域であって、前記第１の導電型の反対である第２の導電型を有するドーパントでドープされたウェル領域と
    を備える半導体デバイスであって、
    前記半導体層の一部は、前記第１の方向の隣接するウェル領域の間にあり、前記隣接するウェル領域に接触する、半導体デバイス。
  9. 前記隣接するウェル領域は、第１のウェル領域と、前記第１のウェル領域から前記第１の方向に分離されている第２のウェル領域とを含み、前記隣接するウェル領域の間の前記半導体層の前記一部は、１×１０１６／ｃｍ３未満のドーピング濃度を有する、請求項８に記載の半導体デバイス。
  10. 前記第１のウェル領域及び前記第２のウェル領域は、前記第１の方向と交差する第２の方向に延在する、請求項９に記載の半導体デバイス。
  11. 前記半導体層の前記一部は第１の部分であり、前記半導体層の第２の部分は、前記第１のウェル領域と、前記第１の方向と交差する第２の方向の前記ゲート電極との間にある、請求項９又は１０に記載の半導体デバイス。
  12. 前記第１のウェル領域は、平面図において、前記半導体層によって囲まれている、請求項９～１１の何れか一項に記載の半導体デバイス。
  13. 前記第１のウェル領域は、平面図において、正方形の形状を有する、請求項９～１２の何れか一項に記載の半導体デバイス。
  14. 前記半導体デバイスの終端領域内の前記ドリフト領域の上側部分内に終端構造を更に備え、前記終端構造は、前記半導体デバイスの周囲に延在する複数の終端要素を含む、請求項８～１３の何れか一項に記載の半導体デバイス。
  15. 前記半導体デバイスの活性領域内の前記ドリフト領域の上側部分内に前記第２の導電型を有するドーパントでドープされた遮蔽パターンを更に備え、前記ウェル領域の少なくとも１つは、前記遮蔽パターン上にある、請求項８～１４の何れか一項に記載の半導体デバイス。
JP2020214806A 2016-12-08 2020-12-24 ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法 Active JP7182594B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/372,505 US10861931B2 (en) 2016-12-08 2016-12-08 Power semiconductor devices having gate trenches and buried edge terminations and related methods
US15/372,505 2016-12-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019530787A Division JP6817443B2 (ja) 2016-12-08 2017-09-29 ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法

Publications (2)

Publication Number Publication Date
JP2021048423A JP2021048423A (ja) 2021-03-25
JP7182594B2 true JP7182594B2 (ja) 2022-12-02

Family

ID=60043395

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019530787A Active JP6817443B2 (ja) 2016-12-08 2017-09-29 ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP2020214806A Active JP7182594B2 (ja) 2016-12-08 2020-12-24 ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019530787A Active JP6817443B2 (ja) 2016-12-08 2017-09-29 ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法

Country Status (6)

Country Link
US (2) US10861931B2 (ja)
EP (1) EP3552239A1 (ja)
JP (2) JP6817443B2 (ja)
KR (1) KR102204272B1 (ja)
CN (1) CN110036486B (ja)
WO (1) WO2018106326A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
JP7006280B2 (ja) * 2018-01-09 2022-01-24 富士電機株式会社 半導体装置
US10777670B2 (en) * 2018-06-25 2020-09-15 Pakal Technologies, Inc. Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base formed using epitaxial layer
KR102692122B1 (ko) * 2019-07-16 2024-08-05 현대자동차 주식회사 반도체 소자 및 그 제조 방법
US11031461B2 (en) * 2019-08-25 2021-06-08 Genesic Semiconductor Inc. Manufacture of robust, high-performance devices
US20240014255A1 (en) * 2020-01-03 2024-01-11 Lg Electronics Inc. Metal-oxide-semiconductor field-effect transistor device, and manufacturing method therefor
US11961903B2 (en) 2020-05-26 2024-04-16 Hyundai Mobis Co., Ltd. Power semiconductor device and method of fabricating the same
EP3916761A1 (en) * 2020-05-27 2021-12-01 Infineon Technologies Austria AG Method for producing a superjunction device
KR102531554B1 (ko) * 2020-07-01 2023-05-11 서강대학교산학협력단 실리콘카바이드 트랜지스터 및 이의 제조방법
EP3975266A1 (en) * 2020-09-28 2022-03-30 Nexperia B.V. Semiconductor device with improved junction termination extension region
FR3115631B1 (fr) * 2020-10-23 2022-11-04 St Microelectronics Crolles 2 Sas Composant semiconducteur de circuit intégré
EP4264672A1 (de) * 2020-12-18 2023-10-25 MI2-Factory GmbH Elektronisches halbleiterbauelement und verfahren zur herstellung eines vorbehandelten verbundsubstrats für ein elektronisches halbleiterbauelement
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11894455B2 (en) * 2021-09-22 2024-02-06 Wolfspeed, Inc. Vertical power devices fabricated using implanted methods
EP4181212A1 (en) * 2021-11-11 2023-05-17 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device
US11955567B2 (en) * 2022-02-16 2024-04-09 Leap Semiconductor Corp. Wide-band gap semiconductor device and method of manufacturing the same
US20230307529A1 (en) * 2022-03-24 2023-09-28 Wolfspeed, Inc. Support shield structures for trenched semiconductor devices
CN117242577A (zh) * 2022-04-14 2023-12-15 苏州龙驰半导体科技有限公司 晶体管器件和制造晶体管器件的方法
US20230369445A1 (en) * 2022-05-13 2023-11-16 Wolfspeed, Inc. Vertical power devices having mesas and etched trenches therebetween
CN114725090B (zh) * 2022-05-24 2022-09-02 深圳芯能半导体技术有限公司 一种绝缘栅双极型晶体管及其制备方法
US12176342B2 (en) * 2022-06-02 2024-12-24 Nanya Technology Corporation Method for fabricating semiconductor device with guard ring
US12154895B2 (en) * 2022-06-02 2024-11-26 Nanya Technology Corporation Semiconductor device with guard ring
US20240047569A1 (en) * 2022-08-08 2024-02-08 Leap Semiconductor Corp. Silicon carbide semiconductor power transistor and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511961A (ja) 2002-12-20 2006-04-06 クリー　インコーポレイテッド 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法
JP2011091086A (ja) 2009-10-20 2011-05-06 Mitsubishi Electric Corp 半導体装置
JP2013219161A (ja) 2012-04-09 2013-10-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013258369A (ja) 2012-06-14 2013-12-26 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2016092257A (ja) 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
JP2008103529A (ja) 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置
JP4356764B2 (ja) * 2007-04-18 2009-11-04 株式会社デンソー 炭化珪素半導体装置
JP2009033036A (ja) 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US8164139B2 (en) * 2008-04-29 2012-04-24 Force Mos Technology Co., Ltd. MOSFET structure with guard ring
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5409247B2 (ja) * 2009-10-13 2014-02-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5482745B2 (ja) * 2011-08-10 2014-05-07 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE112013005062B4 (de) * 2012-10-18 2020-10-01 Mitsubishi Electric Corporation Siliciumcarbid-Halbleitereinrichtung und Herstellungsverfahren einer solchen
US9496331B2 (en) * 2012-12-07 2016-11-15 Denso Corporation Semiconductor device having vertical MOSFET with super junction structure, and method for manufacturing the same
JP5983415B2 (ja) 2013-01-15 2016-08-31 住友電気工業株式会社 炭化珪素半導体装置
JP6064614B2 (ja) 2013-01-21 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2014175518A (ja) 2013-03-11 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9012984B2 (en) * 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
CN105190852B (zh) * 2013-03-15 2018-09-11 美国联合碳化硅公司 改进的vjfet器件
JP2014241368A (ja) 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
US10868169B2 (en) * 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
KR101539880B1 (ko) * 2014-01-02 2015-07-27 삼성전기주식회사 전력 반도체 소자
JP6291988B2 (ja) 2014-04-15 2018-03-14 住友電気工業株式会社 炭化珪素半導体装置
JP6485034B2 (ja) * 2014-06-16 2019-03-20 富士電機株式会社 半導体装置の製造方法
JP6319454B2 (ja) * 2014-10-24 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6479615B2 (ja) * 2015-09-14 2019-03-06 株式会社東芝 半導体装置の製造方法
JP6693131B2 (ja) * 2016-01-12 2020-05-13 富士電機株式会社 半導体装置
CN105977310B (zh) * 2016-07-27 2019-06-04 电子科技大学 碳化硅功率器件终端结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511961A (ja) 2002-12-20 2006-04-06 クリー　インコーポレイテッド 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法
JP2011091086A (ja) 2009-10-20 2011-05-06 Mitsubishi Electric Corp 半導体装置
JP2013219161A (ja) 2012-04-09 2013-10-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013258369A (ja) 2012-06-14 2013-12-26 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2016092257A (ja) 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20190072631A (ko) 2019-06-25
JP6817443B2 (ja) 2021-01-20
CN110036486A (zh) 2019-07-19
WO2018106326A1 (en) 2018-06-14
JP2021048423A (ja) 2021-03-25
US10861931B2 (en) 2020-12-08
JP2019537274A (ja) 2019-12-19
KR102204272B1 (ko) 2021-01-19
CN110036486B (zh) 2023-05-26
EP3552239A1 (en) 2019-10-16
US20180166530A1 (en) 2018-06-14
US20210098568A1 (en) 2021-04-01
US11837629B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP7309840B2 (ja) イオン注入側壁を有するゲート・トレンチを備えるパワー半導体デバイス及び関連方法
US7723783B2 (en) Semiconductor device
US20210013310A1 (en) Silicon Carbide Device with Compensation Layer and Method of Manufacturing
US11961904B2 (en) Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US12009389B2 (en) Edge termination for power semiconductor devices and related fabrication methods
US11764295B2 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
WO2023112547A1 (ja) 半導体装置
US12205983B2 (en) Semiconductor device and manufacturing method of semiconductor device
CN119422458A (zh) 用于沟槽半导体器件的支撑屏蔽结构
CN217239469U (zh) 碳化硅垂直传导mosfet器件
US20240088212A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
KR101870823B1 (ko) 전력 반도체 소자 및 그 제조방법
JP2022117495A (ja) シリコンカーバイド垂直導通ｍｏｓｆｅｔ装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221121

R150 Certificate of patent or registration of utility model

Ref document number: 7182594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150