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JP6485034B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
近年、環境に配慮した自動車や民生向け電化製品の需要増加により、パワースイッチングデバイスの省電力化への要求が益々高まっている。１０００Ｖ以下の耐圧クラスにおいて最も主流のスイッチングデバイスは、高速スイッチングに適したパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）である。パワーＭＯＳＦＥＴのデバイス構造（素子構造）は縦型および横型に大別され、縦型パワーＭＯＳＦＥＴは高耐圧、大電流および低オン抵抗の点で横型パワーＭＯＳＦＥＴよりも優れた特性を有する。
縦型パワーＭＯＳＦＥＴにおいて省電力化を図るため、シリコン（Ｓｉ）半導体の物性限界を超えたオン抵抗低減についての研究が進められてきた。この省電力化に対する要求に応えたＭＯＳＦＥＴとして、電流経路であるドリフト層での電荷量を補償した電荷補償型のデバイス構造をもつ半導体装置が知られている。電荷補償型となる代表的なデバイス構造として、ドリフト層を、ｎ型領域とｐ型領域とを基板主面に平行な方向（以下、横方向とする）に交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造が公知である。
単一の導電型領域のみでドリフト層を構成した従来のＭＯＳＦＥＴでは、ソース・ドレイン間電圧印加時に、ベース領域とドリフト層との間のｐｎ接合から基板主面に垂直な方向（基板深さ方向（以下、縦方向とする））に空乏層が伸びる。このため、ドリフト層内の電界強度は基板裏面に近づくにつれ小さくなる。一方、超接合構造のＭＯＳＦＥＴ（以下、超接合ＭＯＳＦＥＴとする）では、ソース・ドレイン間電圧印加時に、ドリフト層を構成する並列ｐｎ層のｎ型領域とｐ型領域との間のｐｎ接合から横方向に空乏層が伸びる。このため、理想的な超接合ＭＯＳＦＥＴでは、ドリフト層内の電界強度は深さ位置によらず一様となる。
したがって、超接合ＭＯＳＦＥＴでは、ドリフト層の不純物濃度分布を従来のＭＯＳＦＥＴと同程度とした場合、最大電界強度およびオン抵抗が従来のＭＯＳＦＥＴと同程度となるにもかかわらず、電界強度の積分値で算出される耐圧特性は従来のＭＯＳＦＥＴよりも優れている。このような特性を有する超接合半導体装置の適用は、低耐圧クラスのパワーデバイスを用いる分野にも広がっている。しかしながら、低耐圧パワーデバイスに超接合構造を適用するにあたって、低オン抵抗とターンオン特性の低減とを両立させるために、並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度を高めるとともに、微細化（並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチを狭くする）しなければならないことが障害となっている。
また、パワーデバイスでは、終端構造部の耐圧を維持することが課題となっている。このため、超接合半導体装置においても耐圧を向上させるための構造的な対策が必要となる。耐圧を向上させた超接合半導体装置として、ドリフト層を構成する並列ｐｎ層を活性領域から終端構造部にわたって配置した装置が提案されている。終端構造部において、並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチを狭くすることは有用な方法である。また、耐圧確保の観点で見た場合、空乏層が伸びる範囲を広げるために、終端構造部において並列ｐｎ層が半導体部表面（基板おもて面と層間絶縁膜との界面）まで延びるように並列ｐｎ層のｎ型領域およびｐ型領域を配置することが好ましい。
並列ｐｎ層のｐ型領域の上端部（半導体部表面側の部分）は、公知のリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造を構成するｐ型領域（以下、ｐ型リサーフ領域とする）を形成するためのイオン注入によってｐ型リサーフ領域と同時に形成可能である。すなわち、ｐ型リサーフ領域を形成するためのイオン注入用マスクを形成する際に、イオン注入用マスクの、並列ｐｎ層のｐ型領域上の部分も開口し、このイオン注入用マスクを用いてｐ型不純物のイオン注入を行う。具体的には、次のように並列ｐｎ層を形成する。
図２４は、従来の超接合半導体装置の製造途中の状態を示す断面図である。図２４に示すように、まず、エピタキシャル成長法により、ｎ+型半導体基板１０１のおもて面上に、ｎ型エピタキシャル層１０２を堆積する。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ型エピタキシャル層１０２の表面層に、並列ｐｎ層のｎ型領域となるｎ型不純物領域１２１を形成する（ドット状のハッチング部分）。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ型エピタキシャル層１０２の表面層に、並列ｐｎ層のｐ型領域となるｐ型不純物領域１２２を形成する（斜線状のハッチング部分）。すなわち、ｎ型エピタキシャル層１０２の内部に、ｎ型不純物領域１２１とｐ型不純物領域１２２とを交互に繰り返し形成する。
次に、エピタキシャル成長法により、ｎ型エピタキシャル層１０２（以下、下層のｎ型エピタキシャル層１０２とする）上にさらにｎ型エピタキシャル層（以下、上層のｎ型エピタキシャル層１０２とする）を堆積する。次に、新たに堆積した上層のｎ型エピタキシャル層１０２の表面層に、下層のｎ型エピタキシャル層１０２のｎ型不純物領域１２１およびｐ型不純物領域１２２それぞれに縦方向に対向するように、ｎ型不純物領域１２１およびｐ型不純物領域１２２を形成する。このようにエピタキシャル層１０２の堆積と、ｎ型不純物領域１２１およびｐ型不純物領域１２２の形成とを繰り返し行い、ｎ型エピタキシャル層１０２の厚さを厚くする。
次に、ｎ型エピタキシャル層１０２上にさらに最上層となるｎ型エピタキシャル層１０２を堆積する。次に、フォトリソグラフィおよびエッチングにより、最上層のｎ型エピタキシャル層１０２上に、ｐ型リサーフ領域（不図示）を形成するためのイオン注入用マスクとしてレジストマスク１３１を形成する。このレジストマスク１３１には、ｐ型リサーフ領域の形成領域に対応する部分、および、下層のｐ型不純物領域１２２上の部分に開口部が形成される。次に、レジストマスク１３１をマスクとしてｐ型不純物のイオン注入１３２を行い、最上層のｎ型エピタキシャル層１０２の表面層にｐ型リサーフ領域およびｐ型不純物領域１２２（このｐ型不純物領域１２２は不図示）を形成する。
最上層のｎ型エピタキシャル層１０２には、ｎ型不純物領域１２１を形成するためのｎ型不純物のイオン注入は行わず、ｐ型不純物を導入していない部分（すなわちレジストマスク１３１で覆われた部分）をｎ型領域として残す。その後、ｐ型リサーフ領域を拡散させるための熱拡散処理（ドライブイン）によって、ｐ型リサーフ領域を拡散させると同時に、ｎ+型半導体基板１０１上に積層された各ｎ型エピタキシャル層１０２の縦方向に対向するｎ型不純物領域１２１同士、および、縦方向に対向するｐ型不純物領域１２２同士をつなげる。これにより、半導体部表面まで延びるように並列ｐｎ層（不図示）が形成され、並列ｐｎ層の形成工程が完成する。
終端構造部において基板おもて面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局部絶縁）膜１０６などの厚い絶縁膜を設けた場合、ＬＯＣＯＳ膜１０６の厚さの薄い端部（ＬＯＣＯＳバーズビーク）１０７によって半導体部表面に生じた段差下（半導体部の、ＬＯＣＯＳ膜１０６の端部１０７に接している部分）に電界が集中し、ブレークダウンが起こることがわかっている。このため、このＬＯＣＯＳ膜１０６の端部１０７直下（段差下）で生じる電界集中を回避するための構造的な対策がなされている。ＬＯＣＯＳバーズビークとは、シリコン窒化膜をマスクとして形成されるＬＯＣＯＳ膜１０６の、マスク下側にもぐりこむように成長した部分であり、外側に向うにつれて厚さが薄くなる鳥の嘴形状の端部１０７である。
終端構造部におけるＬＯＣＯＳ膜の端部直下で生じる電界集中を回避する方法として、終端構造部に並列ｐｎ層を設けない構成の半導体装置において、ＬＯＣＯＳ膜を形成するための窒化膜形成後にｐ型不純物のイオン注入を行い、その後ＬＯＣＯＳ膜を形成することで、ＬＯＣＯＳ膜の直下（半導体部の、ＬＯＣＯＳ膜と接する部分）に不純物濃度の異なる第１，２濃度領域を形成する方法が提案されている（例えば、下記特許文献１（第００３５〜００４１段落、第６，７図）参照。）。下記特許文献１では、ＬＯＣＯＳ膜の端部よりも活性領域側の第１濃度領域の不純物濃度を、第１濃度領域よりも外側（チップ端部側）の第２濃度領域の不純物濃度よりも高くすることで、ＬＯＣＯＳ膜の端部直下での電界集中を緩和している。
また、別の方法として、フィールド絶縁膜の厚さの薄い端部の段差下に配置されるように、かつ、並列ｐｎ層の隣接するｐ型領域およびｎ型領域にわたるように広い幅で、終端構造部の並列ｐｎ層上にリサーフ領域を形成する方法が提案されている（例えば、下記特許文献２（第００１６段落）参照。）。下記特許文献２では、並列ｐｎ層の複数のｐ型領域にわたって広い幅でリサーフ領域を形成するため、上述したようにエピタキシャル層の堆積と、堆積したエピタキシャル層に並列ｐｎ層となるｎ型領域およびｐ型領域を形成するためのイオン注入とを繰り返し行うことで並列ｐｎ層を形成する方法に適用した場合であっても、フィールド絶縁膜の端部直下に容易にリサーフ領域を形成可能である。
また、別の方法として、次の方法が提案されている。まず、ｎ-型半導体層の表面層にｐ-型リサーフ領域を形成し、トレンチを形成した後に、トレンチの内壁に沿ってゲート絶縁膜を形成するとともに、基板おもて面上に厚い酸化膜を形成する。次に、トレンチの内部にゲート絶縁膜を介してゲート電極を形成するとともに、厚い酸化膜上にゲートポリシリコン配線を形成する。その後、ゲートポリシリコン配線をマスクとしてｐ型不純物のイオン注入を行い、ｐ-型リサーフ領域の活性領域側に、ｐ-型リサーフ領域と重なるようにｐ型ウェル領域を形成する（例えば、下記特許文献３（第００１４段落）参照。）。下記特許文献３では、厚い酸化膜の直下または厚い酸化膜の端部直下から活性領域側にわたってｐ型ウェル領域を形成することができる。
また、別の方法として、終端構造部におけるｎ-型半導体層に複数のトレンチを形成した後、トレンチの内部にｐ型埋込層をエピタキシャル成長させることで並列ｐｎ層を形成し、その都度、ｐ型不純物のイオン注入によりｐ型埋込層の表面層に中継拡散領域を形成し、中継拡散領域を覆うように、終端構造部における基板おもて面上に化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による絶縁膜を形成する方法が提案されている（例えば、下記特許文献４（第００３８〜００４２段落、第２，３図）参照。）。下記特許文献４では、製造工程中に半導体部にかかる熱履歴のうち、大きな割合を占めるＬＯＣＯＳ酸化を行わないため、過剰な不純物拡散が生じることを回避することができる。
特開２００９−０１６６１８号公報 特開２００９−１０５１１０号公報 特開２００９−１０５２６８号公報 特開２０１３−１０２０８７号公報
しかしながら、上記特許文献２，３では、並列ｐｎ層を形成するためのイオン注入用マスクの開口部の幅が狭い場合、正常にｐ型不純物のイオン注入を行うことができない。その理由は、次の通りである。低耐圧パワーデバイスでは、上述したように並列ｐｎ層のｎ型領域およびｐ型領域を微細化する必要があるため、並列ｐｎ層を形成するためのイオン注入用マスクに微細な開口パターンが形成される。この場合、素子表面に生じた段差の高さやこの段差とマスク開口部との距離によっては、イオン注入用マスクのパターニングを設計通りに行うことができない。このため、イオン注入および熱拡散処理により、並列ｐｎ層の表面層のｐ型領域および絶縁膜の端部直下のｐ型領域を形成するにあたって、素子表面の段差付近ではｐ型領域を精度よく形成することができない。
例えば、上述した従来方法（図２４参照）にしたがって作製（製造）した超接合半導体装置の並列ｐｎ層のキャリア分布を走査型静電容量顕微鏡（ＳＣＭ：Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で観察した。図２５は、従来の超接合半導体装置の製造途中に不良が生じた状態を模式的に示す断面図である。ｎ+型半導体基板１０１上に堆積した複数のｎ型エピタキシャル層１０２のうち、最上層のｎ型エピタキシャル層１０２にｐ型領域１１２を形成するためのレジストマスク１３１の開口部の設計上の幅ｗ１を０．４０μｍとした。このレジストマスク１３１を用いてｐ型領域１１２を形成するためのｐ型不純物のイオン注入１３２を行った後、熱拡散処理により、ｎ+型半導体基板１０１上に積層された各ｎ型エピタキシャル層１０２中のｎ型不純物領域１２１およびｐ型不純物領域１２２を拡散させた。
その結果、図２５に示すように、最上層以外の各ｎ型エピタキシャル層１０２では、縦方向に対向するｎ型不純物領域１２１同士、および、縦方向に対向するｐ型不純物領域１２２同士がつながり、並列ｐｎ層１０３のｎ型領域１１３およびｐ型領域１１１が形成されていることが確認された。最上層のｎ型エピタキシャル層１０２には、ＬＯＣＯＳ膜１０６の端部１０７から離れた部分において、並列ｐｎ層１０３のｐ型領域１１１につながるようにｐ型領域１１２が形成されていることが確認された。しかしながら、最上層のｎ型エピタキシャル層１０２の、ＬＯＣＯＳ膜１０６の端部付近１３３にはｐ型領域１１２は形成されず、レジストマスク１３１で覆うことによって並列ｐｎ層１０３のｎ型領域１１３上の部分に残した領域１１４ａをつなぐように、並列ｐｎ層１０３のｐ型領域１１１上の部分にｎ型領域１１４ｂが残っていることが確認された。
すなわち、ＬＯＣＯＳ膜１０６の端部付近１３３では、レジストマスク１３１のパターン不良が生じ、ｐ型不純物のイオン注入１３２が正常に行われていないことが確認された。その理由は、次の通りである。ＬＯＣＯＳ膜１０６の端部付近１３３には、レジストマスク１３１を形成前までに半導体部表面にＬＯＣＯＳ膜１０６による段差が生じている（平坦でない）。この半導体部表面の段差上に微細な開口部を有するレジストマスク１３１を形成した場合、レジストマスク１３１のパターニング精度の許容限界を超え、レジストマスク１３１の開口部が形成されないなどのパターン不良が誘発される。これによって、ｐ型不純物のイオン注入精度が低くなるからである。半導体部表面のＬＯＣＯＳ膜１０６による段差が高電流密度となるｎ型領域１１４ｂ表面に位置することにより、終端構造部の耐圧が著しく低下することが本発明者らによって確認されている。
また、微細なパターニングがなされたイオン注入マスクを用いる場合、上述した並列ｐｎ層１０３を半導体部表面まで延ばすために半導体部表面に露出するｐ型領域１１２を形成する場合に限らず、半導体部表面に露出するように形成される任意のｐ型領域を備えた素子構造についても同様に所定の形状および位置に形成することは難しい。このため、イオン注入マスクのパターン不良による素子特性への悪影響が懸念される。上記特許文献１では、半導体部表面に段差が形成されていない状態で所定の位置にｐ型不純物のイオン注入を行うため、半導体部表面の段差による上記問題が解決される。しかしながら、微細な超接合構造を備えた低耐圧パワーデバイスのようにフィールドプレート状の構造を備える場合、最終的に所定の素子構造を形成することは困難である。その理由は、次の通りである。
例えば、ｐ型不純物のイオン注入後にＬＯＣＯＳ膜１０６の形成等の熱処理を行う場合、ＬＯＣＯＳ膜１０６の形成等の熱履歴が加わることにより、ｐ型不純物領域１２２の拡散が大きくなる。このため、ｐ型領域１１１（ｐ型不純物領域１２２）同士が横方向につながって並列ｐｎ層１０３のｎ型領域１１３（ｎ型不純物領域１２１）が消失する虞がある。特に並列ｐｎ層１０３を半導体部表面まで延ばすために最上層のｎ型エピタキシャル層１０２にｐ型領域１１２およびｎ型領域１１４ａを形成するにあたってｎ型不純物をイオン注入しない場合、ｐ型領域１１２にｐ型不純物が補償されるのに対し、ｎ型領域１１４ａにはｎ型不純物が補償されない。このため、最上層のｎ型エピタキシャル層１０２において、ｐ型領域１１２の横方向拡散によってｐ型領域１１２に隣接するｎ型領域１１４ａが消失し、ｐ型領域１１２同士が横方向につながることが懸念される。
また、最上層のｎ型エピタキシャル層１０２に形成されるｎ型領域１１４ａおよびｐ型領域１１２に限らず、下層のｎ型エピタキシャル層１０２に形成されるｎ型領域１１３およびｐ型領域１１１においても、過剰な不純物拡散はｎ型領域１１３中へのｐ型不純物の補償、および、ｐ型領域１１１中へのｎ型不純物の補償を促進させる。このため、並列ｐｎ層１０３を形成するためのｎ型不純物およびｐ型不純物のイオン注入後にＬＯＣＯＳ膜の形成等の熱処理を行うことは、オン抵抗を悪化させる原因となる。上記特許文献４では、ＬＯＣＯＳ膜に代えてＣＶＤ法による絶縁膜を形成するため、ＬＯＣＯＳ膜の形成による熱履歴が半導体部にかかることを回避することができるが、ＣＶＤ法による絶縁膜はＬＯＣＯＳ膜よりも絶縁性および被覆性に劣るという問題がある。
この発明は、上述した従来技術による問題点を解消するため、素子特性を向上させることができ、かつ精度よく超接合構造を形成することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、活性領域から終端構造部にわたって、第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した第１並列ｐｎ層と、前記第１並列ｐｎ層の上面に配置した第２並列ｐｎ層と、を備えた半導体装置の製造方法であって、次の特徴を有する。前記活性領域は、オン状態のときに電流が流れる領域である。前記終端構造部は、前記活性領域の周囲を囲み、所定の耐圧を確保する領域である。まず、前記第１並列ｐｎ層の形成を行う第１形成工程を行う。次に、前記第１並列ｐｎ層の表面に第１導電型の第１半導体層を堆積する工程と、前記第１半導体層に第２導電型不純物を選択的に導入して、前記第１並列ｐｎ層の前記第２導電型半導体領域と深さ方向に対向する位置にそれぞれ第１の第２導電型不純物領域を形成し、それぞれ異なる前記第１の第２導電型不純物領域で前記第２並列ｐｎ層、第１の第２導電型表面領域および第２の第２導電型表面領域を形成する工程と、を行う第２形成工程を行う。次に、前記第１の第２導電型不純物領域の拡散を抑制可能な低い温度の第１熱処理により、前記終端構造部における前記第１半導体層の表面に、端部が前記第１の第２導電型不純物領域の上に位置するように局所絶縁膜を形成する第１熱処理工程を行う。次に、第２熱処理により、前記第１の第２導電型不純物領域を拡散させる第２熱処理工程を行う。前記第２形成工程では、前記第１の第２導電型表面領域として、前記活性領域の最外にある前記第２導電型半導体領域と深さ方向に対向する位置から、当該第２導電型半導体領域と隣り合う、前記終端構造部の複数の前記第２導電型半導体領域と深さ方向に対向する位置まで延在させた前記第１の第２導電型不純物領域を形成する。前記第２の第２導電型表面領域として、前記局所絶縁膜の端部と深さ方向に対向して前記局所絶縁膜の端部を覆い、かつ前記局所絶縁膜の端部に最も近い前記第２導電型半導体領域と深さ方向に対向する位置から、当該前記第２導電型半導体領域と隣り合う複数の前記第２導電型半導体領域と深さ方向に対向する位置まで延在させた前記第１の第２導電型不純物領域を形成する。前記第１の第２導電型表面領域と前記第２の第２導電型表面領域とを離間させる。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程は、第２半導体層を堆積する工程と、前記第２半導体層に第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第２半導体層の表面層に第１導電型不純物領域と第２の第２導電型不純物領域とを交互に繰り返し配置する工程と、を複数段積層されてなる前記第２半導体層の総厚さが所定厚さになるまで繰り返し行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程は、第１導電型の第２半導体層を堆積する工程と、前記第２半導体層に第２導電型不純物を選択的に導入して、前記第２半導体層の表面層に、深さ方向と直交する方向に互いに離して複数の第２の第２導電型不純物領域を配置する工程と、を複数段積層されてなる前記第２半導体層の総厚さが所定厚さになるまで繰り返し行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程では、深さ方向に対向する前記第１導電型不純物領域同士、および、深さ方向に対向する前記第２の第２導電型不純物領域同士の互いに離して配置された状態が維持されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程では、深さ方向に対向する前記第２の第２導電型不純物領域同士の互いに離して配置された状態が維持されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程では、イオン注入により前記第２半導体層に前記第１導電型不純物および前記第２導電型不純物をそれぞれ選択的に導入する。このとき、新たに積層した前記第２半導体層に形成する前記第１導電型不純物領域および前記第２の第２導電型不純物領域を、それぞれ深さ方向に対向する前記第１導電型不純物領域および前記第２の第２導電型不純物領域と離して配置されるように、前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程では、イオン注入により前記第２半導体層に前記第２導電型不純物を選択的に導入し、新たに積層した前記第２半導体層に形成する前記第２の第２導電型不純物領域を、それぞれ深さ方向に対向する前記第２の第２導電型不純物領域と離して配置されるように、前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、深さ方向に対向する前記第１導電型不純物領域同士をつなげてなる前記第１導電型半導体領域と、深さ方向に対向する前記第２の第２導電型不純物領域同士および前記第１の第２導電型不純物領域をつなげてなる前記第２導電型半導体領域と、を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、深さ方向に対向する前記第２の第２導電型不純物領域同士および前記第１の第２導電型不純物領域をつなげてなる前記第２導電型半導体領域、を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程では、１０００℃以下の温度で３５０分間以下の前記第１熱処理を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程後、前記活性領域において前記第１半導体層に金属−酸化膜−半導体からなる絶縁ゲート構造を形成する素子構造形成工程を行う。前記第２熱処理工程は、前記素子構造形成工程に含まれる各工程のうち、チャネルが形成される半導体領域を拡散させる拡散工程と同時に行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２並列ｐｎ層は、前記終端構造部に形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体領域の前記第２導電型半導体領域との繰り返しピッチは、３．０μｍ以下とすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、隣り合う前記第２導電型半導体領域のピッチは、３．０μｍ以下とすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程は、第１導電型の第３半導体層を堆積する工程と、前記第３半導体層に所定の深さのトレンチを形成する工程と、前記トレンチに第２導電型の第４半導体層を埋め込む工程と、前記第４半導体層の表面を平坦化して前記第３半導体層の表面を露出させる工程と、を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１熱処理工程では、１０００℃以下の温度で３５０分間以下の前記第１熱処理を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、深さ方向に対向する前記第１の第２導電型不純物領域と前記第４半導体層とをつなげてなる前記第２導電型半導体領域、を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、前記第２形成工程では、前記第２並列ｐｎ層となる前記第１の第２導電型不純物領域を、前記第２並列ｐｎ層の表面に平行な方向に延びるストライプ状に形成することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、前記第１の第２導電型表面領域および前記第２の第２導電型表面領域を前記活性領域の周囲を囲む環状に形成することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２形成工程では、前記第１導電型半導体領域および前記第２導電型半導体領域を、前記第１並列ｐｎ層の表面に平行な方向に延びるストライプ状に形成することを特徴とする。
上述した発明によれば、第１並列ｐｎ層上に堆積した第１半導体層に第２並列ｐｎ層のｐ型領域を形成するためのイオン注入を行った後に、局所絶縁膜を形成するため、最上層の第２半導体層に各ｐ型領域を形成するためのイオン注入を行うにあたって、半導体部表面に局所絶縁膜による段差が存在しない。このため、例えば低耐圧パワーデバイスを作製するにあたって、並列ｐｎ層の微細化を図った場合においても、パターン不良を生じさせることなくイオン注入用マスクを精度よく形成することができる。これにより、終端構造部において半導体部表面にまで達する第２並列ｐｎ層を精度よく形成することができ、終端構造部の耐圧を向上させることができる。したがって、終端構造部の耐圧を活性領域の耐圧よりも高くすることができる。また、上述した発明によれば、局所絶縁膜を低温の熱処理で形成し、かつｐ型ベース領域（チャネルが形成される半導体領域）の熱拡散時に第１，２並列ｐｎ層の各領域を一括して拡散させるため、従来局所絶縁膜の形成などによって生じていた半導体部中での過剰な不純物拡散を抑制することができる。これにより、第１，２並列ｐｎ層が消失することを防止することができるため、第１，２並列ｐｎ層による低オン抵抗効果を得ることができる。
本発明にかかる半導体装置の製造方法によれば、素子特性を向上させることができ、かつ精度よく超接合構造を形成することができるという効果を奏する。
実施の形態１にかかる半導体装置の平面構造を示す平面図である。 実施の形態１にかかる半導体装置の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の平面構造を示す平面図である。 実施の形態４にかかる半導体装置の断面構造を示す断面図である。 実施の形態４にかかる半導体装置の断面構造を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施例１にかかる半導体装置の等電位線を示す説明図である。 比較例の半導体装置の等電位線を示す説明図である。 比較例の半導体装置の構造を模式的に示す断面図である。 酸化温度とｐ型領域の拡散長との関係を示す特性図である。 従来の超接合半導体装置の製造途中の状態を示す断面図である。 従来の超接合半導体装置の製造途中に不良が生じた状態を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１Ａは、実施の形態１にかかる半導体装置の平面構造を示す平面図である。図１Ｂ，１Ｃ，２は、実施の形態１にかかる半導体装置の断面構造を示す断面図である。図１Ａには、ｎ+型半導体基板１上に複数段のエピタキシャル層が積層されてなるエピタキシャル基体（半導体チップ）をおもて面側（上方）から見た終端構造部２２の半導体部表面（後述する超接合構造を構成する第２並列ｐｎ層１５の表面）を示す。また、図１Ｂには、図１ＡのＡ−Ａ’断面図、図１Ｃには、図１ＡのＢ−Ｂ’断面図を示す。図２には、図１ＡのＣ−Ｃ’断面図を示し、活性領域２１のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造から終端構造部２２のストッパー電極２０にわたる断面構造を示す。活性領域２１は、オン状態のときに電流が流れる領域（電流駆動を担う）である。終端構造部２２は、活性領域２１の周囲を囲み、基体おもて面（半導体部表面）側の電界を緩和し耐圧を保持する領域である。
図１Ａ〜１Ｃ，２に示すように、実施の形態１にかかる半導体装置において、ｎ+型ドレイン領域となるｎ+型半導体基板１のおもて面上には、例えばｎ型エピタキシャル層からなるｎ型バッファ層２が設けられている。ｎ型バッファ層２は、ｎ+型半導体基板１から後述する第１並列ｐｎ層３中に不純物イオンが侵入することを抑制し、活性領域２１の耐圧を確保する機能を有する。ｎ型バッファ層２の不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０16／ｃｍ3以下程度であることが好ましい。ｎ型バッファ層２の厚さは、例えば１．０μｍ以上５．０μｍ以下であることが好ましい。その理由は、ｎ型バッファ層２の厚さが上記範囲外である場合、ｎ型バッファ層２を設けたことによる効果を十分に発揮させることができないからである。また、ｎ型バッファ層２の不純物濃度および厚さが上記範囲外である場合、耐圧とオン抵抗とのバランスが崩れて良好な特性を得ることができないからである。
ｎ型バッファ層２の、ｎ+型半導体基板１側に対して反対側の表面上に、ドリフト層を、ｎ型領域１３とｐ型領域１１とを基体主面に平行な方向（横方向）に交互に繰り返し配置した第１並列ｐｎ層３とした超接合構造が構成されている。第１並列ｐｎ層３は、例えばｎ型エピタキシャル層からなる。第１並列ｐｎ層３は、活性領域２１から終端構造部２２にわたって設けられている。第１並列ｐｎ層３は、活性領域２１においてＭＯＳゲート構造を構成し、終端構造部２２において例えばフィールドプレートなどの耐圧構造を構成する。第１並列ｐｎ層３のｎ型領域１３およびｐ型領域１１は、ｎ型領域１３とｐ型領域１１とが交互に繰り返し並ぶ方向と直交する方向で、かつ基体主面に平行な方向に延びるストライプ状の平面レイアウトを有する。また、後述するＬＯＣＯＳ膜の内側の端部直下のｐ型領域１２ａ、およびｐ型リサーフ領域１２ｃが活性領域２１の周囲を囲む同心円状（環状）の平面レイアウトに配置されている。
活性領域２１において第１並列ｐｎ層３の基体おもて面側には、トレンチ４、ゲート絶縁膜５、ゲート電極６、ｐ型ベース領域７およびｎ+型ソース領域８からなる一般的なトレンチゲート型のＭＯＳゲート構造が設けられている。具体的には、基体おもて面から第１並列ｐｎ層３のｎ型領域１３に達するトレンチ４が設けられている。トレンチ４の内部には、トレンチ４の内壁に沿ってゲート絶縁膜５が設けられ、ゲート絶縁膜５の内側にゲート電極６が設けられている。基体おもて面の表面層には、隣り合うトレンチ４に挟まれ、かつトレンチ４の側壁のゲート絶縁膜５に接するようにｐ型ベース領域７が設けられている。ｐ型ベース領域７の内部には、トレンチ４の側壁のゲート絶縁膜５に接するようにｎ+型ソース領域８が設けられている。ｐ型ベース領域７の内部に、ｐ+型コンタクト領域（不図示）が設けられていてもよい。
ゲート電極６は、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）やＰＳＧ等による第１層間絶縁膜９によって覆われている。ソース電極１０は、第１層間絶縁膜９を基板深さ方向（縦方向）に貫通するコンタクトホールを介してｐ型ベース領域７（またはｐ+型コンタクト領域）およびｎ+型ソース領域８に接し、第１層間絶縁膜９によってゲート電極６と電気的に絶縁されている。ソース電極１０の外側（チップ端部側）の端部は、第１層間絶縁膜９を介して後述するフィールドプレート電極１９の、第２並列ｐｎ層１５を覆う部分上にまで延在している。上述した活性領域２１のＭＯＳゲート構造は一例であり、トレンチゲート構造に代えて、例えばエピタキシャル基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造としてもよい。例えば１００Ｖ程度の低耐圧クラスの低耐圧半導体装置において第１並列ｐｎ層３の微細化によるオン抵抗低減を考慮する場合、トレンチゲート構造とすることでよりオン抵抗低減効果を得られ有利である。
活性領域２１から終端構造部２２にわたって活性領域２１と終端構造部２２との境界２３には、第１並列ｐｎ層３の基体おもて面側の表面上に、リサーフ構造を構成するｐ型領域（ｐ型リサーフ領域）１２ｃが設けられている。ｐ型リサーフ領域１２ｃは、例えば、第１並列ｐｎ層３の隣り合う複数のｐ型領域１１にわたって設けられている。また、ｐ型リサーフ領域１２ｃは、例えば、最も外側のトレンチ４の外側の側壁に設けられたゲート絶縁膜５に接する。ｐ型リサーフ領域１２ｃには、第１層間絶縁膜９を縦方向に貫通するコンタクトホールを介してソース電極１０が接続されている。終端構造部２２においては、活性領域２１との境界２３においてのみソース電極１０と半導体部（ｐ型リサーフ領域１２ｃ）とが接触する。
終端構造部２２において、ｐ型リサーフ領域１２ｃよりも外側には、第１並列ｐｎ層３の基体おもて面側の表面上に、ｎ型領域１４とｐ型領域１２ｂとを交互に繰り返し配置した第２並列ｐｎ層１５が設けられている。第２並列ｐｎ層１５のｎ型領域１４およびｐ型領域１２ｂは、それぞれ第１並列ｐｎ層３のｎ型領域１３およびｐ型領域１１の基体おもて面側の表面上に配置されている。また、第２並列ｐｎ層１５のｎ型領域１４およびｐ型領域１２ｂは、半導体部表面（基体おもて面と後述する第２層間絶縁膜１８との界面）に露出されている。第２並列ｐｎ層１５の断面構造および平面レイアウトは、第１並列ｐｎ層３と同様である。すなわち、終端構造部２２においては、ドリフト層を、第１並列ｐｎ層３および第２並列ｐｎ層１５とした超接合構造が構成されている。
第２並列ｐｎ層１５のｎ型領域１４およびｐ型領域１２ｂの不純物濃度は、それぞれ第１並列ｐｎ層３のｎ型領域１３およびｐ型領域１１の不純物濃度と同程度である。第２並列ｐｎ層１５のｎ型領域１４およびｐ型領域１２ｂの不純物濃度は、オフ状態でソース・ドレイン間に電圧が印加された場合に、ｐ型領域１２ｂとｎ型領域１４との間のｐｎ接合から伸びる空乏層が横方向に拡がるように比較的低く設定されている。第２並列ｐｎ層１５の基体おもて面側の表面（すなわち半導体部表面）には、ｐ型リサーフ領域１２ｃよりも外側に、ｐ型リサーフ領域１２ｃと離して、フィールド絶縁膜として例えばＬＯＣＯＳ法によるＬＯＣＯＳ膜１６が設けられている。ＬＯＣＯＳ膜１６は、終端構造部２２よりも外側に配置される他の素子と電気的に分離する素子分離領域として機能する。
第２並列ｐｎ層１５の内部には、ＬＯＣＯＳ膜１６の内側（チップ内側（活性領域２１側））の端部１７の下側（半導体部側）を覆うように、かつｐ型リサーフ領域１２ｃと離して、ｐ型領域１２ａが設けられている。ｐ型領域１２ａは、半導体部表面から第２並列ｐｎ層１５を深さ方向に貫通して第１並列ｐｎ層３に達する。ｐ型領域１２ａは、ＬＯＣＯＳ膜１６の内側の端部（ＬＯＣＯＳバーズビーク）１７によって半導体部表面に生じた段差下（ＬＯＣＯＳ膜１６の内側の端部１７直下（半導体部の、ＬＯＣＯＳ膜１６の内側の端部１７に接している部分））を含むように配置されていればよく、例えば、第１並列ｐｎ層３の隣り合う複数のｐ型領域１１上にわたってｐ型領域１１よりも広い幅で設けられていてもよいし、１つのｐ型領域１１上にのみにｐ型領域１１と同程度の幅で設けられていてもよい。
すなわち、ｐ型領域１２ａは、ＬＯＣＯＳ膜１６の内側の端部１７直下を含むように配置されていればよく、第１並列ｐｎ層３の１つのｐ型領域１１上にのみ設けられている場合であっても十分に耐圧を向上させることができる。第１並列ｐｎ層３の１つのｐ型領域１１上にのみｐ型領域１２ａを設ける場合、ＬＯＣＯＳ膜１６の内側の端部１７直下において横方向に隣り合うｐ型領域１２ａ，１２ｂ同士がつながらないようにイオン注入（後述する第３イオン注入３６）のドーズ量を適切に調整することにより、終端構造部２２（ｐ型リサーフ領域１２ｃよりも外側）における基体おもて面側の表面層をすべて超接合構造とすることが可能である。ｐ型リサーフ領域１２ｃの一部、第２並列ｐｎ層１５、ｐ型領域１２ａおよびＬＯＣＯＳ膜１６上には、第２層間絶縁膜１８を介してフィールドプレート電極１９が設けられている。フィールドプレート電極１９は、第１層間絶縁膜９によってソース電極１０と電気的に絶縁されている。
フィールドプレート電極１９の内側の端部は、第２層間絶縁膜１８を介してｐ型リサーフ領域１２ｃ上に延在している。チップ外周部には、第１層間絶縁膜９上に、ソース電極１０と離して、ストッパー電極（ＥＱＲ（ＥＱｕｉ−ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ：等電位ポテンシャルリング）電極）２０が設けられている。ストッパー電極２０は、第１層間絶縁膜９を深さ方向に貫通するコンタクトホールを介してフィールドプレート電極１９に接する。また、ストッパー電極２０は、第２層間絶縁膜１８、フィールドプレート電極１９および第１層間絶縁膜９を介してＬＯＣＯＳ膜１６、ｐ型領域１２ａおよび第２並列ｐｎ層１５の一部を覆う。ｎ+型半導体基板１の裏面（基体裏面）には、活性領域２１から終端構造部２２にわたってドレイン電極（不図示）が設けられている。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図３〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３〜６には、図２に示す終端構造部２２の、ｐ型リサーフ領域１２ｃよりも外側の部分を示す。まず、図３に示すように、エピタキシャル成長法により、ｎ+型半導体基板（半導体ウエハ）１のおもて面にｎ型エピタキシャル層４０を堆積する。次に、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層４０上に、第１並列ｐｎ層３のｎ型領域１３の形成領域に対応する部分が開口したレジストマスク３１を形成する。次に、レジストマスク３１をマスクとしてｎ型不純物を第１イオン注入３２する。この第１イオン注入３２により、図４に示すように、ｎ型エピタキシャル層４０の表面層に、第１並列ｐｎ層３のｎ型領域１３となるｎ型不純物領域４１が形成される（ドット状のハッチング部分）。
次に、レジストマスク３１を除去した後、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層４０上に、第１並列ｐｎ層３のｐ型領域１１の形成領域に対応する部分が開口したレジストマスク３３を形成する。次に、レジストマスク３３をマスクとしてｐ型不純物を第２イオン注入３４する。この第２イオン注入３４により、図５に示すように、ｎ型エピタキシャル層４０の表面層に、第１並列ｐｎ層３のｐ型領域１１となるｐ型不純物領域４２が形成される（斜線状のハッチング部分）。すなわち、ｎ型エピタキシャル層４０の表面層に、ｎ型不純物領域４１とｐ型不純物領域４２とが横方向に交互に繰り返し配置される。このｎ型エピタキシャル層４０の堆積と、ｎ型不純物領域４１およびｐ型不純物領域４２の形成と、を繰り返し行い、複数段積層されてなるｎ型エピタキシャル層４０の総厚さを所定厚さ（例えば第１並列ｐｎ層３の厚さ）にする。１段のｎ型エピタキシャル層４０にｎ型不純物領域４１およびｐ型不純物領域４２を形成する順序は入れ換え可能である。
次に、ｎ型エピタキシャル層４０上に新たに最上層となるｎ型エピタキシャル層（以下、最上層のｎ型エピタキシャル層４０とする）を堆積する。これにより、複数段積層されてなるｎ型エピタキシャル層４０の総厚さは、例えば製品厚さ（エピタキシャル基体の厚さ）となる。次に、フォトリソグラフィおよびエッチングにより、基体おもて面（エピタキシャル基体の、ｎ型エピタキシャル層４０側の表面）上に、所定位置が開口したレジストマスク３５を形成する。このレジストマスク３５には、ｐ型リサーフ領域１２ｃ、第２並列ｐｎ層１５のｐ型領域１２ｂ、および、後の工程で形成されるＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａの各形成領域に対応する部分にそれぞれ開口部を有する。レジストマスク３５の形成時、ＬＯＣＯＳ膜１６はまだ基体おもて面に形成されていないため、最上層のｎ型エピタキシャル層４０の表面にＬＯＣＯＳ膜１６による段差は存在しない。したがって、パターン不良を生じさせることなく、微細パターンのレジストマスク３５を精度よく形成することができる。
次に、レジストマスク３５をマスクとしてｐ型不純物を第３イオン注入３６する。この第３イオン注入３６により、図６に示すように、最上層のｎ型エピタキシャル層４０の表面層に、ｐ型リサーフ領域１２ｃとなるｐ型不純物領域（不図示）、第２並列ｐｎ層１５のｐ型領域１２ｂとなるｐ型不純物領域４３ｂ、および、ＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａとなるｐ型不純物領域４３ａが形成される（最も上段のハッチング部分）。この第３イオン注入３６は、例えば公知のｐ型リサーフ領域１２ｃを形成するためのイオン注入である。このため、工程数を増やすことなく、ｐ型リサーフ領域１２ｃと同時にｐ型領域１２ａ，１２ｂを形成することができる。また、最上層のｎ型エピタキシャル層４０には、ｎ型不純物領域４１を形成するためのｎ型不純物のイオン注入は行わず、ｐ型不純物を導入しない部分（すなわちレジストマスク３５で覆った部分。以下、ｎ型領域とする）４４を第２並列ｐｎ層１５のｎ型領域１４として残す。これによって、工程数を低減することができる。
上述した第１，２並列ｐｎ層３，１５を形成するための第１，２，３イオン注入３２，３４，３６においては、新たに堆積する上層のｎ型エピタキシャル層４０の表面層に形成するｎ型不純物領域４１およびｐ型不純物領域４２，４３ａ，４３ｂは、それぞれ、下層のｎ型エピタキシャル層４０の表面層に形成されたｎ型不純物領域４１およびｐ型不純物領域４２と縦方向に対向する位置に配置する。これら縦方向に対向するｎ型不純物領域４１同士、およびｐ型不純物領域４２，４３ａ，４３ｂ同士は、後述するＭＯＳゲート構造形成時の拡散工程において縦方向につながる。このため、この第１，２，３イオン注入３２，３４，３６時点において、上層のｎ型エピタキシャル層４０を形成するｎ型不純物領域４１およびｐ型不純物領域４２，４３ａ，４３ｂは、それぞれ、縦方向に対向する下層のｎ型エピタキシャル層４０のｎ型不純物領域４１およびｐ型不純物領域４２に接していなくてもよい。この場合、新たに積層したｎ型エピタキシャル層４０に形成するｎ型不純物領域４１およびｐ型不純物領域４２を、それぞれ深さ方向に対向するｎ型不純物領域４１およびｐ型不純物領域４２と離して配置されるように、第１，２，３イオン注入３２，３４，３６のドーズ量および加速エネルギーを設定すればよい。具体的には、第１，２イオン注入３２，３４のドーズ量および加速エネルギーは、例えば、リン（Ｐ）では１．５×１０13／ｃｍ2および１５０ｋｅＶであり、ボロン（Ｂ）では１．５×１０13／ｃｍ2および１００ｋｅＶである。また、第３イオン注入３６のドーズ量および加速エネルギーは、例えば、５．０×１０13／ｃｍ2および５０ｋｅＶである。
また、上述したｎ型エピタキシャル層４０のエピタキシャル成長は、後述する酸化膜成長（ＬＯＣＯＳ膜１６を形成するための熱処理）と同様に、例えば１１００℃以下程度の低温で行うことが好ましい。すなわち、上述したエピタキシャル成長や後述する酸化膜成長は、ｎ型不純物領域４１、ｎ型領域４４およびｐ型不純物領域４２，４３ａ，４３ｂの拡散を抑制した（ほぼ拡散させない）低い温度で行うことが好ましい。その理由は、横方向に隣り合うｐ型不純物領域４２同士やｐ型不純物領域４３ａ，４３ｂ同士がつながることを防止し、ｎ型不純物領域４１およびｎ型領域４４が消失することを防止することができるからである。また、半導体部中での不純物拡散を抑えて、エピタキシャル成長や酸化膜成長時に、縦方向に対向するｎ型不純物領域４１同士やｐ型不純物領域４２，４３ａ，４３ｂ同士を当該各領域の形成時とほぼ同様の状態、すなわち互いに離して配置した状態に可能な限り維持することで、オン抵抗を低減させることができるからである。
次に、減圧ＣＶＤ法により、基体おもて面上に窒化膜３７を形成する。次に、フォトリソグラフィおよびエッチングにより窒化膜３７を選択的に除去し、ｎ型エピタキシャル層４０の、ＬＯＣＯＳ膜１６の形成領域に対応する部分を露出させる。次に、窒化膜３７の残部をマスクとして例えばパイロジェニック酸化（熱処理）により、ｎ型エピタキシャル層４０の露出部分にＬＯＣＯＳ膜１６を形成する（第２熱処理工程）。このとき、ＬＯＣＯＳ膜１６の内側の端部１７がｐ型領域１２ａとなるｐ型不純物領域４３ａ上に位置するように、ＬＯＣＯＳ膜１６を形成する。パイロジェニック酸化などの熱酸化によってＬＯＣＯＳ膜１６を形成することで、ＬＯＣＯＳ膜１６と半導体部との密着性を高めることができるため、好ましい。
また、ＬＯＣＯＳ膜１６を形成するための熱処理は、上述したように横方向に隣り合うｐ型不純物領域４２同士やｐ型不純物領域４３ａ，４３ｂ同士がつながってｎ型不純物領域４１およびｎ型領域４４が消失しないように、また、縦方向に対向するｎ型不純物領域４１同士やｐ型不純物領域４２，４３ａ，４３ｂ同士が離れた状態で維持される（つながらない）ように、ｎ型不純物領域４１、ｎ型領域４４およびｐ型不純物領域４２，４３ａ，４３ｂの拡散を抑制した低い温度で長時間行うことが好ましい。具体的には、ＬＯＣＯＳ膜１６を形成するための熱処理条件は、例えば熱処理温度を１０００℃以下程度とし、熱処理時間を２００分間以上３５０分間以下程度とするのがよい。このような低温・長時間の熱処理による酸化膜成長は、特に、第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂの幅（繰り返しピッチ）が３．０μｍ以下である場合に有効である。一方、熱処理温度が低すぎる場合には、ＬＯＣＯＳ膜１６の厚さを十分に得ることができない。このため、ＬＯＣＯＳ膜１６を形成するための熱処理温度は、９５０℃以上程度であることが好ましい。
次に、窒化膜３７を除去した後、活性領域２１のＭＯＳゲート構造を形成する。具体的には、活性領域２１に例えばトレンチゲート型のＭＯＳゲート構造を形成する場合、まず、フォトリソグラフィおよびエッチングにより、基体おもて面上に、トレンチ４の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、基体おもて面から最上層のｎ型エピタキシャル層４０の厚さよりも深くトレンチ４を形成する。次に、トレンチ４の形成に用いたレジストマスクを除去する。次に、最上層のｎ型エピタキシャル層４０の表面およびトレンチ４の内壁に沿って絶縁膜を形成し、この絶縁膜上に、トレンチ４の内部に埋め込むようにポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、ポリシリコン層をパターニングする。
トレンチ４の内壁に沿って形成された絶縁膜がゲート絶縁膜５であり、トレンチ４の内部に埋め込まれたポリシリコン層がゲート電極６である。このとき、例えば、終端構造部２２においてｎ型エピタキシャル層４０の表面に形成された絶縁膜が第２層間絶縁膜１８となり、第２層間絶縁膜１８となる絶縁膜上に堆積されたポリシリコン層がフィールドプレート電極１９となる。次に、フォトリソグラフィおよびエッチングにより、基体おもて面上に、ｐ型ベース領域７の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｐ型不純物のイオン注入を行い、最上層のｎ型エピタキシャル層４０の表面層に、最上層のｎ型エピタキシャル層４０の厚さと同程度の深さでｐ型ベース領域７を形成する。
次に、ｐ型ベース領域７の形成に用いたレジストマスクを除去した後、熱処理（ドライブイン）によりｐ型ベース領域７を拡散させる（第２熱処理工程）。このｐ型ベース領域７の熱拡散処理において、ｐ型ベース領域７を拡散させると同時に、ｐ型リサーフ領域１２ｃとなるｐ型不純物領域、第２並列ｐｎ層１５のｐ型領域１２ｂとなるｐ型不純物領域４３ｂ、およびＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａとなるｐ型不純物領域４３ａを拡散させる。これにより、複数段積層されてなるｎ型エピタキシャル層４０の内部に縦方向に対向するｎ型不純物領域４１同士がつながり、かつ縦方向に対向するｐ型不純物領域４２，４３ａ，４３ｂ同士がつながる。これによって、第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂが形成される。第１，２並列ｐｎ層３，１５とｎ+型半導体基板１とに挟まれた部分に残るｎ型エピタキシャル層４０はｎ型バッファ層２となる。
このように、ｐ型ベース領域７の熱拡散処理前に、縦方向に対向するｎ型不純物領域４１同士、および、縦方向に対向するｐ型不純物領域４２同士がつながらないように、各工程での熱処理の条件が設定される。具体的には、ＬＯＣＯＳ膜１６を形成するための熱処理を低温度で行ったり、ｐ型リサーフ領域１２ｃの熱拡散処理を省略したりすることで、ＬＯＣＯＳ膜１６の形成からｐ型ベース領域７の熱拡散処理前までにおける半導体部中で不純物拡散を抑制している。そして、ｐ型ベース領域７の熱拡散処理によって、縦方向に対向するｎ型不純物領域４１同士、および縦方向に対向するｐ型不純物領域４２，４３ａ，４３ｂ同士をつなげることで、第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂを形成する。これにより、半導体部中での不純物拡散の悪影響によりオン抵抗が高くなることを抑制することができる。
次に、フォトリソグラフィおよびエッチングにより、基体おもて面上に、ｐ+型コンタクト領域（不図示）の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｐ型不純物のイオン注入を行い、ｐ型ベース領域７の内部にｐ+型コンタクト領域を形成する。次に、ｐ+型コンタクト領域の形成に用いたレジストマスクを除去した後、基体おもて面上に、ｎ+型ソース領域８の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｎ型不純物のイオン注入を行い、ｐ型ベース領域７の内部にｎ+型ソース領域８を形成する。次に、ｎ+型ソース領域８の形成に用いたレジストマスクを除去した後、基体おもて面を第１層間絶縁膜９で覆う。
次に、フォトリソグラフィおよびエッチングにより基体おもて面上の絶縁膜（ゲート絶縁膜５および第２層間絶縁膜１８となる絶縁膜）および第１層間絶縁膜９をパターニングし、ｎ+型ソース領域８およびｐ+型コンタクト領域が露出するコンタクトホールと、ｐ型リサーフ領域１２ｃが露出するコンタクトホールと、フィールドプレート電極１９の一部を露出するコンタクトホールとを形成する。次に、基体おもて面上に、コンタクトホールに埋め込むように金属電極を形成する。次に、フォトリソグラフィおよびエッチングにより金属電極をパターニングし、ソース電極１０、ストッパー電極２０、ゲートパッド（不図示）を形成する。その後、エピタキシャル基体をチップ状にダイシング（切断）することで、図１Ａ〜１Ｃ，２に示す超接合半導体装置が完成する。
以上、説明したように、実施の形態１によれば、ｎ型エピタキシャル層に第１並列ｐｎ層を形成するためのイオン注入を行い、さらに最上層のｎ型エピタキシャル層にｐ型リサーフ領域、第２並列ｐｎ層のｐ型領域およびＬＯＣＯＳ膜の内側の端部直下のｐ型領域を形成するためのイオン注入を行った後に、ＬＯＣＯＳ膜を形成するため、最上層のｎ型エピタキシャル層に各ｐ型領域を形成するためのイオン注入を行うにあたって、半導体部表面にＬＯＣＯＳ膜による段差が存在しない。このため、例えば低耐圧パワーデバイスを作製するにあたって、並列ｐｎ層の微細化を図った場合においても、パターン不良を生じさせることなくイオン注入用マスクを精度よく形成することができる。これにより、終端構造部において半導体部表面にまで達する第２並列ｐｎ層を精度よく形成することができ、終端構造部の耐圧を向上させることができる。また、第２並列ｐｎ層とともに、半導体部表面のＬＯＣＯＳ膜による段差を覆うようにｐ型領域を形成することができるため、ＬＯＣＯＳ膜の内側の端部直下での電界集中を緩和することができ、さらに終端構造部の耐圧を向上させることができる。したがって、終端構造部の耐圧を活性領域の耐圧よりも高くすることができ、素子全体の耐圧を向上させることができる。また、実施の形態１によれば、ＬＯＣＯＳ膜を低温の熱処理で形成し、かつｐ型ベース領域の熱拡散時にｐ型リサーフ領域、第１，２並列ｐｎ層の各領域およびＬＯＣＯＳ膜の内側の端部直下のｐ型領域を一括して拡散させるため、従来ＬＯＣＯＳ膜の形成などによって生じていた半導体部中での過剰な不純物拡散を抑制することができる。これにより、第１，２並列ｐｎ層が消失することを防止することができるため、第１，２並列ｐｎ層による低オン抵抗効果を得ることができる。したがって、低オン抵抗を実現するとともに、素子全体の耐圧を向上させることができる。
（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。図７〜１０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図７〜１０には、図２に示す終端構造部２２の、ｐ型リサーフ領域１２ｃよりも外側の部分を示す。実施の形態２にかかる半導体装置の構造は、実施の形態１と同様である（図１Ａ〜１Ｃ，２参照）。まず、図７に示すように、エピタキシャル成長法により、ｎ+型半導体基板（半導体ウエハ）６０のおもて面にｎ型エピタキシャル層６１を堆積する。次に、フォトリソグラフィおよびエッチングにより、ｎ型エピタキシャル層６１上に、第１並列ｐｎ層３のｐ型領域１１の形成領域に対応する部分が開口したレジストマスク６２を形成する。次に、レジストマスク６２をマスクとしてｐ型不純物を第４イオン注入６３する。この第４イオン注入６３により、図８に示すように、ｎ型エピタキシャル層６１の表面層に、第１並列ｐｎ層３のｐ型領域１１となるｐ型不純物領域６４が形成される（斜線状のハッチング部分）。すなわち、実施の形態１にかかる半導体装置の製造方法との違いは、ｎ型エピタキシャル層６１の表面層に、ｐ型不純物領域６４のみが横方向に繰り返し配置される点である。このｎ型エピタキシャル層６１の堆積と、ｐ型不純物領域６４の形成と、レジストマスク６２の除去と、を繰り返し行い、複数段積層されてなるｎ型エピタキシャル層６１の総厚さを所定厚さ（例えば第１並列ｐｎ層３の厚さ）にする。
次に、図９に示すように、ｎ型エピタキシャル層６１上に新たに最上層となるｎ型エピタキシャル層（以下、最上層のｎ型エピタキシャル層６１とする）を堆積する。これにより、複数段積層されてなるｎ型エピタキシャル層６１の総厚さは、例えば製品厚さ（エピタキシャル基体の厚さ）となる。次に、フォトリソグラフィおよびエッチングにより、基体おもて面（エピタキシャル基体の、ｎ型エピタキシャル層６１側の表面）上に、所定位置が開口したレジストマスク６６を形成する。このレジストマスク６６には、ｐ型リサーフ領域１２ｃ、第２並列ｐｎ層１５のｐ型領域１２ｂ、および、後の工程で形成されるＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａの各形成領域に対応する部分にそれぞれ開口部を有する。レジストマスク６６の形成時、ＬＯＣＯＳ膜１６はまだ基体おもて面に形成されていないため、最上層のｎ型エピタキシャル層６１の表面にＬＯＣＯＳ膜１６による段差は存在しない。したがって、実施の形態１と同様に、パターン不良を生じさせることなく、微細パターンのレジストマスク６６を精度よく形成することができる。
次に、レジストマスク６６をマスクとしてｐ型不純物を第５イオン注入６５する。この第５イオン注入６５により、図１０に示すように、最上層のｎ型エピタキシャル層６１の表面層に、ｐ型リサーフ領域１２ｃとなるｐ型不純物領域（不図示）、第２並列ｐｎ層１５のｐ型領域１２ｂとなるｐ型不純物領域６８ｂ、および、ＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａとなるｐ型不純物領域６８ａが形成される（最も上段のハッチング部分）。この第５イオン注入６５は、例えば公知のｐ型リサーフ領域１２ｃを形成するためのイオン注入である。このため、工程数を増やすことなく、ｐ型リサーフ領域１２ｃと同時にｐ型領域１２ａ，１２ｂを形成することができる。また、最上層のｎ型エピタキシャル層６１には、ｐ型不純物を導入しない部分（すなわちレジストマスク６６で覆った部分。以下、ｎ型領域とする）６７を第２並列ｐｎ層１５のｎ型領域１４として残す。さらに、第１並列ｐｎ層３の形成の際には、ｎ型エピタキシャル層６１の表面層にｎ型不純物領域を形成するためのイオン注入を行わない。これによって、工程数を低減することができる。
上述した第１，２並列ｐｎ層３，１５を形成するための第４，５イオン注入６３，６５においては、新たに堆積する上層のｎ型エピタキシャル層６１の表面層に形成するｐ型不純物領域６４，６８ａ，６８ｂは、それぞれ、下層のｎ型エピタキシャル層６１の表面層に形成されたｐ型不純物領域６４と縦方向に対向する位置に配置する。これら縦方向に対向するｐ型不純物領域６４，６８ａ，６８ｂ同士は、後述するＭＯＳゲート構造形成時の拡散工程において縦方向につながる。このため、この第４，５イオン注入６３，６５時点において、上層のｎ型エピタキシャル層６１に形成するｐ型不純物領域６４，６８ａ，６８ｂは、それぞれ、縦方向に対向する下層のｎ型エピタキシャル層６１のｐ型不純物領域６４に接していなくてもよい。この場合、新たに積層したｎ型エピタキシャル層６１に形成するｐ型不純物領域６４を、それぞれ深さ方向に対向するｐ型不純物領域６４同士が離れて配置されるように、第４，５イオン注入６３，６５のドーズ量および加速エネルギーを設定すればよい。第４イオン注入６３のドーズ量および加速エネルギーは、例えば、ボロンでは１．５×１０13／ｃｍ2および１００ｋｅＶ程度である。また、第５イオン注入６５のドーズ量および加速エネルギーは、例えば、５．０×１０13／ｃｍ2および５０ｋｅＶ程度である。
また、上述したｎ型エピタキシャル層６１のエピタキシャル成長は、後述する酸化膜成長（ＬＯＣＯＳ膜１６を形成するための熱処理）と同様に、例えば１１００℃以下程度の低温で行うことが好ましい。すなわち、上述したエピタキシャル成長や後述する酸化膜成長は、ｐ型不純物領域６４，６８ａ，６８ｂの拡散を抑制した（ほぼ拡散させない）低い温度で行うことが好ましい。その理由は、横方向に隣り合うｐ型不純物領域６４同士やｐ型不純物領域６８ａ，６８ｂ同士がつながることを防止することができるからである。また、半導体部中での不純物拡散を抑えて、エピタキシャル成長や酸化膜成長時に、縦方向に対向するｐ型不純物領域６４，６８ａ，６８ｂ同士を当該各領域の形成時とほぼ同様の状態、すなわち互いに離して配置した状態に可能な限り維持することで、オン抵抗を低減させることができるからである。
次に、減圧ＣＶＤ法により、基体おもて面上に窒化膜３７を形成する。次に、フォトリソグラフィおよびエッチングにより窒化膜３７を選択的に除去し、ｎ型エピタキシャル層６１の、ＬＯＣＯＳ膜１６の形成領域に対応する部分を露出させる。次に、窒化膜３７の残部をマスクとして例えばパイロジェニック酸化（熱処理）により、ｎ型エピタキシャル層６１の露出部分にＬＯＣＯＳ膜１６を形成する（第２熱処理工程）。このとき、ＬＯＣＯＳ膜１６の内側の端部１７がｐ型領域１２ａとなるｐ型不純物領域６８ａ上に位置するように、ＬＯＣＯＳ膜１６を形成する。パイロジェニック酸化などの熱酸化によってＬＯＣＯＳ膜１６を形成することで、ＬＯＣＯＳ膜１６と半導体部との密着性を高めることができるため、好ましい。
また、ＬＯＣＯＳ膜１６を形成するための熱処理は、上述したように横方向に隣り合うｐ型不純物領域６４同士やｐ型不純物領域６８ａ，６８ｂ同士がつながらないように、また、縦方向に対向するｐ型不純物領域６４，６８ａ，６８ｂ同士が離れた状態で維持されるように、ｐ型不純物領域６４，６８ａ，６８ｂの拡散を抑制した低い温度で長時間行うことが好ましい。具体的には、ＬＯＣＯＳ膜１６を形成するための熱処理条件は、例えば熱処理温度を１０００℃以下程度とし、熱処理時間を２００分間以上３５０分間以下程度とするのがよい。このような低温・長時間の熱処理による酸化膜成長は、特に、第１，２並列ｐｎ層３，１５のｐ型領域１１，１２ｂの間隔（ピッチ）が３．０μｍ以下である場合に有効である。一方、熱処理温度が低すぎる場合には、ＬＯＣＯＳ膜１６の厚さを十分に得ることができない。このため、ＬＯＣＯＳ膜１６を形成するための熱処理温度は、９５０℃以上程度であることが好ましい。
次に、窒化膜３７を除去した後、活性領域２１のＭＯＳゲート構造を形成する。具体的には、活性領域２１に例えばトレンチゲート型のＭＯＳゲート構造を形成する場合、まず、フォトリソグラフィおよびエッチングにより、基体おもて面上に、トレンチ４の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、基体おもて面から最上層のｎ型エピタキシャル層６１の厚さよりも深くトレンチ４を形成する。次に、トレンチ４の形成に用いたレジストマスクを除去する。次に、最上層のｎ型エピタキシャル層６１の表面およびトレンチ４の内壁に沿って絶縁膜を形成し、この絶縁膜上に、トレンチ４の内部に埋め込むようにポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積する。そして、ポリシリコン層をパターニングする。
トレンチ４の内壁に沿って形成された絶縁膜がゲート絶縁膜５であり、トレンチ４の内部に埋め込まれたポリシリコン層がゲート電極６である。このとき、例えば、終端構造部２２においてｎ型エピタキシャル層６１の表面に形成された絶縁膜が第２層間絶縁膜１８となり、第２層間絶縁膜１８となる絶縁膜上に堆積されたポリシリコン層がフィールドプレート電極１９となる。次に、フォトリソグラフィおよびエッチングにより、基体おもて面上に、ｐ型ベース領域７の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｐ型不純物のイオン注入を行い、最上層のｎ型エピタキシャル層６１の表面層に、最上層のｎ型エピタキシャル層６１の厚さと同程度の深さでｐ型ベース領域７を形成する。
次に、ｐ型ベース領域７の形成に用いたレジストマスクを除去した後、熱処理（ドライブイン）によりｐ型ベース領域７を拡散させる（第２熱処理工程）。このｐ型ベース領域７の熱拡散処理において、ｐ型ベース領域７を拡散させると同時に、ｐ型リサーフ領域１２ｃとなるｐ型不純物領域、第２並列ｐｎ層１５のｐ型領域１２ｂとなるｐ型不純物領域６８ｂ、およびＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａとなるｐ型不純物領域６８ａを拡散させる。これにより、複数段積層されてなるｎ型エピタキシャル層６１の内部に縦方向に対向するｐ型不純物領域６４，６８ａ，６８ｂ同士がつながる。これによって、図２に示す第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂが形成される。第１，２並列ｐｎ層３，１５とｎ+型半導体基板１とに挟まれた部分に残るｎ型エピタキシャル層６１はｎ型バッファ層２となる。
このように、ｐ型ベース領域７の熱拡散処理前に、縦方向に対向するｐ型不純物領域６４同士がつながらないように、各工程での熱処理の条件が設定される。具体的には、ＬＯＣＯＳ膜１６を形成するための熱処理を低温度で行ったり、ｐ型リサーフ領域１２ｃの熱拡散処理を省略したりすることで、ＬＯＣＯＳ膜１６の形成からｐ型ベース領域７の熱拡散処理前までにおける半導体部中で不純物拡散を抑制している。そして、ｐ型ベース領域７の熱拡散処理によって、縦方向に対向するｐ型不純物領域６４，６８ａ，６８ｂ同士をつなげることで、第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂを形成する。これにより、半導体部中での不純物拡散の悪影響によりオン抵抗が高くなることを抑制することができる。
次に、フォトリソグラフィおよびエッチングにより、基体おもて面上に、ｐ+型コンタクト領域（不図示）の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｐ型不純物のイオン注入を行い、ｐ型ベース領域７の内部にｐ+型コンタクト領域を形成する。次に、ｐ+型コンタクト領域の形成に用いたレジストマスクを除去した後、基体おもて面上に、ｎ+型ソース領域８の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｎ型不純物のイオン注入を行い、ｐ型ベース領域７の内部にｎ+型ソース領域８を形成する。次に、ｎ+型ソース領域８の形成に用いたレジストマスクを除去した後、基体おもて面を第１層間絶縁膜９で覆う。
次に、フォトリソグラフィおよびエッチングにより基体おもて面上の絶縁膜（ゲート絶縁膜５および第２層間絶縁膜１８となる絶縁膜）および第１層間絶縁膜９をパターニングし、ｎ+型ソース領域８およびｐ+型コンタクト領域が露出するコンタクトホールと、ｐ型リサーフ領域１２ｃが露出するコンタクトホールと、フィールドプレート電極１９の一部を露出するコンタクトホールとを形成する。次に、基体おもて面上に、コンタクトホールに埋め込むように金属電極を形成する。次に、フォトリソグラフィおよびエッチングにより金属電極をパターニングし、ソース電極１０、ストッパー電極２０、ゲートパッド（不図示）を形成する。その後、エピタキシャル基体をチップ状にダイシング（切断）することで、図１Ａ〜１Ｃ，２に示す超接合半導体装置が完成する。
以上、説明したように、実施の形態２の半導体装置の製造方法によれば、前述した実施の形態１と同様の効果を得ることができる。
（実施の形態３）
実施の形態３にかかる半導体装置の製造方法について説明する。図１１〜１７は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図１１〜１７には、図２に示す終端構造部２２の、ｐ型リサーフ領域１２ｃよりも外側の部分を示す。実施の形態３にかかる半導体装置の構造は、実施の形態１と同様である（図１Ａ〜１Ｃ，２参照）。実施の形態３にかかる半導体装置の製造方法は、第１並列ｐｎ層３の形成方法が実施の形態１と異なる。
具体的には、まず、図１１に示すように、エピタキシャル成長法により、ｎ+型半導体基板（半導体ウエハ）７０のおもて面にｎ型エピタキシャル層７１を所定の厚さ（例えば第１並列ｐｎ層３の厚さ）に堆積する。次に、ｎ型エピタキシャル層７１上に、絶縁膜７２を形成する。絶縁膜７２は、例えば、熱酸化膜、または、気相成長法による酸化膜や窒化膜の単層膜、もしくは酸化膜と窒化膜との積層膜であってもよい。次に、絶縁膜７２のパターニングを行い、第１並列ｐｎ層３のｐ型領域１１の形成領域に対応する部分に開口部を形成する。
次に、図１２に示すように、絶縁膜７２の残部をマスクとして、例えば異方性ドライエッチング装置によりエッチングを行い、ｎ型エピタキシャル層７１に、ｎ+型半導体基板７０に達しない深さでトレンチ７３を形成する。ｎ型エピタキシャル層７１の、トレンチ７３の内壁に露出された部分にエッチングによるダメージ層が存在する場合、さらに、半導体に対するダメージの低いエッチングや犠牲酸化もしくはその両方を行うことでトレンチ７３の内壁のダメージ層を除去する。半導体に対するダメージの低いエッチングとするには、例えばＲＩＥ（リアクティブ・イオン・エッチング）のようにエッチング物質を電界などにより物理的に半導体に衝突させるエッチングではなく、ＣＤＥ（ケミカル・ドライ・エッチング）のように電界がほとんど掛からずエッチング物質が化学的に半導体をエッチングする方式や薬液によるウェットエッチングを行うことが望ましい。
次に、図１３に示すように、ｐ型半導体層（ｐ型エピタキシャル層）７４をエピタキシャル成長させてトレンチ７３の内部に充填する。このとき、ｐ型半導体層７４の表面が少なくともｎ型エピタキシャル層７１の表面よりも高くなるようにｐ型半導体層７４を成長させることで、トレンチ７３の内部にｐ型半導体層７４を完全に充填することができる。次に、図１４に示すように、絶縁膜７２をストッパーとしてｐ型半導体層７４を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などにより研磨し、ｐ型半導体層７４の、絶縁膜７２上に堆積した部分を除去する。
次に、図１５に示すように、絶縁膜７２の残部とともに、ｐ型半導体層７４の、絶縁膜７２の残部と同じ厚さ分をさらに研磨して除去する。すなわち、ｐ型半導体層７４の、ｎ型エピタキシャル層７１の表面から突出した部分を絶縁膜７２ごと除去することで、ｎ型エピタキシャル層７１とｐ型半導体層７４との表面の高さを合せ平坦化する。このようにして、ｐ型半導体層７４と、ｎ型エピタキシャル層７１のトレンチ７３間に挟まれた部分とを横方向に交互に繰り返し配置した第１並列ｐｎ層３を形成する。ｐ型半導体層７４は第１並列ｐｎ層３のｐ型領域１１となる部分であり、ｎ型エピタキシャル層７１のトレンチ７３間に挟まれた部分は第１並列ｐｎ層３のｎ型領域１３となる部分である。
また、第１並列ｐｎ層３を形成するにあたって、トレンチ７３の形成工程中もしくはトレンチ７３の形成工程後に、絶縁膜７２を例えばエッチングにより完全に除去し、その後、トレンチ７３の内部にｐ型半導体層７４をエピタキシャル成長させてもよい（不図示）。この場合、ｐ型半導体層７４の、ｎ型エピタキシャル層７１の表面から突出した部分を、例えば１回の研磨によって除去する。これにより、上述した絶縁膜７２をストッパーとする場合と同様に、ｎ型エピタキシャル層７１とｐ型半導体層７４との表面の高さを合せ平坦化した第１並列ｐｎ層３を形成可能である。
次に、図１６に示すように、ｎ型エピタキシャル層７１上（すなわち第１並列ｐｎ層３上）に、実施の形態１と同様に、新たに最上層のｎ型エピタキシャル層７５を堆積する。次に、基体おもて面（エピタキシャル基体の、ｎ型エピタキシャル層７５側の表面）上に、実施の形態１と同様に、ｐ型リサーフ領域１２ｃおよびｐ型領域１２ａ，１２ｂの各形成領域に対応する部分が開口したレジストマスク７６を形成する。このとき、実施の形態１と同様に、ＬＯＣＯＳ膜１６はまだ基体おもて面に形成されていないため、最上層のｎ型エピタキシャル層７５の表面にＬＯＣＯＳ膜１６による段差は存在しない。したがって、実施の形態１と同様の効果が得られる。
次に、レジストマスク７６をマスクとしてｐ型不純物を第６イオン注入７７する。この第６イオン注入７７により、図１７に示すように、実施の形態１と同様に、最上層のｎ型エピタキシャル層７５の表面層に、ｐ型リサーフ領域１２ｃとなるｐ型不純物領域（不図示）、第２並列ｐｎ層１５のｐ型領域１２ｂとなるｐ型不純物領域７８ｂ、および、ＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａとなるｐ型不純物領域７８ａが形成される（最も上段のハッチング部分）。この第６イオン注入７７は、例えば公知のｐ型リサーフ領域１２ｃを形成するためのイオン注入である。このため、第６イオン注入７７によってｐ型不純物領域７８ａ，７８ｂを形成することで実施の形態１と同様の効果が得られる。また、最上層のｎ型エピタキシャル層７５には、実施の形態１と同様に、ｐ型不純物を導入しない部分（すなわちレジストマスク７６で覆った部分（ｎ型領域））７９を第２並列ｐｎ層１５のｎ型領域１４として残す。
また、最上層のｎ型エピタキシャル層７５の内部にｐ型不純物領域７８（ｐ型リサーフ領域１２ｃとなるｐ型不純物領域、ｐ型不純物領域７８ａ，７８ｂ）を形成するにあたって、ｐ型不純物領域７８は、それぞれトレンチ７３内部のｐ型半導体層７４と縦方向に対向する位置に配置する。これにより、縦方向に対向するｐ型不純物領域７８とｐ型半導体層７４とが、後に行うＭＯＳゲート構造形成時の拡散工程においてつながる。このため、第６イオン注入７７時点において、ｐ型不純物領域７８はｐ型半導体層７４に接していなくてもよい。第６イオン注入７７のドーズ量および加速エネルギーは、耐圧クラスによって異なるが例えば、ドーパントとしてボロンを用いた場合、それぞれ５．０×１０12／ｃｍ2以上程度および１００ｋｅＶ以上程度である。符号８０は、後の工程でＬＯＣＯＳ膜１６を形成する際にマスクとして用いる窒化膜である。その後、実施の形態１と同様に、ＬＯＣＯＳ膜１６の形成工程以降の工程を順に行うことで、図１Ａ〜１Ｃ，２に示す超接合半導体装置が完成する。
上述した実施の形態３にかかる半導体装置の製造方法において、主要な各部の寸法および不純物濃度の好ましい条件の一例は、次の通りである。ｎ+型半導体基板７０の不純物濃度は２．０×１０19／ｃｍ3程度である。ｎ型エピタキシャル層７１の不純物濃度は５．０×１０15／ｃｍ3以上程度であり、その厚さは２．０μｍ以上程度である。トレンチ７３の幅は第１並列ｐｎ層３のｐｎカラムピッチ（ｐ型半導体層７４とｎ型エピタキシャル層７１との繰り返しピッチ）の約半分程度であり、その厚さは２．０μｍ以上程度である。ｐ型半導体層７４の不純物濃度は５．０×１０15／ｃｍ3以上程度である。第１並列ｐｎ層３のｐｎカラムピッチ、および第２並列ｐｎ層１５のｐｎカラムピッチ（ｐ型領域１２ｂとｎ型領域１４との繰り返しピッチ）はともに２．０μｍ程度である。第２並列ｐｎ層１５が形成される最上層のｎ型エピタキシャル層７５の不純物濃度は１．０×１０16／ｃｍ3以上程度である。
以上、説明したように、実施の形態３によれば、ｎ型エピタキシャル層に形成したトレンチの内部にｐ型半導体層を埋め込むことで第１並列ｐｎ層を形成する場合であっても、その後の工程を実施の形態１と同様に行うことで実施の形態１と同様の効果を得ることができる。さらに、例えば、ｎ型エピタキシャル層の堆積およびイオン注入を繰り返し行って第１並列ｐｎ層のｐ型領域およびｎ型領域となる複数のｐｎカラムを積層する場合、縦方向に対向するｐｎカラム同士の横方向の位置や不純物濃度のばらつきが生じる虞がある。一方、実施の形態３によれば、トレンチの内部にｐ型半導体層を埋め込むことで第１並列ｐｎ層を形成することができるため、ｐｎカラムの横方向の位置や不純物濃度のばらつきが生じない。このため、第１並列ｐｎ層のｐｎカラムピッチを微細化可能となり、低オン抵抗（低オン電圧）化を図ることができる。
（実施の形態４）
実施の形態４にかかる半導体装置の構造について説明する。図１８Ａは、実施の形態４にかかる半導体装置の平面構造を示す平面図である。図１８Ｂ，１８Ｃは、実施の形態４にかかる半導体装置の断面構造を示す断面図である。図１８Ａには、ｎ+型半導体基板１上に複数段のエピタキシャル層が積層されてなるエピタキシャル基体（半導体チップ）をおもて面側（上方）から見た終端構造部２２の半導体部表面（超接合構造を構成する第２並列ｐｎ層１５の表面）を示す。図１８Ｂには図１８ＡのＤ−Ｄ’断面図を示し、図１８Ｃには、図１８ＡのＥ−Ｅ’断面図を示す。図１８Ａの切断線Ｆ−Ｆ’における断面構造は、実施の形態１の切断線Ｃ−Ｃ’における断面構造と同様である（図２参照）。
実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２並列ｐｎ層１５のｐ型領域１２ｂおよびｎ型領域１４がｐ型リサーフ領域１２ｃの周囲を囲む同心円状（環状）の平面レイアウトに配置されている点である。これにより、隣接するｐ型領域１２ｂおよびｎ型領域１４において、ｐ型領域１２ｂの幅がｎ型領域１４の幅に比べて部分的に大きくなることを防止し、ｐ型領域１２ｂの不純物濃度がｎ型領域１４の不純物濃度に比べて相対的に高くなることを防止することができる。このため、第２並列ｐｎ層１５を概ねチャージバランスにすることができる。図１８Ａにおいて第２並列ｐｎ層１５に図示された切断線Ｄ−Ｄ’，Ｅ−Ｅ’に平行な点線は（縦点線）は、第２並列ｐｎ層１５直下における第１並列ｐｎ層３のｎ型領域１３とｐ型領域１１との境界である。
実施の形態４にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、第２並列ｐｎ層１５を形成する際に用いるレジストマスクの、ｐ型領域１２ｂの形成領域に対応する開口パターンを環状にすればよい。また、実施の形態２，３にかかる半導体装置の製造方法や後述する実施の形態５にかかる半導体装置の製造方法を適用して実施の形態４にかかる半導体装置を作製してもよい。この場合においても、第２並列ｐｎ層１５を形成する際に用いるレジストマスクの、ｐ型領域１２ｂの形成領域に対応する開口パターンを環状にすればよい。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、第２並列ｐｎ層を環状の平面レイアウトに配置することで、第２並列ｐｎ層を概ねチャージバランスにすることができるため、第２並列ｐｎ層のチャージアンバランスによる終端構造部２２の耐圧低下を防ぐことができる。
（実施の形態５）
実施の形態５にかかる半導体装置の製造方法について説明する。図１９は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の構造は、実施の形態１と同様である（図１Ａ〜１Ｃ，２参照）。実施の形態５にかかる半導体装置の製造方法が実施の形態３にかかる半導体装置の製造方法と異なる点は、第１並列ｐｎ層３を形成するにあたって、ｐ型エピタキシャル層８２にトレンチ８３を形成し、トレンチ８３の内部にｎ型半導体層（ｎ型エピタキシャル層）８４を埋め込む点である。
具体的には、まず、ｎ+型半導体基板７０上に、ｎ型エピタキシャル層８１およびｐ型エピタキシャル層８２をそれぞれ任意の厚さで順に積層する。ｎ型エピタキシャル層８１は、ｎ型バッファ層として機能する。次に、ｐ型エピタキシャル層８２上に、実施の形態３と同様に、トレンチ８３を形成するためのエッチング用マスクとして用いる絶縁膜を形成する。この絶縁膜のパターニングを行い、第１並列ｐｎ層３のｎ型領域１３の形成領域に対応する部分に開口を形成する。
次に、絶縁膜の残部をマスクとして、例えば異方性ドライエッチング装置によりエッチングを行い、ｐ型エピタキシャル層８２に、ｐ型エピタキシャル層８２を深さ方向に貫通してｎ型エピタキシャル層８１に達するトレンチ８３を形成する。ｐ型エピタキシャル層８２の、トレンチ８３の内壁に露出された部分にエッチングによるダメージ層が存在する場合、さらに、エピタキシャル層に対するダメージの低いエッチングや犠牲酸化もしくはその両方を行うことでトレンチ８３内壁のダメージ層を除去する。
次に、絶縁膜７２を除去した後、ｎ型半導体層８４を任意の厚さにエピタキシャル成長させトレンチ８３の内部に充填する。このとき、ｐ型エピタキシャル層８２の表面上に所定の厚さでｎ型半導体層８４が堆積されるように、ｎ型半導体層８４をエピタキシャル成長させる。ｎ型半導体層８４の、ｐ型エピタキシャル層８２の表面上に堆積した部分は、最上層のｎ型エピタキシャル層となる。これにより、ｐ型エピタキシャル層８２の、トレンチ８３間に挟まれた部分と、ｎ型半導体層８４とを横方向に交互に繰り返し配置した第１並列ｐｎ層３が形成される。ｐ型エピタキシャル層８２のトレンチ８３間に挟まれた部分は第１並列ｐｎ層３のｐ型領域１１となる部分であり、ｎ型半導体層８４は第１並列ｐｎ層３のｎ型領域１３となる部分である。ここまでの状態が図１９に示されている。
次に、ｎ型半導体層８４の表面の、トレンチ８３上方の中央部付近に生じている凹みをＣＭＰなどにより研磨することでウェハ（ｎ型半導体層８４の表面）を平坦化する。このｎ型半導体層８４の表面の凹みは、深さ０．２μｍ以下と小さく、また後にＭＯＳゲート構造を構成するトレンチを形成する際に除去されるため、残したままでも何ら問題ない。また、ｎ型半導体層８４の、ｐ型エピタキシャル層８２の表面上に堆積した部分（すなわちｎ型半導体層８４の、第１並列ｐｎ層３上の部分）の不純物濃度を第１並列ｐｎ層３のｎ型領域１３となる部分の不純物濃度より高くしてもよい。この場合、ｎ型半導体層８４を堆積した後（またはｎ型半導体層８４の表面を平坦化した後）、ｎ型半導体層８４の表面より例えばリンなどのｎ型不純物をイオン注入し、その後第１並列ｐｎ層３の上層となる部分の厚さ分の熱拡散を行えばよい。
次に、ｎ型半導体層８４のうち、第１並列ｐｎ層３の上層となる部分の表面層に、ｐ型リサーフ領域１２ｃ、第２並列ｐｎ層１５のｐ型領域１２ｂ、および、ＬＯＣＯＳ膜１６の内側の端部１７直下のｐ型領域１２ａを形成する。ｐ型リサーフ領域１２ｃおよびｐ型領域１２ａ，１２ｂの形成方法は、実施の形態３と同様である。その後、実施の形態３と同様に、ＬＯＣＯＳ膜１６の形成工程以降の工程を順に行うことで、図１Ａ〜１Ｃ，２に示す超接合半導体装置が完成する。
実施の形態５においては、ｐ型エピタキシャル層８２に形成したトレンチ８３の内部にｎ型半導体層８４を埋め込むことで、第１並列ｐｎ層３のｎ型領域１３となる部分と、最上層のｎ型エピタキシャル層となる部分とを同時に形成することができる。また、トレンチ８３の内部にｎ型半導体層８４を埋め込んだ後に表面研磨も必要ない。このため、工程を簡略化することができ、工程削減による低コスト化を図ることができる。
上述した実施の形態５にかかる半導体装置の製造方法において、主要な各部の寸法および不純物濃度の好ましい条件の一例は、次の通りである。ｎ+型半導体基板７０の不純物濃度は２．０×１０19／ｃｍ3程度である。ｎ型エピタキシャル層８１の不純物濃度は１．０×１０16／ｃｍ3以上程度であり、その厚さは２．０μｍ程度である。トレンチ８３の幅は第１並列ｐｎ層３のｐｎカラムピッチ（ｐ型エピタキシャル層８２とｎ型半導体層８４との繰り返しピッチ）の約半分程度であり、その厚さは２．０μｍ以上程度である。ｐ型エピタキシャル層８２の不純物濃度は５．０×１０15／ｃｍ3以上程度であり、その厚さは２．０μｍ以上程度である。第１並列ｐｎ層３のｐｎカラムピッチは２．０μｍ程度である。ｎ型半導体層８４の不純物濃度は５．０×１０15／ｃｍ3程度である。
以上、説明したように、実施の形態５によれば、実施の形態３と同様の効果を得ることができる。また、実施の形態５によれば、ｐ型エピタキシャル層に形成したトレンチの内部にｎ型半導体層を埋め込んで第１並列ｐｎ層を形成することで、工程を簡略化することができるため、低コスト化を図ることができる。
（実施例１）
次に、実施の形態にかかる半導体装置の耐圧について検証した。図２０は、実施例１にかかる半導体装置の等電位線を示す説明図である。図２１は、比較例の半導体装置の等電位線を示す説明図である。図２２は、比較例の半導体装置の構造を模式的に示す断面図である。まず、上述した実施の形態にかかる半導体装置の製造方法にしたがい、超接合半導体装置を作製（製造）した（以下、実施例１とする）。比較として、実施例１よりも高い熱処理温度（酸化温度：１１００℃）でＬＯＣＯＳ膜１６を形成した後、終端構造部２２にｐ型領域１２ａ，１２ｂを形成するためのｐ型不純物のイオン注入を行った超接合半導体装置（以下、比較例とする）を用意した。比較例の、ＬＯＣＯＳ膜１６を形成するタイミングおよびＬＯＣＯＳ膜１６の酸化条件以外の構成は、実施例１と同様である。これら実施例１および比較例について等電位線をシミュレーションした結果をそれぞれ図２０，２１に示す。比較例の断面構造をシミュレーションした結果を図２２に示す。
図２０に示すように、実施例１においては、ＬＯＣＯＳ膜１６の内側の端部１７直下にｐ型領域１２ａを設けたことで、半導体部の、ＬＯＣＯＳ膜１６の内側の端部１７直下の部分５１における等電位線（黒実線）の間隔がｐ型領域１２ａを設けない場合よりも広がり、電界が緩和されていることが確認された。すなわち、ＬＯＣＯＳ膜１６の内側の端部１７直下の部分５１にｐ型領域１２ａと同程度の厚さの薄いｎ型領域が配置された場合に生じるブレークダウン発生箇所が存在しない。また、ＬＯＣＯＳ膜１６の内側の端部１７直下の部分５１において、ＬＯＣＯＳ膜１６と半導体部との界面付近まで空乏層（白実線）が拡がっている。このため、ＬＯＣＯＳ膜１６と半導体部との界面付近での空乏層の拡がりの程度に応じて、終端構造部２２の耐圧を向上させることができる。
一方、図２１に示すように、比較例では、ＬＯＣＯＳ膜１６の内側の端部１７によって半導体表面に生じた段差下にｐ型領域１２ａが形成されない（ｐ型領域１２ａが段差を覆わない）ことが確認された。このため、ＬＯＣＯＳ膜１６の内側の端部１７直下の部分がブレークダウン発生箇所５２となり、終端構造部２２の耐圧が活性領域２１の耐圧よりも低くなっていることが確認された。また、比較例では、ＬＯＣＯＳ膜１６の形成後にｐ型領域１２ａ，１２ｂを形成するためのｐ型不純物のイオン注入を行うため、ｐ型領域１２ａ，１２ｂの拡散が抑えられ、実施例１と同様に第２並列ｐｎ層１５が形成されているように見える。しかし、図２２に示すように、イオン注入用マスクのパターニング精度の許容限界により、第２並列ｐｎ層１５のｐ型領域１２ｂ同士が横方向につながり、第２並列ｐｎ層１５のｎ型領域１４が消失していることが確認された（符号５３で示す部分）。したがって、ＬＯＣＯＳ膜１６の酸化温度は低いことが好ましい。
（実施例２）
次に、ＬＯＣＯＳ膜１６の酸化温度と第２並列ｐｎ層１５のｐ型領域１２ｂの拡散長（幅）との関係について検証した。図２３は、酸化温度とｐ型領域の拡散長との関係を示す特性図である。上述した実施の形態にかかる半導体装置の製造方法にしたがい、ＬＯＣＯＳ膜１６の酸化温度が異なる複数の超接合半導体装置を作製した（以下、実施例２とする）。各実施例２ともにＬＯＣＯＳ膜１６の厚さを８０００Åとした。これら各実施例２について、ＬＯＣＯＳ膜１６の酸化時間（熱処理時間）と、第２並列ｐｎ層１５のｐ型領域１２ｂの拡散長とを測定した結果を図２３に示す。図２３には、横軸にＬＯＣＯＳ膜１６の酸化温度を示し、縦軸に第２並列ｐｎ層１５のｐ型領域１２ｂの拡散長を示す。また、各酸化温度におけるＬＯＣＯＳ膜１６の酸化時間を各プロット（■）付近に示す。
図２３に示す結果より、ＬＯＣＯＳ膜１６の酸化温度を１１００℃とした場合（上記比較例）に比べて、ＬＯＣＯＳ膜１６の酸化温度を１０００℃以下に抑えることで、第２並列ｐｎ層１５のｐ型領域１２ｂの拡散長を１μｍ以上小さくすることができることが確認された。なお、ＬＯＣＯＳ膜１６の酸化温度を下げた場合、ＬＯＣＯＳ膜１６を所定の厚さにするために必要な酸化時間が加速度的に増加する。例えば９００℃の温度で８０００Åの厚さのＬＯＣＯＳ膜１６を形成するために必要なパイロジェニック酸化時間は２４時間（１日間）を超えるため、実用的でない。したがって、第１，２並列ｐｎ層３，１５のｎ型領域１３，１４およびｐ型領域１１，１２ｂの幅（ｎ型領域とｐ型領域との繰り返しピッチ）が２μｍ以上３μｍ以下である場合、ＬＯＣＯＳ膜１６の酸化温度は９８０℃程度であるのがコスト的に好ましい。
以上において本発明では、縦型ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、活性領域から終端構造部にわたって並列ｐｎ層が設けられたさまざまな構成の超接合半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。さらに、各実施の形態では、平面レイアウトをストライプ状としたが、平面レイアウトを格子状としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、環境に配慮した自動車や民生向け電化製品などに使用されるパワー半導体装置に有用である。
１，６０，７０ ｎ+型半導体基板
２ ｎ型バッファ層
３ 第１並列ｐｎ層
４ トレンチ（ゲート電極が埋め込まれるトレンチ）
５ ゲート絶縁膜
６ ゲート電極
７ ｐ型ベース領域
８ ｎ+型ソース領域
９ 第１層間絶縁膜
１０ ソース電極
１１ 第１並列ｐｎ層のｐ型領域
１２ａ ＬＯＣＯＳ膜の内側の端部直下のｐ型領域
１２ｂ 第２並列ｐｎ層のｐ型領域
１２ｃ ｐ型リサーフ領域
１３ 第１並列ｐｎ層のｎ型領域
１４ 第２並列ｐｎ層のｎ型領域
１５ 第２並列ｐｎ層
１６ ＬＯＣＯＳ膜
１７ ＬＯＣＯＳ膜の内側の端部
１８ 第２層間絶縁膜
１９ フィールドプレート電極
２０ ストッパー電極
２１ 活性領域
２２ 終端構造部
２３ 活性領域と終端構造部との境界
３１，３３，３５，６２，６６，７６ レジストマスク
３２ 第１イオン注入
３４ 第２イオン注入
３６ 第３イオン注入
３７，８０ 窒化膜
４０，６１，７１，７５，８１ ｎ型エピタキシャル層
４１ ｎ型不純物領域
４２，４３ａ，４３ｂ，６４，６８ａ，６８ｂ，７８ａ，７８ｂ ｐ型不純物領域
４４，６７，７９ ｎ型領域
５１ ＬＯＣＯＳ膜の内側の端部直下の部分
５２ ブレークダウン発生箇所
６３ 第４イオン注入
６５ 第５イオン注入
７２ 絶縁膜
７３ トレンチ（第１並列ｐｎ層形成のためのトレンチ）
７４ ｐ型半導体層（ｐ型エピタキシャル層）
７７ 第６イオン注入
８２ ｐ型エピタキシャル層
８３ トレンチ
８４ ｎ型半導体層（ｎ型エピタキシャル層）

Claims (20)

  1. オン状態のときに電流が流れる活性領域と、前記活性領域の周囲を囲み、所定の耐圧を確保する終端構造部と、前記活性領域から前記終端構造部にわたって設けられた、第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した第１並列ｐｎ層と、前記第１並列ｐｎ層の上面に配置した第２並列ｐｎ層と、を備えた半導体装置の製造方法であって、
    前記第１並列ｐｎ層の形成を行う第１形成工程と、
    前記第１並列ｐｎ層の表面に第１導電型の第１半導体層を堆積する工程と、前記第１半導体層に第２導電型不純物を選択的に導入して、前記第１並列ｐｎ層の前記第２導電型半導体領域と深さ方向に対向する位置にそれぞれ第１の第２導電型不純物領域を形成し、それぞれ異なる前記第１の第２導電型不純物領域で前記第２並列ｐｎ層、第１の第２導電型表面領域および第２の第２導電型表面領域を形成する工程と、を行う第２形成工程と、
    前記第１の第２導電型不純物領域の拡散を抑制可能な低い温度の第１熱処理により、前記終端構造部における前記第１半導体層の表面に、端部が前記第１の第２導電型不純物領域の上に位置するように局所絶縁膜を形成する第１熱処理工程と、
    第２熱処理により、前記第１の第２導電型不純物領域を拡散させる第２熱処理工程と、
    を含み、
    前記第２形成工程では、
    前記第１の第２導電型表面領域として、前記活性領域の最外にある前記第２導電型半導体領域と深さ方向に対向する位置から、当該第２導電型半導体領域と隣り合う、前記終端構造部の複数の前記第２導電型半導体領域と深さ方向に対向する位置まで延在させた前記第１の第２導電型不純物領域を形成し、
    前記第２の第２導電型表面領域として、前記局所絶縁膜の端部と深さ方向に対向して前記局所絶縁膜の端部を覆い、かつ前記局所絶縁膜の端部に最も近い前記第２導電型半導体領域と深さ方向に対向する位置から、当該前記第２導電型半導体領域と隣り合う複数の前記第２導電型半導体領域と深さ方向に対向する位置まで延在させた前記第１の第２導電型不純物領域を形成し、
    前記第１の第２導電型表面領域と前記第２の第２導電型表面領域とを離間させることを特徴とする半導体装置の製造方法。
  2. 前記第１形成工程は、第２半導体層を堆積する工程と、前記第２半導体層に第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第２半導体層の表面層に第１導電型不純物領域と第２の第２導電型不純物領域とを交互に繰り返し配置する工程と、を複数段積層されてなる前記第２半導体層の総厚さが所定厚さになるまで繰り返し行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１形成工程は、第１導電型の第２半導体層を堆積する工程と、前記第２半導体層に第２導電型不純物を選択的に導入して、前記第２半導体層の表面層に、深さ方向と直交する方向に互いに離して複数の第２の第２導電型不純物領域を配置する工程と、を複数段積層されてなる前記第２半導体層の総厚さが所定厚さになるまで繰り返し行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１熱処理工程では、深さ方向に対向する前記第１導電型不純物領域同士、および、深さ方向に対向する前記第２の第２導電型不純物領域同士の互いに離して配置された状態が維持されることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第１熱処理工程では、深さ方向に対向する前記第２の第２導電型不純物領域同士の互いに離して配置された状態が維持されることを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第１形成工程では、
    イオン注入により前記第２半導体層に前記第１導電型不純物および前記第２導電型不純物をそれぞれ選択的に導入し、
    新たに積層した前記第２半導体層に形成する前記第１導電型不純物領域および前記第２の第２導電型不純物領域を、それぞれ深さ方向に対向する前記第１導電型不純物領域および前記第２の第２導電型不純物領域と離して配置されるように、前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする請求項２に記載の半導体装置の製造方法。
  7. 前記第１形成工程では、
    イオン注入により前記第２半導体層に前記第２導電型不純物を選択的に導入し、
    新たに積層した前記第２半導体層に形成する前記第２の第２導電型不純物領域を、それぞれ深さ方向に対向する前記第２の第２導電型不純物領域と離して配置されるように、前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする請求項３に記載の半導体装置の製造方法。
  8. 前記第２熱処理工程では、深さ方向に対向する前記第１導電型不純物領域同士をつなげてなる前記第１導電型半導体領域と、深さ方向に対向する前記第２の第２導電型不純物領域同士および前記第１の第２導電型不純物領域をつなげてなる前記第２導電型半導体領域と、を形成することを特徴とする請求項２または６に記載の半導体装置の製造方法。
  9. 前記第２熱処理工程では、深さ方向に対向する前記第２の第２導電型不純物領域同士および前記第１の第２導電型不純物領域をつなげてなる前記第２導電型半導体領域、を形成することを特徴とする請求項５または７に記載の半導体装置の製造方法。
  10. 前記第１熱処理工程では、１０００℃以下の温度で３５０分間以下の前記第１熱処理を行うことを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記第１熱処理工程後、前記活性領域において前記第１半導体層に金属−酸化膜−半導体からなる絶縁ゲート構造を形成する素子構造形成工程をさらに含み、
    前記第２熱処理工程は、前記素子構造形成工程に含まれる各工程のうち、チャネルが形成される半導体領域を拡散させる拡散工程と同時に行うことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
  12. 前記第２並列ｐｎ層は、前記終端構造部に形成されていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記第１導電型半導体領域の前記第２導電型半導体領域との繰り返しピッチは、３．０μｍ以下とすることを特徴とする請求項８に記載の半導体装置の製造方法。
  14. 隣り合う前記第２導電型半導体領域のピッチは、３．０μｍ以下とすることを特徴とする請求項９に記載の半導体装置の製造方法。
  15. 前記第１形成工程は、第１導電型の第３半導体層を堆積する工程と、前記第３半導体層に所定の深さのトレンチを形成する工程と、前記トレンチに第２導電型の第４半導体層を埋め込む工程と、前記第４半導体層の表面を平坦化して前記第３半導体層の表面を露出させる工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  16. 前記第１熱処理工程では、１０００℃以下の温度で３５０分間以下の前記第１熱処理を行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第２熱処理工程では、深さ方向に対向する前記第１の第２導電型不純物領域と前記第４半導体層とをつなげてなる前記第２導電型半導体領域、を形成することを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
  18. 前記第２形成工程では、前記第２並列ｐｎ層となる前記第１の第２導電型不純物領域を、前記第２並列ｐｎ層の表面に平行な方向に延びるストライプ状に形成することを特徴とする請求項１〜１７のいずれか一つに記載の半導体装置の製造方法。
  19. 前記第２形成工程では、前記第１の第２導電型表面領域および前記第２の第２導電型表面領域を前記活性領域の周囲を囲む環状に形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第１導電型半導体領域および前記第２導電型半導体領域を、前記第１並列ｐｎ層の表面に平行な方向に延びるストライプ状に形成することを特徴とする請求項１〜１９のいずれか一つに記載の半導体装置の製造方法。
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