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CN104576730B - 超级结器件及其制造方法 - Google Patents

超级结器件及其制造方法 Download PDF

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CN104576730B
CN104576730B CN201310484725.8A CN201310484725A CN104576730B CN 104576730 B CN104576730 B CN 104576730B CN 201310484725 A CN201310484725 A CN 201310484725A CN 104576730 B CN104576730 B CN 104576730B
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雷海波
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Abstract

本发明公开了一种超级结器件，电流流动区包括多个交替排列的N型薄层和P型薄层，在硅衬底上形成有多个沟槽，各N型薄层都分别由第一N型薄层和第二N型薄层组成；第一N型薄层由沟槽之间的硅衬底薄层组成，第二N型薄层具有较低电阻率，至少第二N型薄层和其邻近的P型薄层的电荷平衡，至少部分N型薄层和其邻近的P型薄层的电荷不平衡，在N型薄层和P型薄层底部形成有由背面离子注入区组成的N型区。本发明还公开了一种超级结器件的制造方法。本发明能使制造成本最小化，同时还能优化器件的比导通电阻以及器件在关断过程中的反向恢复的软度系数。

Description

超级结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件；本发明还涉及一种超级结器件的制造方法。
背景技术
超级结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。
现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；这种方法虽然难度大，但具有简化工艺流程，提高稳定性的效果；采用沟槽结构之后，由于P/N薄层即交替排列的P型半导体薄层和N型半导体薄层中P型半导体薄层和N型半导体薄层在纵方向上的掺杂浓度易于控制，而且没有多次外延工艺造成的薄层中P型半导体薄层和N型半导体薄层或其中之一的掺杂浓度在纵向上发生变化从而带来附加的纵向电场，保证了器件能获得好的漏电特性和高的击穿电压。
在超级结工艺中，由于采用了交替的P/N薄层，超级结器件的体内二极管即P型半导体薄层和N型半导体薄层之间形成的二极管在较低的反偏电压下例如50伏Vds就会把P型半导体薄层和N型半导体薄层完全耗尽掉，这使得该二极管具有很硬的反向恢复特性，这一硬的反向恢复特性造成器件的恢复电流急剧变化，反向恢复中波动剧烈，引起电路中的大地电磁噪音（EMI NOISE）,对电路中别的器件的工作带来影响，在这点上，超级结器件不如常规的MOSFET器件，因为常规的MOSFET器件N-漂移区的耗尽是一直随着电压(Vds)的增加而扩展，反向恢复特性较软。
在工艺选择上，多次外延成长和光刻、注入工艺有复杂、制造周期长和成本高的问题，沟槽填充工艺中，需要在沟槽工艺之前在高浓度掺杂的衬底上淀积厚度达数十微米的外延层，也增加了工艺的成本。
发明内容
本发明所要解决的技术问题是提供一种超级结器件，能使制造成本最小化，同时还能优化器件的比导通电阻以及器件在关断过程中的反向恢复的软度系数（SOFTNESS）。为此，本发明还提供一种超级结器件的制造方法。
为解决上述技术问题，本发明提供的超级结器件形成于N型硅衬底上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；电流流动区包括多个交替排列的N型薄层和P型薄层。
在所述硅衬底上形成有多个沟槽，各所述N型薄层都分别由第一N型薄层和第二N型薄层组成；所述第一N型薄层由所述沟槽之间的硅衬底薄层组成，所述第二N型薄层由填充于所述沟槽中、且位于所述第一N型薄层两侧第一N型硅外延层组成，所述P型薄层由填充于所述沟槽中的第二P型硅外延层组成，各所述P型薄层和其两侧的所述第二N型薄层相接触且将对应的所述沟槽完全填充。
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成。
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分。
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽。
在所述N型薄层和所述P型薄层底部形成有由背面离子注入区组成的N型区。
进一步的改进是，所述电流流动区中所述N型薄层的宽度全部相同，且全部所述N型薄层的所述第一N型薄层中都包括所述高电阻率部分。
或者，所述电流流动区中的所述N型薄层包括两种以上的宽度，最大宽度的所述N型薄层中包括所述高电阻率部分，宽度小于所述最大宽度的所述N型薄层中包括或不包括所述高电阻率部分；不包括所述高电阻率部分的所述N型薄层具有特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并遍布整个所述第一N型薄层的宽度范围内，所述第一N型薄层中间区域的电阻率低于所述硅衬底的电阻率。
进一步的改进是，所述N型区由第一层N型区和第二层N型区组成，所述第一层N型区靠近所述N型薄层和所述P型薄层底部，所述第二层N型区靠近所述硅衬底的背面，所述第二层N型区的掺杂浓度大于所述第一层N型区的掺杂浓度，所述第二层N型区的掺杂浓度满足和形成于所述硅衬底的背面的金属形成欧姆接触的条件，所述第一N型区作为所述超级结器件的缓冲层。
进一步的改进是，所述N型区的厚度为0.5微米～5微米。
进一步的改进是，所述第一层N型区的厚度为3微米～50微米，所述第二层N型区的厚度为0.5微米～3微米。
进一步的改进是，在所述N型区的背面还形成有由背面离子注入区组成的P型区。
进一步的改进是，所述电流流动区中的包括所述高电阻率部分的所述N型薄层分布在所述电流流动区的一个或多个区域中。
进一步的改进是，所述电流流动区中的包括所述高电阻率部分的所述N型薄层的分布区域和所述终端保护结构的区域不邻接。
进一步的改进是，所述电流流动区中的包括所述高电阻率部分的所述N型薄层的分布区域和所述超级结器件的栅金属电极图形的区域不邻接。
为解决上述技术问题，本发明提供的超级结器件的制造方法的所述超级结器件为超级结沟槽栅MOSFET器件，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层。
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成。
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分。
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽。
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽。
步骤六、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结沟槽栅MOSFET器件的栅极结构。
步骤七、在所述N型薄层和所述P型薄层的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道。
步骤八、进行N+离子注入形成源区；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区。
步骤九、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十一、从背面对所述硅衬底进行减薄。
步骤十二、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部。
步骤十三、对所述N型区的离子进行激活。
步骤十四、进行背面金属化形成漏极。
进一步的改进是，步骤十一减薄后的所述硅衬底的背面表面和步骤二中形成的所述沟槽底部表面的距离为0.5微米～40微米。
进一步的改进是，步骤十三中的激活工艺中至少包括一次激光退火。
进一步的改进是，步骤七中的形成所述P阱的工艺提前到步骤一的淀积所述第一二氧化硅层之前进行。
为解决上述技术问题，本发明提供的超级结器件的制造方法的所述超级结器件为超级结平面栅MOSFET器件，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层。
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成。
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分。
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽。
步骤五、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区。
步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型薄层和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道。
步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准。
步骤八、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十、从背面对所述硅衬底进行减薄。
步骤十一、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部。
步骤十二、对所述N型区的离子进行激活。
步骤十三、进行背面金属化形成漏极。
进一步的改进是，步骤十减薄后的所述硅衬底的背面表面和步骤二中形成的所述沟槽底部表面的距离为0.5微米～40微米。
进一步的改进是，步骤十二中的激活工艺中至少包括一次激光退火。
进一步的改进是，步骤五中的形成所述P阱的工艺提前到步骤一的淀积所述第一二氧化硅层之前进行。
进一步的改进是，在步骤五的所述P阱形成后、步骤六的所述栅介质层淀积前，还包括在所述N型导通区中进行N型离子注入的步骤。
为解决上述技术问题，本发明提供的超级结器件的制造方法的所述超级结器件为超级结沟槽栅IGBT器件，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层。
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成。
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分。
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，所述N型薄层和其邻近的所述P型薄层的电荷平衡或者不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，整个所述N型薄层完全横向耗尽、或者所述N型薄层的第一N型薄层不被所述P型薄层完全横向耗尽。
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽。
步骤六、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结沟槽栅MOSFET器件的栅极结构。
步骤七、在所述N型薄层和所述P型薄层的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道。
步骤八、进行N+离子注入形成源区；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区。
步骤九、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十一、从背面对所述硅衬底进行减薄。
步骤十二、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；进行背面离子注入在所述N型区的背面形成P型区。
步骤十三、对所述N型区和所述P型区的离子进行激活。
步骤十四、进行背面金属化形成漏极。
为解决上述技术问题，本发明提供的超级结器件的制造方法的所述超级结器件为超级结平面栅MOSFET器件，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模。
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留。
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层。
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成。
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分。
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构。
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽。
步骤五、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区。
步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型薄层和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道。
步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准。
步骤八、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十、从背面对所述硅衬底进行减薄。
步骤十一、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；进行背面离子注入在所述N型区的背面形成P型区。
步骤十二、对所述N型区和所述P型区的离子进行激活。
步骤十三、进行背面金属化形成漏极。
本发明超级结器件的P/N薄层的沟槽直接形成在硅衬底上，在硅衬底上并不需要形成外延层，所以本发明能使器件的制造成本的最小化。本发明超级结器件通过采用更薄的硅衬底片，同时在P/N薄层的底部形成很薄的N型区，能降低器件的比导通电阻并降低器件热阻，提高可靠性。本发明超级结器件的P/N薄层的N型薄层由硅衬底薄层部分即第一N型薄层和外延填充部分即第二N型薄层两部分组成，其中硅衬底薄层部分具有较高的电阻率、外延填充部分具有较低的电阻率，硅衬底薄层部分在反向偏置时能不被P型薄层完全横向耗尽，这样在反偏电压增加时，能够通过位于N型薄层顶部的P阱对硅衬底薄层部分纵向耗尽且纵向耗尽区的深度随反向偏压的增加而增加，这样能使器件的硬反向恢复特性变软，从而能提高器件的反向恢复特性，减少恢复电流冲击。所以本发明能更好的优化低比导通电阻和器件在关断过程中的SOFTNESS，能够实现比导通电阻和耐电流冲击的最佳平衡。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超级结器件俯视图一；
图2是现有超级结器件俯视图二；
图3是本发明实施例一超级结器件的电流流动区的俯视图；
图4是本发明实施例一超级结器件的剖面图；
图5-图9是本发明实施例一超级结器件的制造方法各步骤中的器件剖面图；
图10A-图10B是本发明实施例一超级结器件的N型区的杂质浓度的纵向分布图；
图11是本发明实施例二超级结器件的剖面图；
图12A-图12C是本发明实施例二超级结器件的N型区的杂质浓度的纵向分布图；
图13是本发明实施例三超级结器件的剖面图；
图14是本发明实施例三超级结器件的P/N薄层底部到硅衬底背面的杂质浓度的纵向分布图；
图15是本发明实施例四超级结器件的电流流动区的俯视图；
图16是本发明实施例四超级结器件的剖面图；
图17是本发明实施例五超级结器件的剖面图；
图18是本发明实施例六超级结器件的电流流动区的俯视图；
图19是本发明实施例七超级结器件的剖面图。
具体实施方式
如图1所示，是现有超级结器件的俯视图一。在俯视图上，本发明实施例可以分为1区、2区和3区。1区为超级结器件的中间区域为电流流动区，所述电流流动区包含交替排列的P型区域25和N型区域，所述P型区域25也即形成于所述电流流动区中的P型薄层、所述N型区域也即形成于所述电流流动区中的N型薄层；在所述电流流动区电流会通过N型区域由源极经过沟道到达漏极，而所述P型区域25是在反向截止状态下与所述N型区域形成耗尽区一起承受电压。2区和3区为所述超级结器件的终端保护结构区域，在器件导通时所述终端保护结构不提供电流，在反偏状态用于承担从1区外周单元即外周P型区域25的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。2区中有至少一个P型环24，图1中为一个P型环24，该P型环24一般与1区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的多晶场板片和金属场板，以及P型柱23；2区中也可以不设置所述金属场板。3区是由P型柱23与由N型硅外延层组成的N型柱交替形成的电压承担区，其上有介质膜，所述P型柱23也即形成于所述终端保护结构中的P型薄层、所述N型柱也即形成于所述终端保护结构中的N型薄层；3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环24也可以没有，有P型环24时该处的P型环是不与电流流动区的P型背栅连接相连的（悬浮的）；在3区的最外端有沟道截止环21，所述沟道截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成；在所述P型柱23在四个角处可以有附加的小P型柱22，用以更好的实现电荷平衡。由图1可以看出，所述电流流动区的单元结构即所述P型区域25和N型区域都为条形结构；所述终端保护结构环绕于所述电流流动区的外周且所述P型环24、所述P型柱23和所述沟道截止环21都呈四方形的环状结构，也可以呈四方形的四角有圆弧的环状结构。
如图2所示，是现有超级结器件的俯视图二，和如图1所示的结构不同之处在于，在所述电流流动区的单元结构即所述P型区域25和N型区域都为四方形结构，即由四方形的所述P型区域25和N型区域在二维方向上整齐排列组成所述电流流动区的单元阵列。所述P型区域25和N型区域也能为六边形、八边形和其它形状，所述P型区域25和N型区域的排列方式也能在X，和Y方向进行一定的错位；只要保证整个排列是按一定的规则，进行重复出现就可以。
图1和图2中四角的附加的小P型柱22，可按照局域电荷平衡最佳化的要求来设计，如果所述P型柱23的宽度为a，所述P型柱23和所述P型柱23之间的距离也为a，那么所述小P型柱22能采用边长为0.3～0.5a的方型P型孔。
现有超级结MOSFET器件中，在电流流动区的N型薄层上方都形成有MOSFET器件单元，电流流动区的N型薄层、P型薄层和MOSFET器件单元完全重复，例如对一个击穿电压为600V即BVds-600V的器件为例：器件的N+硅衬底是均匀的，电阻率为0.001－0.003欧姆·厘米，在N+衬底上淀积厚度为45微米，电阻率为1欧姆·厘米～5欧姆·厘米的均匀掺杂的N型外延硅层或沿纵向杂质浓度变化的N型外延硅层;之后形成沟槽，在沟槽中填充P型外延硅层，P型外延硅层可以是沿纵向均匀掺杂的，也可以是沿纵向变化掺杂的，这样沟槽刻蚀后留下N型薄层和外延填充的P型薄层就构成了超级结器件的交替的P-N薄层将P型薄层和N型薄层；在电流流动区中，除了接近器件终端的区域，可能因为终端设计和工艺造成一些不同外，所有的器件单元是一致的，在横向上，P-N薄层的结构是完全重复的。
如图3所示，是本发明实施例一超级结器件的电流流动区的俯视图；如图4所示，是本发明实施例一超级结器件的剖面图。本发明实施例一超级结器件形成于N型硅衬底1上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；电流流动区包括多个交替排列的N型薄层和P型薄层4。从图3可以看出，所述P型薄层4对应于B1B2、B3B4、B5B6、B7B8等之间的薄层，所述N型薄层对应于B0B1、B2B3、B4B5、B6B7、B8B9等之间的薄层，可以看出所述P型薄层4和所述N型薄层都为条形结构且交替排列。
所述硅衬底1采用较高电阻率的N型掺杂衬底。
在所述硅衬底1上形成有多个沟槽。
各所述N型薄层都分别由第一N型薄层3和第二N型薄层3a组成；所述第一N型薄层3由所述沟槽之间的硅衬底薄层组成，所述第二N型薄层3a由填充于所述沟槽中、且位于所述第一N型薄层3两侧第一N型硅外延层组成，所述P型薄层4由填充于所述沟槽中的第二P型硅外延层组成，各所述P型薄层4和其两侧的所述第二N型薄层3a相接触且将对应的所述沟槽完全填充。
所述第二N型薄层3a的电阻率低于所述硅衬底1的电阻率，所述第一N型薄层3的N型掺杂由所述硅衬底1的本身的N型杂质加上从所述第二N型薄层3a扩散进入的N型杂质组成。
部分或全部所述N型薄层的所述第一N型薄层3中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并未遍布整个所述第一N型薄层3的宽度范围内，所述硅衬底1的电阻率为所述第二N型薄层3a的电阻率的10倍以上，所述第一N型薄层3的中间区域的电阻率等于所述硅衬底1的电阻率、且由所述第一N型薄层3的中间区域组成所述高电阻率部分。
较佳为，所述电流流动区中所述N型薄层的宽度全部相同，且全部所述N型薄层的所述第一N型薄层3中都包括所述高电阻率部分。或者，所述电流流动区中的所述N型薄层包括两种以上的宽度，最大宽度的所述N型薄层中包括所述高电阻率部分，宽度小于所述最大宽度的所述N型薄层中包括或不包括所述高电阻率部分；不包括所述高电阻率部分的所述N型薄层具有特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并遍布整个所述第一N型薄层3的宽度范围内，所述第一N型薄层3中间区域的电阻率低于所述硅衬底1的电阻率。
至少所述第二N型薄层3a和其邻近的所述P型薄层4的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层4的不平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层4完全横向耗尽。而对于不包括所述高电阻率部分的所述N型薄层，该部分N型薄层和其邻近的所述P型薄层4的能够平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，不包括所述高电阻率部分的所述N型薄层能被所述P型薄层4完全横向耗尽。
在所述N型薄层和所述P型薄层4底部形成有由背面离子注入区组成的N型区2。
本发明实施例一的器件导通时，所述N型薄层即所述第一N型薄层3和所述第二N型薄层3a提供器件的电流流动区；在器件被处于截止状态时，所述N型薄层中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉；或至少所述第二N型薄层3a中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉，所述第一N型薄层3两侧的所述第二N型薄层3a中的N型部分杂质之和与所述P型薄层4中的杂质之和的差异的绝对值不能大于其中任意一个和的20%。
本发明实施例一中，在所述沟槽的底部形成有一个厚度为t1的N型层，也即在所述P型薄层4的下面形成有厚度为t1的N型层，该N型层在器件截止时可以不被所述P型薄层4的P型杂质所耗尽，这样可以改善器件的关断特性。
本发明实施例一超级结器件为超级结沟槽栅MOSFET器件,在各所述N型薄层顶部都形成有一个MOSFET器件单元，在各所述N型薄层的顶部形成有穿过P阱7的栅沟槽，在所述栅沟槽的底部表面和侧面形成有栅介质层5、在栅介质层5表面形成有填充所述栅沟槽的多晶硅栅6，所述栅介质层5为栅氧化层。被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道。在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有由N+区组成的源区8。
在所述硅衬底1正面形成有层间膜10；接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；在所述源区8顶部的所述接触孔11底部形成有由P+区组成的P阱引出区9，所述P阱引出区9和所述P阱7相接触。
在所述硅衬底1正面形成有正面金属12，所述正面金属12分别引出源极和栅极。在所述硅衬底1背面形成有背面金属13，所述背面金属13分别引出漏极。
本发明实施例一的进一步的改进有：所述沟槽深度为40微米～50微米，所述沟槽的宽度为6微米，各相邻的所述沟槽之间的间距为1微米。
所述硅衬底1的电阻率为20欧姆·厘米～40欧姆·厘米。所述第二N型薄层3a的电阻率为0.97欧姆·厘米，杂质浓度为5e15cm-3，位于各所述第一N型薄层3两侧的两个所述第二N型薄层3a的宽度都分别为1.5微米。所述P型薄层4的电阻率为2.74欧姆·厘米，杂质浓度为5e15cm-3；所述P型薄层4的宽度为3微米，是由两个宽度为1.5微米的所述第二P型硅外延层在所述沟槽中间接合后形成。
所述N型区2的杂质需要激活，如激光退火，炉管退火，或激光退火和炉管退火的组合激活；所述N型区2的厚度为0.5微米～5微米，该厚度是通过控制所述硅衬底1的背面减薄的厚度得到，图4中的双箭头线EDC中，边界E、D分别为所述N型区2的背面和上面边界、边界C处于所述N型薄层中，由于所述N型区2的厚度较小，所述N型区2的掺杂采用一次离子注入如注入磷实现，注入能量为50—500KEV，剂量高于5E14CM-2，如图10a所示，是本发明实施例一超级结器件的N型区2的杂质浓度的第一种纵向分布图，所述N型区2的掺杂杂质扩散到边界D即所述N型区2的上面边界处；如图10b所示，是本发明实施例一超级结器件的N型区2的杂质浓度的第二种纵向分布图，所述N型区2的掺杂杂质未扩散到边界D即所述N型区2的上面边界处，即在所述沟槽下方还包括一段电阻率和所述硅衬底1相同的区域，如图10a所述的第一种纵向分布能够得到更低的比导通电阻。
如图5至图9所示，是本发明实施例一超级结器件的制造方法各步骤中的器件剖面图；本发明实施例一超级结器件的制造方法的所述超级结器件为超级结沟槽栅MOSFET器件，包括如下步骤：
步骤一、如图5所示，在较高电阻率的N型硅衬底1表面依次淀积第一二氧化硅层31、第二氮化硅层32和第三二氧化硅层33；利用光刻刻蚀工艺依次对所述第三二氧化硅层33、所述第二氮化硅层32和所述第一二氧化硅层31形成沟槽图形掩模。较佳为，所述硅衬底1的电阻率为20欧姆·厘米～40欧姆·厘米，对于8英寸的所述硅衬底1的厚度为700微米～725微米。
步骤二、如图6所示，以所述沟槽图形掩模为掩模对所述硅衬底1进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底1呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层3；依次将所述沟槽图形掩模的所述第三二氧化硅层33和所述第二氮化硅层32去除，所述第一二氧化硅层31保留。较佳为，所述沟槽深度为40微米～50微米，所述沟槽的宽度为6微米，各相邻的所述沟槽之间的间距为1微米。
步骤三、如图7所示，在所述硅衬底1正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层3两侧所述第一N型硅外延层组成第二N型薄层3a，各所述第一N型薄层3加上其两侧的所述第二N型薄层3a组成对应的各N型薄层。
所述第二N型薄层3a的电阻率低于所述硅衬底1的电阻率，所述第一N型薄层3的N型掺杂由所述硅衬底1的本身的N型杂质加上从所述第二N型薄层3a扩散进入的N型杂质组成。
部分或全部所述N型薄层的所述第一N型薄层3中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并未遍布整个所述第一N型薄层3的宽度范围内，所述硅衬底1的电阻率为所述第二N型薄层3a的电阻率的10倍以上，所述第一N型薄层3的中间区域的电阻率等于所述硅衬底1的电阻率、且由所述第一N型薄层3的中间区域组成所述高电阻率部分。
较佳为，所述电流流动区中所述N型薄层的宽度全部相同，且全部所述N型薄层的所述第一N型薄层3中都包括所述高电阻率部分。或者，所述电流流动区中的所述N型薄层包括两种以上的宽度，最大宽度的所述N型薄层中包括所述高电阻率部分，宽度小于所述最大宽度的所述N型薄层中包括或不包括所述高电阻率部分；不包括所述高电阻率部分的所述N型薄层具有特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并遍布整个所述第一N型薄层3的宽度范围内，所述第一N型薄层3中间区域的电阻率低于所述硅衬底1的电阻率。
较佳为，所述第二N型薄层3a的电阻率为0.97欧姆·厘米，杂质浓度为5e15cm-3，位于各所述第一N型薄层3两侧的两个所述第二N型薄层3a的宽度都分别为1.5微米。
步骤四、如图7所示，在所述硅衬底1正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层4，所述电流流动区中的所述P型薄层4和所述N型薄层呈交替排列结构。
至少所述第二N型薄层3a和其邻近的所述P型薄层4的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层4的不平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层4完全横向耗尽。而对于不包括所述高电阻率部分的所述N型薄层，该部分N型薄层和其邻近的所述P型薄层4的能够平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，不包括所述高电阻率部分的所述N型薄层能被所述P型薄层4完全横向耗尽。
本发明实施例一的器件导通时，所述N型薄层即所述第一N型薄层3和所述第二N型薄层3a提供器件的电流流动区；在器件被处于截止状态时，所述N型薄层中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉；或至少所述第二N型薄层3a中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉，所述第一N型薄层3两侧的所述第二N型薄层3a中的N型部分杂质之和与所述P型薄层4中的杂质之和的差异的绝对值不能大于其中任意一个和的20%。
较佳为，所述P型薄层4的电阻率为2.74欧姆·厘米，杂质浓度为5e15cm-3；所述P型薄层4的宽度为3微米，是由两个宽度为1.5微米的所述第二P型硅外延层在所述沟槽中间接合后形成。
步骤五、如图8所示，采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽。
步骤六、如图8所示，依次淀积栅介质层5和多晶硅栅6，较佳为，所述栅介质层5为栅氧化层。所述栅介质层5覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅6形成于所述栅介质层5表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层5和所述多晶硅栅6，由填充于所述栅沟槽内部的所述栅介质层5和所述多晶硅栅6组成所述超级结沟槽栅MOSFET器件的栅极结构。
步骤七、如图8所示，在所述N型薄层和所述P型薄层4的顶部形成P阱7；所述栅沟槽的深度大于所述P阱7的深度，所述多晶硅栅6从侧面覆盖所述P阱7、且被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道。
步骤八、如图8所示，进行N+离子注入形成源区8；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有所述源区8。
步骤九、如图8所示，在形成了所述源区8的所述硅衬底1正面形成层间膜10；采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。
步骤十、如图9所示，淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；
步骤十一、如图4所示，从背面对所述硅衬底1进行减薄。
步骤十二、如图4所示，进行背面离子注入形成N型区2，所述N型区2位于所述N型薄层和所述P型薄层4底部。较佳为，所述N型区2的厚度为0.5微米～5微米，该厚度是通过控制所述硅衬底1的背面减薄的厚度得到，图4中的双箭头线EDC中，边界E、D分别为所述N型区2的背面和上面边界、边界C处于所述N型薄层中。由于所述N型区2的厚度较小，所述N型区2的掺杂采用一次离子注入如注入磷实现，注入能量为50KEV～500KEV，剂量高于5E14CM-2。
步骤十三、如图4所示，对所述N型区2的离子进行激活。较佳为，所述N型区2的杂质的激活采用一次激光退火，一次炉管退火，或一次激光退火和一次炉管退火的组合激活。激活后，所述N型区2的杂质浓度的纵向分布如图10a和图10b所示。
步骤十四、如图4所示，进行背面金属化形成漏极13。
本发明实施例一方法中，步骤七中形成所述P阱7的工艺可以提前到步骤一之前即沟槽形成工艺之前。这样能减少因为所述P阱7形成过程中的推阱工艺需要的热过程对P-N薄层中杂质扩散的影响，改善器件的比导通电阻。
如图11所示，是本发明实施例二超级结器件的剖面图；本发明实施例二超级结器件和本发明实施例一超级结器件的区别之处在于：所述N型区2由第一层N型区21和第二层N型区22组成，所述第一层N型区21靠近所述N型薄层和所述P型薄层4底部，所述第二层N型区22靠近所述硅衬底1的背面，所述第二层N型区22的掺杂浓度大于所述第一层N型区21的掺杂浓度，所述第二层N型区22的掺杂浓度满足和形成于所述硅衬底1的背面金属13形成欧姆接触的条件，所述第一N型区21的注入离子的分别较宽并作为所述超级结器件的缓冲层。本发明实施例二的所述N型区2的厚度要较本发明实施例一的厚，较佳为，所述N型区2的厚度为3微米～50微米，所述第一层N型区21的厚度为3微米～50微米，所述第二层N型区22的厚度为0.5微米～3微米。
较佳为，所述N型区2的杂质浓度的纵向分布包括3种情形：
图12A是本发明实施例二超级结器件的N型区2的第一种杂质浓度的纵向分布图；该第一种杂质浓度的纵向分布的情形中，所述N型区2的厚度为3微米～5微米，采用两次背面离子注入即可分别得到所述第一N型区21和所述第二层N型区22。第一次背面离子注入的注入杂质为磷，注入能量为1000KEV～4000KEV,剂量高于5E13CM-2；第二次背面离子注入的注入杂质是磷，砷等，能量小于80KEV,剂量大于1e15cm-2,这样得到的边界D和E间的N型杂质浓度分布如图12A所示，最接近背面表面处浓度很高，得到很低的N+区和金属的接触电阻；其后的激活可以采用温度低于500℃的炉管退火,或采用激光退火。
图12B是本发明实施例二超级结器件的N型区2的第二种杂质浓度的纵向分布图；该第二种杂质浓度的纵向分布的情形中，所述N型区2的厚度为3微米～50微米，采用两次背面离子注入即可分别得到所述第一N型区21和所述第二层N型区22。第一次背面离子注入的注入杂质为H+，注入能量为50KEV～4000KEV,剂量高于5E13CM-2；第二次背面离子注入的注入杂质是磷，砷等，能量小于80KEV,剂量大于1e15cm-2,其后的激活可以采用温度低于500℃的炉管退火。该第二种杂质浓度的纵向分布的情形中,第一次背面离子注入的注入剂量较高，激活后界面D处N型区2的杂质浓度大于所述N型薄层或所述P型薄层4的杂质浓度，这样得到的边界D和E间的N型杂质浓度分布如图12B所示。
图12C是本发明实施例二超级结器件的N型区2的第三种杂质浓度的纵向分布图；该第三种杂质浓度的纵向分布的情形和图12B所示的第三种杂质浓度的纵向分布的情形的区别在于，该第三种杂质浓度的纵向分布的情形中,第一次背面离子注入的注入剂量较低，激活后界面D处N型区2的杂质浓度小于所述N型薄层或所述P型薄层4的杂质浓度，这样得到的边界D和E间的N型杂质浓度分布如图12C所示。
本发明实施例二超级结器件的制造方法和本发明实施例一超级结器件的制造方法的区别在于：在步骤十一的从背面对所述硅衬底1进行减薄的工艺中，要求保证后续形成的所述N型区2的厚度为3微米～50微米。在步骤十二的进行背面离子注入形成N型区2的工艺中，本发明实施例二方法包括了两次背面离子注入并分别形成所述第一N型区21和所述第二层N型区22。较佳为，所述第一N型区21和所述第二层N型区22的杂质浓度能有3种纵向分布情形：
第一种杂质浓度的纵向分布对应于图12A所示，所述N型区2的厚度为3微米～5微米，第一次背面离子注入的注入杂质为磷，注入能量为1000KEV～4000KEV,剂量高于5E13CM-2；第二次背面离子注入的注入杂质是磷，砷等，能量小于80KEV,剂量大于1e15cm-2；此时其后的步骤十三中对所述N型区2的离子的激活采用温度低于500℃的炉管退火,或采用激光退火。
第二种杂质浓度的纵向分布对应于图12B所示，该第二种杂质浓度的纵向分布的情形中，所述N型区2的厚度为3微米～50微米，第一次背面离子注入的注入杂质为H+，注入能量为50KEV～4000KEV,剂量高于5E13CM-2；第二次背面离子注入的注入杂质是磷，砷等，能量小于80KEV,剂量大于1e15cm-2,此时其后的步骤十三中的激活可以采用温度低于500℃的炉管退火。该第二种杂质浓度的纵向分布的情形中,第一次背面离子注入的注入剂量较高，激活后界面D处N型区2的杂质浓度大于所述N型薄层或所述P型薄层4的杂质浓度。
第二种杂质浓度的纵向分布对应于图12C所示，该第三种杂质浓度的纵向分布的情形和图12B所示的第三种杂质浓度的纵向分布的情形的区别在于，该第三种杂质浓度的纵向分布的情形中,第一次背面离子注入的注入剂量较低，激活后界面D处N型区2的杂质浓度小于所述N型薄层或所述P型薄层4的杂质浓度。
如图13所示，是本发明实施例三超级结器件的剖面图；本发明实施例三超级结器件和本发明实施例一超级结器件的区别之处在于：本发明实施例三超级结器件为超级结沟槽栅IGBT器件，在所述N型区2的底部还形成有P型区14，所述P型区14由采用背面离子注入形成的P+区组成。所述N型区2成为一个场截止层，所述P型区14成为器件的集电区；整个形成一个IGBT器件。如图14所示，是本发明实施例三超级结器件的P/N薄层底部到硅衬底1背面的杂质浓度的纵向分布图；其中靠近背面的P+区组成所述P型区4。
本发明实施例三超级结器件的制造方法和本发明实施例一超级结器件的制造方法的区别在于：在步骤十二中在进行背面离子注入形成N型区2之后，还包括采用背面离子注入形成所述P型区14。所形成的P型区14的掺杂浓度的纵向分布如图14所示。
如图15所示，是本发明实施例四超级结器件的电流流动区的俯视图；如图16所示，是本发明实施例四超级结器件的剖面图。本发明实施例四超级结器件和本发明实施例一超级结器件的区别之处在于：本发明实施例四器件中的至少包括一个包括宽度较宽的第一N型薄层3W的所述N型薄层，图15中所述第一N型薄层3W对应于C2D2之间的薄层，C0D0、C1D1、C3D3和C4D4之间的薄层对应于所述第一N型薄层3。由于所述第一N型薄层3W的宽度较宽，从所述第二N型薄层3a扩散进入所述第一N型薄层3W中的N型杂质并未遍布整个所述第一N型薄层3W的宽度范围内，所以所述第一N型薄层3W中间总存在一高电阻率部分，所述N型薄层和所述P型薄层4之间连接反偏电压时所述高电阻率部分不被所述P型薄层4完全横向耗尽；而不被所述P型薄层4横向耗尽的部分，会与所述P阱7形成一个P-N结，随着器件源漏电压即Vds的增加，所述第一N型薄层3W中的耗尽区逐渐扩大，这不同与所述第二N型薄层3a与所述P型薄层4中在较低电压如50V之下就完全耗尽掉，由于所述第一N型薄层3W的这一特性，改善了器件的反向恢复特性和开关特性。较佳为，所述第一N型薄层3W的宽度为50微米。
本发明实施例四超级结器件的制造方法和本发明实施例一超级结器件的制造方法的区别在于：在步骤二中形成沟槽时，部分区域的所述沟槽之间的间距设置为所述第一N型薄层3W所需宽度。较佳为，所述第一N型薄层3W的宽度为50微米。
如图17所示，是本发明实施例五超级结器件的剖面图，本发明实施例五超级结器件和本发明实施例四器件的区别之处为：本发明实施例五器件的所述N型区2由第一N型区21和第二N型区22组成，本发明实施例五器件的第一N型区21和第二N型区22的结构特征和本发明实施例二器件的相同。
本发明实施例五超级结器件的制造方法和本发明实施例二超级结器件的制造方法的区别在于：在步骤二中形成沟槽时，部分区域的所述沟槽之间的间距设置为所述第一N型薄层3W所需宽度。较佳为，所述第一N型薄层3W的宽度为50微米。
本发明实施例六超级结器件和本发明实施例四器件的区别之处为：本发明实施例六超级结器件为超级结沟槽栅IGBT器件，本发明实施例六器件的所述N型区2的背面还形成有所述P型区14，所述P型区14的结构特征和如图13所示的本发明实施例三器件的相同。
本发明实施例六超级结器件的制造方法和本发明实施例二超级结器件的制造方法的区别在于：在步骤二中形成沟槽时，部分区域的所述沟槽之间的间距设置为所述第一N型薄层3W所需宽度。较佳为，所述第一N型薄层3W的宽度为50微米。
如图18所示，是本发明实施例七超级结器件的电流流动区的俯视图；本发明实施例七超级结器件和本发明实施例四器件的区别之处在于：本发明实施例器器件中的宽度较宽的所述第一N型薄层3W只在部分区域存在，不是贯穿于一个器件电流流动区的全部，并且使所述第一N型薄层3W不要与器件的终端区比邻，以免造成在由于比邻终端区的不同而造成器件一致性的差异，或增加了终端设计的复杂性。同时所述第一N型薄层3W也不与器件栅电极即多晶硅栅6连出的正面金属12的金属焊盘（PAD）比邻，能改善器件的一致性并减小器件设计的复杂性。
上述本发明实施例一至七超级结器件都是沟槽栅结构器件，本发明也同样适用于平面栅结构器件，仅将沟槽栅变换成平面栅即可。
如图19所示，是本发明实施例八超级结器件的剖面图。本发明实施例八超级结器件为超级结平面栅MOSFET器件，本发明实施例八器件和本发明实施例一器件的区别之处为：所述栅介质层5和所述多晶硅栅6为平面结构，所述多晶硅栅6覆盖部分所述P阱7并延伸到所述N型薄层的上方，所述源区8和所述多晶硅栅6的一侧自对准，被所述多晶硅栅6覆盖的所述P阱7的表面用于形成连接所述源区8和所述N型薄层的沟道。
本发明实施例八超级结器件的制造方法包括如下步骤：
步骤一、如图5所示，在较高电阻率的N型硅衬底1表面依次淀积第一二氧化硅层31、第二氮化硅层32和第三二氧化硅层33；利用光刻刻蚀工艺依次对所述第三二氧化硅层33、所述第二氮化硅层32和所述第一二氧化硅层31形成沟槽图形掩模。较佳为，所述硅衬底1的电阻率为20欧姆·厘米～40欧姆·厘米，对于8英寸的所述硅衬底1的厚度为700微米～725微米。
步骤二、如图6所示，以所述沟槽图形掩模为掩模对所述硅衬底1进行刻蚀形成多个沟槽；超级结器件的中间区域为所述电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底1呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层3；依次将所述沟槽图形掩模的所述第三二氧化硅层33和所述第二氮化硅层32去除，所述第一二氧化硅层31保留。较佳为，所述沟槽深度为40微米～50微米，所述沟槽的宽度为6微米，各相邻的所述沟槽之间的间距为1微米。
步骤三、如图7所示，在所述硅衬底1正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层3两侧所述第一N型硅外延层组成第二N型薄层3a，各所述第一N型薄层3加上其两侧的所述第二N型薄层3a组成对应的各N型薄层。
所述第二N型薄层3a的电阻率低于所述硅衬底1的电阻率，所述第一N型薄层3的N型掺杂由所述硅衬底1的本身的N型杂质加上从所述第二N型薄层3a扩散进入的N型杂质组成。
部分或全部所述N型薄层的所述第一N型薄层3中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并未遍布整个所述第一N型薄层3的宽度范围内，所述硅衬底1的电阻率为所述第二N型薄层3a的电阻率的10倍以上，所述第一N型薄层3的中间区域的电阻率等于所述硅衬底1的电阻率、且由所述第一N型薄层3的中间区域组成所述高电阻率部分。
较佳为，所述电流流动区中所述N型薄层的宽度全部相同，且全部所述N型薄层的所述第一N型薄层3中都包括所述高电阻率部分。或者，所述电流流动区中的所述N型薄层包括两种以上的宽度，最大宽度的所述N型薄层中包括所述高电阻率部分，宽度小于所述最大宽度的所述N型薄层中包括或不包括所述高电阻率部分；不包括所述高电阻率部分的所述N型薄层具有特征：从所述第二N型薄层3a扩散进入所述第一N型薄层3中的N型杂质并遍布整个所述第一N型薄层3的宽度范围内，所述第一N型薄层3中间区域的电阻率低于所述硅衬底1的电阻率。
较佳为，所述第二N型薄层3a的电阻率为0.97欧姆·厘米，杂质浓度为5e15cm-3，位于各所述第一N型薄层3两侧的两个所述第二N型薄层3a的宽度都分别为1.5微米。
步骤四、如图7所示，在所述硅衬底1正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除。
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层4，所述电流流动区中的所述P型薄层4和所述N型薄层呈交替排列结构。
至少所述第二N型薄层3a和其邻近的所述P型薄层4的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层4的不平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层4完全横向耗尽。而对于不包括所述高电阻率部分的所述N型薄层，该部分N型薄层和其邻近的所述P型薄层4的能够平衡，所述N型薄层和所述P型薄层4之间连接反偏电压时，不包括所述高电阻率部分的所述N型薄层能被所述P型薄层4完全横向耗尽。
本发明实施例八的器件导通时，所述N型薄层即所述第一N型薄层3和所述第二N型薄层3a提供器件的电流流动区；在器件被处于截止状态时，所述N型薄层中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉；或至少所述第二N型薄层3a中的N型部分杂质都被所述P型薄层4中的杂质耗尽掉，所述第一N型薄层3两侧的所述第二N型薄层3a中的N型部分杂质之和与所述P型薄层4中的杂质之和的差异的绝对值不能大于其中任意一个和的20%。
较佳为，所述P型薄层4的电阻率为2.74欧姆·厘米，杂质浓度为5e15cm-3；所述P型薄层4的宽度为3微米，是由两个宽度为1.5微米的所述第二P型硅外延层在所述沟槽中间接合后形成。
步骤五、如图19所示，在各所述P型薄层4的顶部形成P阱7，各所述P阱7还延伸到部分所述N型薄层顶部；各所述P阱7之间的所述N型薄层顶部区域为N型导通区16。较佳为，还包括在所述N型导通区16中进行N型离子注入的步骤，该N型离子注入能减少器件的比导通电阻。
步骤六、如图19所示，依次淀积栅介质层5和多晶硅栅6，采用光刻刻蚀工艺依次对所述多晶硅栅6和所述栅介质层5进行刻蚀，由刻蚀后的所述栅介质层5和所述多晶硅栅6组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅6从顶部覆盖所述N型薄层和部分所述P阱7、且被所述多晶硅栅6所覆盖的所述P阱7用于形成横向沟道。
步骤七、如图19所示，进行N+离子注入形成源区8；所述源区8形成于所述P阱7顶部并和所述多晶硅栅6自对准。
步骤八、如图19所示，在形成了所述源区8的所述硅衬底1正面形成层间膜10；采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。
步骤九、如图19所示，淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；
步骤十、如图19所示，从背面对所述硅衬底1进行减薄。
步骤十一、如图19所示，进行背面离子注入形成N型区2，所述N型区2位于所述N型薄层和所述P型薄层4底部。较佳为，所述N型区2的厚度为0.5微米～5微米，该厚度是通过控制所述硅衬底1的背面减薄的厚度得到，图4中的双箭头线EDC中，边界E、D分别为所述N型区2的背面和上面边界、边界C处于所述N型薄层中。由于所述N型区2的厚度较小，所述N型区2的掺杂采用一次离子注入如注入磷实现，注入能量为50—500KEV，剂量高于5E14CM-2。
步骤十二、如图19所示，对所述N型区2的离子进行激活。较佳为，所述N型区2的杂质的激活采用一次激光退火，一次炉管退火，或一次激光退火和一次炉管退火的组合激活。激活后，所述N型区2的杂质浓度的纵向分布如图10a和图10b所示。
步骤十三、如图19所示，进行背面金属化形成漏极13。
本发明实施例九超级结器件和本发明实施例八超级结器件的区别之处在于：本发明实施例九超级结器件为超级结平面栅IGBT器件，在所述N型区2的底部还形成有P型区，所述P型区由采用背面离子注入形成的P+区组成。所述N型区2成为一个场截止层，所述P型区成为器件的集电区；整个形成一个IGBT器件。本发明实施例九的所述P型区14的结构特征和本发明实施例三超级结器件的所述P型区4的相同。
本发明实施例九超级结器件的制造方法和本发明实施例八超级结器件的制造方法的区别在于：在步骤十一中在进行背面离子注入形成N型区2之后，还包括采用背面离子注入形成所述P型区。
上述实施例中仅列举了超级结MOSFET器件和IGBT器件，本发明实施例的P-N薄层结构同样适用用超级结高压二极管等具有超级结结构的功率器件中。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种超级结器件，超级结器件形成于N型硅衬底上，所述超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；其特征在于：
电流流动区包括多个交替排列的N型薄层和P型薄层；
在所述硅衬底上形成有多个沟槽，各所述N型薄层都分别由第一N型薄层和第二N型薄层组成；所述第一N型薄层由所述沟槽之间的硅衬底薄层组成，所述第二N型薄层由填充于所述沟槽中、且位于所述第一N型薄层两侧第一N型硅外延层组成，所述P型薄层由填充于所述沟槽中的第二P型硅外延层组成，各所述P型薄层和其两侧的所述第二N型薄层相接触且将对应的所述沟槽完全填充；
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成；
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分；
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽；
在所述N型薄层和所述P型薄层底部形成有由背面离子注入区组成的N型区。
2.如权利要求1所述的超级结器件，其特征在于：所述电流流动区中所述N型薄层的宽度全部相同，且全部所述N型薄层的所述第一N型薄层中都包括所述高电阻率部分；
或者，所述电流流动区中的所述N型薄层包括两种以上的宽度，最大宽度的所述N型薄层中包括所述高电阻率部分，宽度小于所述最大宽度的所述N型薄层中包括或不包括所述高电阻率部分；不包括所述高电阻率部分的所述N型薄层具有特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并遍布整个所述第一N型薄层的宽度范围内，所述第一N型薄层中间区域的电阻率低于所述硅衬底的电阻率。
3.如权利要求1所述的超级结器件，其特征在于：所述N型区由第一层N型区和第二层N型区组成，所述第一层N型区靠近所述N型薄层和所述P型薄层底部，所述第二层N型区靠近所述硅衬底的背面，所述第二层N型区的掺杂浓度大于所述第一层N型区的掺杂浓度，所述第二层N型区的掺杂浓度满足和形成于所述硅衬底的背面的金属形成欧姆接触的条件，所述第一N型区作为所述超级结器件的缓冲层。
4.如权利要求1所述的超级结器件，其特征在于：所述N型区的厚度为0.5微米～5微米。
5.如权利要求3所述的超级结器件，其特征在于：所述第一层N型区的厚度为3微米～50微米，所述第二层N型区的厚度为0.5微米～3微米。
6.如权利要求1所述的超级结器件，其特征在于：在所述N型区的背面还形成有由背面离子注入区组成的P型区。
7.如权利要求1或2所述的超级结器件，其特征在于：所述电流流动区中的包括所述高电阻率部分的所述N型薄层分布在所述电流流动区的一个或多个区域中。
8.如权利要求2所述的超级结器件，其特征在于：所述电流流动区中的包括所述高电阻率部分的所述N型薄层的分布区域和所述终端保护结构的区域不邻接。
9.如权利要求2所述的超级结器件，其特征在于：所述电流流动区中的包括所述高电阻率部分的所述N型薄层的分布区域和所述超级结器件的栅金属电极图形的区域不邻接。
10.一种超级结器件的制造方法，所述超级结器件为超级结沟槽栅MOSFET器件，其特征在于，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层；
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成；
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分；
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽；
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽；
步骤六、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结沟槽栅MOSFET器件的栅极结构；
步骤七、在所述N型薄层和所述P型薄层的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道；
步骤八、进行N+离子注入形成源区；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区；
步骤九、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄；
步骤十二、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；
步骤十三、对所述N型区的离子进行激活；
步骤十四、进行背面金属化形成漏极。
11.如权利要求10所述的方法，其特征在于：步骤十一减薄后的所述硅衬底的背面表面和步骤二中形成的所述沟槽底部表面的距离为0.5微米～40微米。
12.如权利要求10所述的方法，其特征在于：步骤十三中的激活工艺中至少包括一次激光退火。
13.如权利要求10所述的方法，其特征在于：步骤七中的形成所述P阱的工艺提前到步骤一的淀积所述第一二氧化硅层之前进行。
14.一种超级结器件的制造方法，所述超级结器件为超级结平面栅MOSFET器件，其特征在于，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层；
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成；
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分；
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽；
步骤五、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区；
步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述超级结平面栅MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型薄层和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道；
步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准；
步骤八、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十、从背面对所述硅衬底进行减薄；
步骤十一、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；
步骤十二、对所述N型区的离子进行激活；
步骤十三、进行背面金属化形成漏极。
15.如权利要求14所述的方法，其特征在于：步骤十减薄后的所述硅衬底的背面表面和步骤二中形成的所述沟槽底部表面的距离为0.5微米～40微米。
16.如权利要求14所述的方法，其特征在于：步骤十二中的激活工艺中至少包括一次激光退火。
17.如权利要求14所述的方法，其特征在于：步骤五中的形成所述P阱的工艺提前到步骤一的淀积所述第一二氧化硅层之前进行。
18.如权利要求14所述的方法，其特征在于：在步骤五的所述P阱形成后、步骤六的所述栅介质层淀积前，还包括在所述N型导通区中进行N型离子注入的步骤。
19.一种超级结器件的制造方法，所述超级结器件为超级结沟槽栅IGBT器件，其特征在于，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层；
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成；
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分；
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，所述N型薄层和其邻近的所述P型薄层的电荷平衡或者不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，整个所述N型薄层完全横向耗尽、或者所述N型薄层的第一N型薄层不被所述P型薄层完全横向耗尽；
步骤五、采用光刻刻蚀工艺在所述电流流动区的所述N型薄层的顶部形成栅沟槽；
步骤六、依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述超级结沟槽栅IGBT器件的栅极结构；
步骤七、在所述N型薄层和所述P型薄层的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道；
步骤八、进行N+离子注入形成源区；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区；
步骤九、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄；
步骤十二、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；进行背面离子注入在所述N型区的背面形成P型区；
步骤十三、对所述N型区和所述P型区的离子进行激活；
步骤十四、进行背面金属化形成漏极。
20.一种超级结器件的制造方法，所述超级结器件为超级结平面栅IGBT器件，其特征在于，包括如下步骤：
步骤一、在N型硅衬底表面依次淀积第一二氧化硅层、第二氮化硅层和第三二氧化硅层；利用光刻刻蚀工艺依次对所述第三二氧化硅层、所述第二氮化硅层和所述第一二氧化硅层形成沟槽图形掩模；
步骤二、以所述沟槽图形掩模为掩模对所述硅衬底进行刻蚀形成多个沟槽；超级结器件的中间区域为电流流动区，终端保护结构环绕于所述电流流动区的外周；在所述电流流动区中，各所述沟槽之间的所述硅衬底呈薄层结构并由位于各所述沟槽之间的硅衬底薄层组成第一N型薄层；依次将所述沟槽图形掩模的所述第三二氧化硅层和所述第二氮化硅层去除，所述第一二氧化硅层保留；
步骤三、在所述硅衬底正面淀积形成第一N型硅外延层，所述第一N型硅外延层形成于所述沟槽的底面和侧面；由位于所述第一N型薄层两侧所述第一N型硅外延层组成第二N型薄层，各所述第一N型薄层加上其两侧的所述第二N型薄层组成对应的各N型薄层；
所述第二N型薄层的电阻率低于所述硅衬底的电阻率，所述第一N型薄层的N型掺杂由所述硅衬底的本身的N型杂质加上从所述第二N型薄层扩散进入的N型杂质组成；
全部或部分所述N型薄层的所述第一N型薄层中包括高电阻率部分，包括所述高电阻率部分的所述N型薄层具有如下特征：从所述第二N型薄层扩散进入所述第一N型薄层中的N型杂质并未遍布整个所述第一N型薄层的宽度范围内，所述硅衬底的电阻率为所述第二N型薄层的电阻率的10倍以上，所述第一N型薄层的中间区域的电阻率等于所述硅衬底的电阻率、且由所述第一N型薄层的中间区域组成所述高电阻率部分；
步骤四、在所述硅衬底正面淀积形成第二P型硅外延层，所述第二P型硅外延层和所述第一N型硅外延层接触并将所述沟槽完全填满；将所述沟槽顶部表面的硅和氧化硅都去除；
在所述电流流动区中，由填充于所述沟槽中的所述第二P型硅外延层组成P型薄层，所述电流流动区中的所述P型薄层和所述N型薄层呈交替排列结构；
至少所述第二N型薄层和其邻近的所述P型薄层的电荷平衡，包括所述高电阻率部分的所述N型薄层和其邻近的所述P型薄层的电荷不平衡，所述N型薄层和所述P型薄层之间连接反偏电压时，包括所述高电阻率部分的所述N型薄层的所述高电阻率部分不被所述P型薄层完全横向耗尽；
步骤五、在各所述P型薄层的顶部形成P阱，各所述P阱还延伸到部分所述N型薄层顶部；各所述P阱之间的所述N型薄层顶部区域为N型导通区；
步骤六、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述超级结平面栅IGBT器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型薄层和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道；
步骤七、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准；
步骤八、在形成了所述源区的所述硅衬底正面形成层间膜；采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤九、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十、从背面对所述硅衬底进行减薄；
步骤十一、进行背面离子注入形成N型区，所述N型区位于所述N型薄层和所述P型薄层底部；进行背面离子注入在所述N型区的背面形成P型区；
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024910B (zh) * 2016-05-26 2019-03-29 东南大学 鳍式快恢复超结功率半导体晶体管及其制备方法
CN111200008B (zh) * 2018-11-20 2023-08-22 深圳尚阳通科技股份有限公司 超结器件及其制造方法
CN112349785B (zh) * 2020-11-06 2022-02-08 中国电子科技集团公司第二十四研究所 电阻场板电导调制场效应mos器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4524539B2 (ja) * 2002-08-13 2010-08-18 富士電機システムズ株式会社 半導体素子
US7859052B2 (en) * 2007-01-25 2010-12-28 Kabushiki Kaisha Toshiba Semiconductor apparatus
CN102386212A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 半导体器件结构及其制作方法
CN102623349A (zh) * 2006-01-31 2012-08-01 株式会社电装 具有超结结构的半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050242411A1 (en) * 2004-04-29 2005-11-03 Hsuan Tso [superjunction schottky device and fabrication thereof]

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4524539B2 (ja) * 2002-08-13 2010-08-18 富士電機システムズ株式会社 半導体素子
CN102623349A (zh) * 2006-01-31 2012-08-01 株式会社电装 具有超结结构的半导体器件及其制造方法
US7859052B2 (en) * 2007-01-25 2010-12-28 Kabushiki Kaisha Toshiba Semiconductor apparatus
CN102386212A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 半导体器件结构及其制作方法

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