JP2012195394A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】実施形態によれば、終端領域の縮小及び工程削減が可能な半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第１導電形の半導体層における素子領域に第１のトレンチを、終端領域に第１のトレンチよりも幅が広い第２のトレンチを同時に形成する工程を備えている。また、半導体装置の製造方法は、第１のトレンチ内に第２導電形半導体膜を埋め込み、且つ第２のトレンチの内壁にも第２導電形半導体膜を形成する工程を備えている。また、半導体装置の製造方法は、第２のトレンチの内壁に形成された第２導電形半導体膜に第１導電形不純物を注入し、第２のトレンチの内壁に、半導体層よりも第１導電形不純物濃度が低い第１導電形半導体領域を形成する工程を備えている。
【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法に関する。

縦型パワーデバイスのオン抵抗は、ドリフト層の電気抵抗に大きく依存する。そのドリフト層の電気抵抗を決定する不純物濃度には、必要な耐圧を確保する点から限界がある。すなわち、素子耐圧とオン抵抗にはトレードオフの関係が存在する。

この問題を解決する縦型パワーデバイスの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ形ピラーとｎ形ピラーを設けた構造が知られている。スーパージャンクション構造はｐ形ピラーとｎ形ピラーに含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、比較的高ドープされたｎ形ピラーを通して主電流を流すことで低オン抵抗を実現できる。

スーパージャンクション構造を形成する一つの方法として、ｎ形半導体層にトレンチを形成し、そのトレンチ内にｐ形ピラーとなるｐ形半導体膜を埋め込む方法がある。

また、パワーデバイスでは終端領域にも耐圧が要求されるが、一方、オン動作には寄与しない終端領域には縮小も要求されている。終端領域を縮小するため、終端領域にトレンチを設けたディープトレンチ終端構造が知られている。

スーパージャンクション構造とディープトレンチ終端構造とを有するデバイスを製造するにあたって、スーパージャンクションのトレンチと、終端領域のトレンチとを別々に形成することは、工程数の増大をまねく。

特開２００７−１２９０８６号公報 特開２００９−４５４７号公報

実施形態によれば、終端領域の縮小及び工程削減が可能な半導体装置の製造方法を提供する。

実施形態によれば、半導体装置の製造方法は、素子領域とその外側に形成された終端領域とを有する第１導電形の半導体層における前記素子領域に第１のトレンチを、前記終端領域に前記第１のトレンチよりも幅が広い第２のトレンチを同時に形成する工程を備えている。また、半導体装置の製造方法は、前記第１のトレンチ内に第２導電形半導体膜を埋め込み、且つ前記第２のトレンチの内壁にも前記第２導電形半導体膜を形成する工程を備えている。また、半導体装置の製造方法は、前記第２のトレンチの内壁に形成された前記第２導電形半導体膜に第１導電形不純物を注入し、前記第２のトレンチの内壁に、前記半導体層よりも第１導電形不純物濃度が低い第１導電形半導体領域を形成する工程を備えている。

実施形態の半導体装置の模式図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 他の実施形態の半導体装置の模式断面図。 さらに他の実施形態の半導体装置の模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。なお、以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としてもよい。

また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

図１（ａ）は実施形態の半導体装置の模式断面図であり、図１（ｂ）は同半導体装置における主な要素の平面レイアウトを示す模式平面図である。図１（ａ）は、図１（ｂ）におけるＡ−Ａ断面に対応する。

実施形態の半導体装置は、半導体層（または基板）における厚さ方向の一方の主面側に設けられた第１の主電極１１と、他方の主面側に設けられた第２の主電極２１との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。

本実施形態の半導体装置は、素子領域１０と、素子領域１０の外側に形成された終端領域３０とを有する。図１（ｂ）に示すように、終端領域３０は素子領域１０の周囲を連続して囲んでいる。

ｎ^＋形半導体層（もしくは基板）１２の主面上に、ｎ形ピラー１３ａとｐ形ピラー１４ａが設けられている。ｎ形ピラー１３ａとｐ形ピラー１４ａは、ｎ^＋形半導体層１２の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆるスーパージャンクション構造２０を構成している。

ｎ形ピラー１３ａとｐ形ピラー１４ａとの周期的配列構造であるスーパージャンクション構造２０は、素子領域１０に形成されている。スーパージャンクション構造２０の平面パターンは、例えばストライプ状である。あるいは、スーパージャンクション構造２０の平面パターンは、格子状や千鳥状に形成してもよい。

スーパージャンクション構造２０の上には、ｐ形半導体層１４ｂが設けられている。ｐ形半導体層１４ｂは、各ｐ形ピラー１４ａの上端に接している。ｐ形半導体層１４ｂ上には、第２の主電極２１が設けられている。ｐ形半導体層１４ｂは、第２の主電極２１とオーミック接触している。したがって、ｐ形ピラー１４ａ及びｐ形半導体層１４ｂは、第２の主電極２１と電気的に接続されている。

ｎ^＋形半導体層１２の裏面には、第１の主電極１１が設けられている。ｎ^＋形半導体層１２は、第１の主電極１１とオーミック接触し電気的に接続されている。

ｐ形ピラー１４ａは、後述するように、ｎ形半導体層１３における素子領域１０に形成された第１のトレンチｔ１内に設けられる。ｎ形半導体層１３における終端領域３０には、第２のトレンチとして終端トレンチｔ２が設けられている。すなわち、本実施形態の半導体装置は、終端トレンチ構造を有する。

終端トレンチｔ２の幅は、第１のトレンチｔ１の幅よりも大きい。終端トレンチｔ２の内壁（側壁及び底部）には、ｎ⁻形半導体領域１５が設けられている。ｎ⁻形半導体領域１５は、終端領域３０におけるｎ^＋形半導体層１２上に設けられたｎ形半導体層１３に隣接している。ｎ⁻形半導体領域１５の側面及び底面は、ｎ形半導体層１３で囲まれている。

ｎ形半導体層１３及びｎ形ピラー１３ａのｎ形不純物濃度はほぼ同じであり、ｎ⁻形半導体領域１５のｎ形不純物濃度は、ｎ形半導体層１３及びｎ形ピラー１３ａのｎ形不純物濃度よりも低い。また、ｎ^＋形半導体層１２のｎ形不純物濃度は、ｎ形半導体層１３及びｎ形ピラー１３ａのｎ形不純物濃度よりも高い。

終端トレンチｔ２内におけるｎ⁻形半導体領域１５の内側には、絶縁膜１６が形成されている。絶縁膜１６は例えばシリコン酸化膜である。

終端トレンチｔ２内における絶縁膜１６の内側には、埋込材として、例えばノンドープの（意図的に不純物がドープされていない）多結晶シリコン１７が埋め込まれている。多結晶シリコン１７は、電気的にフローティング状態である。

終端領域３０における多結晶シリコン１７上、絶縁膜１６上およびｐ形半導体層１４ｂ上には、絶縁膜１８が設けられている。絶縁膜１８は、例えばシリコン酸化膜である。絶縁膜１８上には、絶縁材料からなる層間膜１９が設けられている。層間膜１８は、例えばシリコン酸化膜である。

層間膜１９上には、例えばポリイミドなどの樹脂からなる絶縁層２２が設けられている。絶縁層２２は、第２の主電極２１の一部を覆っている。第２の主電極２１における外部との接続部は、絶縁層２２から露出されている。

本実施形態の半導体装置は、第２の主電極２１をアノード電極、第１の主電極１１をカソード電極とする縦型ダイオードである。すなわち、順方向バイアス時には、相対的に第２の主電極２１に高電位が、第１の主電極１１に低電位が与えられ、ｐ形半導体層１４ｂ、スーパージャンクション構造２０、その下のｎ形半導体層１３、およびｎ^＋形半導体層１２を介して、第２の主電極２１と第１の主電極１１との間の縦方向に主電流が流れる。

逆方向バイアス時には、相対的に第２の主電極２１に低電位が、第１の主電極１１に高電位が与えられる。このとき、素子領域１０のスーパージャンクション構造２０におけるｎ形ピラー１３ａとｐ形ピラー１４ａとのｐｎ接合から横方向に空乏層が伸び、高耐圧を保持できる。

さらに、終端領域３０におけるｎ形半導体層１３及びｎ⁻形半導体領域１５と、ｐ形半導体層１４ｂとの界面のｐｎ接合からも空乏層が伸びる。これにより、終端領域３０においても高耐圧が得られる。

また、本実施形態では、終端領域３０における終端トレンチｔ２の側壁及び底部に、ｎ形半導体層１３よりもｎ形不純物濃度が低いｎ⁻形半導体領域１５が設けられている。このため、図１（ａ）において２点鎖線で表すように、空乏層がより深さ方向に伸びやすくなり、ｎ⁻形半導体領域１５と絶縁膜１６との界面の電界が緩和され、よりいっそう耐圧を向上できる。

ウェーハ状態からの切断時の切断面である終端面４０は、切断時の影響により破砕され、リーク電流が増大する傾向がある。本実施形態では、終端領域３０に終端トレンチｔ２を形成し、その内部に絶縁膜１６及びノンドープの多結晶シリコン１７を設けている。このような終端トレンチ構造によって、空乏層が終端面４０の破砕部に達する前に空乏層の伸びをストップさせることができる。この結果、終端面４０の破砕部を通じた電流リークを回避することができる。また、終端トレンチｔ２の内壁を絶縁膜１６で覆って保護することで、高い信頼性が得られる。

比較例として高抵抗層で終端領域を構成した構造では、空乏層が終端面に達しないようにするため、例えば２００（μｍ）ほどの終端長を必要とする。これに対して、本実施形態のような終端トレンチ構造では、終端長が例えば８０〜１２０（μｍ）ほどで済む。このため、デバイス（チップ）の小型化を図れる。

次に、図２（ａ）〜図３（ｄ）を参照して、実施形態の半導体装置の製造方法について説明する。なお、工程図における断面部分は、図１（ｂ）におけるＡ−Ａ断面に対応する。

図２（ａ）は、基板（ｎ^＋形半導体層）１２の主面上に、ｎ形半導体層１３をエピタキシャル成長させた状態を表す。なお、図２（ｂ）以降の断面図では、基板（ｎ^＋形半導体層）１２の図示を省略する。

そして、ｎ形半導体層１３の表面に、例えばシリコン酸化膜等を形成した後、それを選択的にエッチングして第１の開口３１ａ及び第２の開口３１ｂを形成し、マスク３１を形成する。複数の第１の開口３１ａが、素子領域１０に形成される。第２の開口３１ｂは、第１の開口３１ａよりも開口幅が大きく、終端領域３０に形成される。

次に、マスク３１を用いて例えばＲＩＥ（Reactive Ion Etching）法により、ｎ形半導体層１３をエッチングする。これにより、図２（ｂ）に示すように、第１のトレンチｔ１と、第２のトレンチである終端トレンチｔ２とが同時に形成される。第１のトレンチｔ１は第１の開口３１ａの下に形成される。第２のトレンチｔ２は第２の開口３１ｂの下に形成される。図２（ｃ）は、トレンチｔ１及びｔ２形成後の上面図に対応する。

複数の第１のトレンチｔ１が、例えばストライプ状に、素子領域１０に形成される。終端トレンチｔ２は、図２（ｃ）に示すように、素子領域１０を連続して囲んで形成される。終端トレンチｔ２の幅ｂは、第１のトレンチｔ１の幅ａよりも大きい。素子領域１０におけるｎ形半導体層１３において、第１のトレンチｔ１に隣接する部分がｎ形ピラー１３ａとなる。

次に、第１のトレンチｔ１内及び終端トレンチｔ２内に、例えばエピタキシャル成長法で、ｐ形半導体膜を形成する。ｐ形半導体膜は第１のトレンチｔ１内を埋め、図３（ａ）に示すように、ｐ形ピラー１４ａとなる。終端トレンチｔ２は第１のトレンチｔ１よりも幅が大きい。そのため、終端トレンチｔ２内のｐ形半導体膜１４ｃは終端トレンチｔ２の内壁（側壁及び底壁）に沿って形成され、終端トレンチｔ２内におけるｐ形半導体膜１４ｃの内側には空洞が残る。ｐ形ピラー１４ａ及びｐ形半導体膜１４ｃは同時に形成される。

次に、図３（ｂ）に示すように、終端トレンチｔ２以外の表面をマスク３２で覆った後、終端トレンチｔ２の内壁に形成されたｐ形半導体膜１４ｃに対してイオン注入法でｎ形不純物（例えばリン）を注入する。

基板（ｎ^＋形半導体層）１２の主面に対して傾斜した方向にイオン注入が行われる。これにより、終端トレンチｔ２の側壁に形成されたｐ形半導体膜１４ｃに対してｎ形不純物が注入される。さらに、終端トレンチｔ２は幅が広いため、終端トレンチｔ２の底面上のｐ形半導体膜１４ｃにもｎ形不純物が注入される。

イオン注入の後、アニールを行い、注入されたｎ形不純物を拡散させる。これにより、ｐ形半導体膜１４ｃがｎ形に反転し、図３（ｂ）に示すように、終端トレンチｔ２の内壁にｎ⁻形半導体領域１５が形成される。ｎ⁻形半導体領域１５のｎ形不純物濃度がｎ形半導体層１３のｎ形不純物濃度よりも低くなるよう、ｎ形不純物のドーズ量は設定される。

次に、図３（ｃ）に示すように、終端トレンチｔ２内におけるｎ⁻形半導体領域１５の内側に、絶縁膜１６を形成する。絶縁膜１６は、例えば熱酸化法で形成されるシリコン酸化膜である。終端トレンチｔ２は幅が広いため、熱酸化法により形成される絶縁膜（酸化膜）１６では終端トレンチｔ２内は埋まらない。

次に、図３（ｄ）に示すように、終端トレンチｔ２内における絶縁膜１６の内側に、埋込材としてノンドープの多結晶シリコン１７を埋め込む。終端トレンチｔ２内に残っていた空洞は多結晶シリコン１７で埋め込まれる。多結晶シリコン１７は、埋め込み性に優れ、周辺にストレスやひずみを与えることなく、容易に終端トレンチｔ２内に埋め込むことができる。

次に、終端トレンチｔ２以外の表面上に残っている多結晶シリコン１７を例えばＣＭＰ（Chemical Mechanical Polishing）法で除去した後、ｎ形半導体層１３の表面側に、図１（ａ）に示すｐ形半導体層１４ｂを形成する。例えば、熱酸化膜を形成し、ｎ形半導体層１３の表面に対してｐ形不純物（例えばボロン）をイオン注入した後、アニールで拡散させることで、ｐ形半導体層１４ｂが形成される。

その後、電極や、終端トレンチ構造上の絶縁膜などが形成される。

本実施形態によれば、スーパージャンクション構造と終端トレンチ構造とを有する半導体装置を製造するにあたって、素子領域１０の第１のトレンチｔ１と、終端領域３０の終端トレンチｔ２とを同時に形成する。このため、第１のトレンチｔ１と終端トレンチｔ２とを別々に形成する場合に比べて、工程数を削減できる。

さらに、それらトレンチｔ１及びｔ２を形成した後、トレンチｔ１及びｔ２内にｐ形半導体膜を形成する。トレンチｔ１内のｐ形半導体膜はそのまま残されてｐ形ピラー１４ａとなる。終端トレンチｔ２内に形成されたｐ形半導体膜１４ｃに対してはｎ形不純物を注入することでｎ形に反転させる。さらに、そのｎ形に反転された膜は、ｎ形ピラー１３ａ及び終端領域３０のｎ形半導体層１３よりもｎ形不純物濃度が低いｎ⁻形半導体領域１５となる。このため、前述したように、逆バイアス時に終端領域３０で空乏層が深さ方向に伸びやすくなり、高耐圧が得られる。

前述した工程において、ｐ形半導体層１４ｂを形成した後、終端トレンチｔ２内から多結晶シリコン１７を除去して、図４（ａ）及び（ｂ）に示すように、終端トレンチｔ２内における絶縁膜１６の内側に、埋込材として、層間膜（例えばシリコン酸化膜）１９及び絶縁層（例えば樹脂）２２を埋め込んでもよい。

それら層間膜１９及び絶縁層２２は、図４（ｂ）に示すように、終端トレンチｔ２内を完全に埋め込んでもよいし、あるいは、図４（ａ）に示すように、絶縁層２２の内側に空洞が残ってもかまわない。

図１（ａ）では、ｐ形ピラー１４ａの底部及び終端トレンチｔ２の底部が、ｎ形半導体層１３内に位置し、ｎ^＋形半導体層１２に達していない構造を示した。しかしながら、その構造に限ることなく、図５（ａ）に示すように、ｐ形ピラー１４ａ及び終端トレンチｔ２が、ｎ^＋形半導体層１２に達していてもよい。
また、図４（ａ）、図４（ｂ）、さらには以下に説明する図５（ｂ）の構造においても、ｐ形ピラー１４ａ及び終端トレンチｔ２がｎ^＋形半導体層１２に達していてもよい。

次に、図５（ｂ）は、他の実施形態の半導体装置を示す。この半導体装置における素子領域１０には、プレーナＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている。

本実施形態においても、素子領域１０における、ｎ^＋形半導体層（もしくは基板）１２の主面上に、ｎ形ピラー１３ａとｐ形ピラー１４ａとの周期的配列構造であるスーパージャンクション構造２０が設けられている。

ｐ形ピラー１４ａの上には、ｐ形ベース層１４ｄが設けられている。ｐ形ベース層１４ｄの表面には、ｎ^＋形のソース領域４１が選択的に設けられている。ソース領域４１は、ｎ形ピラー１３ａよりもｎ形不純物濃度が高い。

ｎ形ピラー１３ａからｐ形ベース層１４ｄを経てソース領域４１の一部に至る部分の上には、ゲート絶縁膜４２が設けられ、その上にゲート電極４３が設けられている。

ソース領域４１の表面上には第２の主電極２１が設けられ、ソース領域４１は第２の主電極２１とオーミック接触し電気的に接続されている。ゲート電極４３と第２の主電極２１との間には、層間絶縁膜４４が設けられている。

終端領域３０の構造は、図１（ａ）、図４（ａ）または図４（ｂ）と同じである。

本実施形態の半導体装置において、相対的に、第１の主電極１１に高電位、第２の主電極２１に低電位が印加された状態で、ゲート電極４３に所望のゲート電位が印加されると、ｐ形ベース層１４ｄにおけるゲート絶縁膜４２との界面付近に反転層（ｎチャネル）が形成される。例えば、グランド電位または負電位が印加される第２の主電極２１の電位に対して正電位がゲート電極４３に印加される。第１の主電極１１には、ゲート電位よりも高い正電位が印加される。

これにより、ソース領域４１、ｎチャネル、ｎ形ピラー１３ａおよびｎ^＋形半導体層１２を介して、第２の主電極２１と第１の主電極１１間に電流が流れ、オン状態になる。

ゲートオフ時には、素子領域１０のスーパージャンクション構造２０におけるｎ形ピラー１３ａとｐ形ピラー１４ａとのｐｎ接合から横方向に空乏層が伸び、高耐圧を保持できる。さらに、終端領域３０におけるｎ形半導体層１３及びｎ⁻形半導体領域１５と、最外ｐ形ベース層１４ｅとの界面のｐｎ接合からも空乏層が伸びる。これにより、終端領域３０においても高耐圧が得られる。最外ｐ形ベース層１４ｅは、ｐ形ベース層１４ｄと同時に形成される。

本実施形態においても、終端領域３０における終端トレンチｔ２の側壁及び底部に、ｎ形半導体層１３よりもｎ形不純物濃度が低いｎ⁻形半導体領域１５が設けられている。このため、空乏層がより深さ方向に伸びやすくなり、ｎ⁻形半導体領域１５と絶縁膜１６との界面の電界が緩和され、よりいっそう耐圧を向上できる。

また、終端トレンチ構造によって、空乏層が終端面４０の破砕部に達する前に空乏層の伸びをストップさせることができる。この結果、終端面４０の破砕部を通じた電流リークを回避することができる。また、終端トレンチｔ２の内壁を絶縁膜１６で覆って保護することで、高い信頼性が得られる。

また、本実施形態においても、スーパージャンクション構造と終端トレンチ構造とを有する半導体装置を製造するにあたって、素子領域１０の第１のトレンチｔ１と、終端領域３０の終端トレンチｔ２とを同時に形成する。このため、第１のトレンチｔ１と終端トレンチｔ２とを別々に形成する場合に比べて、工程数を削減できる。

さらに、それらトレンチｔ１及びｔ２を形成した後、トレンチｔ１及びｔ２内にｐ形半導体膜を形成する。トレンチｔ１内のｐ形半導体膜はそのまま残されてｐ形ピラー１４ａとなる。終端トレンチｔ２内に形成されたｐ形半導体膜１４ｃに対してはｎ形不純物を注入することでｎ形に反転させる。さらに、そのｎ形に反転された膜は、ｎ形ピラー１３ａ及び終端領域３０のｎ形半導体層１３よりもｎ形不純物濃度が低いｎ⁻形半導体領域１５となる。このため、ゲートオフ時に終端領域３０で空乏層が深さ方向に伸びやすくなり、高耐圧が得られる。

図５（ｂ）では、プレーナＭＯＳＦＥＴを例に挙げたが、トレンチゲートＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、ｎ^＋形半導体層（ドレイン層）１２を、ｐ^＋形半導体層（コレクタ層）に置き換えればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…素子領域、１１…第１の主電極、１２…ｎ^＋形半導体層、１３…ｎ形半導体層、１３ａ…ｎ形ピラー、１４ａ…ｐ形ピラー、１５…ｎ⁻形半導体領域、１６…絶縁膜、１７…多結晶シリコン、２１…第２の主電極、３０…終端領域、４０…終端面、ｔ１…第１のトレンチ、ｔ２…終端トレンチ

Claims (5)

1. 素子領域とその外側に形成された終端領域とを有する第１導電形の半導体層における前記素子領域に第１のトレンチを、前記終端領域に前記第１のトレンチよりも幅が広い第２のトレンチを同時に形成する工程と、
   前記第１のトレンチ内に第２導電形半導体膜を埋め込み、且つ前記第２のトレンチの内壁にも前記第２導電形半導体膜を形成する工程と、
   前記第２のトレンチの内壁に形成された前記第２導電形半導体膜に第１導電形不純物を注入し、前記第２のトレンチの内壁に、前記半導体層よりも第１導電形不純物濃度が低い第１導電形半導体領域を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記第２のトレンチ内における前記第１導電形半導体領域の内側に絶縁膜を形成する工程をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第２のトレンチ内における前記絶縁膜の内側に、埋込材を形成する工程をさらに備えたことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記埋込材としてノンドープシリコンを埋め込むことを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記埋込材として絶縁物を埋め込むことを特徴とする請求項３記載の半導体装置の製造方法。

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