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KR102062050B1 - 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체 - Google Patents

결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체 Download PDF

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KR102062050B1
KR102062050B1 KR1020170069039A KR20170069039A KR102062050B1 KR 102062050 B1 KR102062050 B1 KR 102062050B1 KR 1020170069039 A KR1020170069039 A KR 1020170069039A KR 20170069039 A KR20170069039 A KR 20170069039A KR 102062050 B1 KR102062050 B1 KR 102062050B1
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링 마
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인피니언 테크놀로지스 아메리카스 코퍼레이션
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Abstract

반도체 디바이스를 형성하는 방법에 관한 것으로, 방법은, 패터닝된 마스킹 층을 사용하여 반도체 기판 내에 게이트 트렌치 및 컨택 트렌치를 동시에 형성하는 단계와, 게이트 트렌치 내에 게이트 도전성 필러를 형성하는 단계와, 컨택 트렌치 아래에 깊은 바디 영역을 형성하는 단계와, 컨택 트렌치 내에 컨택 도전성 필러를 형성하는 단계를 포함한다. 방법은, 게이트 트렌치 내에 게이트 트렌치 유전체 라이너를 형성하는 단계와, 게이트 도전성 필러 위에 층간 유전체 층(IDL)을 형성하는 단계를 더 포함한다. 방법은 컨택 트렌치의 하부에 컨택 임플란트를 형성하는 단계와, 컨택 트렌치 내에 장벽층을 형성하는 단계를 더 포함한다.

Description

결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체{COMBINED GATE TRENCH AND CONTACT ETCH PROCESS AND RELATED STRUCTURE}
전력 반도체 디바이스, 예를 들어, 전력 MOSFET(metal oxide semiconductor field effect transistor)은, 전원, 정류기(rectifiers), 저전압 모터 제어기 등과 같은 전력 스위칭 디바이스에서 폭넓게 사용되어 왔다. 전력 반도체 디바이스는 전력 밀도를 향상시키는 트렌치 토폴로지를 사용하여 만들어질 수 있다.
트렌치형 전력 반도체 디바이스를 제조하기 위한 기존 제작 프로세스는 복잡한 구조체, 예컨대, 게이트 트렌치 및 컨택 트렌치를 형성하는 것을 수용하기 위한 다수의 마스크를 종종 포함한다. 상이한 단계에서 상이한 치수(dimension)의 인접한 게이트 트렌치 및 컨택 트렌치를 에칭하기 위한 복수의 마스크를 사용하는 것은 각각의 마스킹 단계에서의 이들의 마스크 치수 및 정렬에 의해 도입되는 오류들로 인해 결함을 야기할 수 있고 어렵다. 반도체 디바이스 제작에서의 변형은 종종 온 상태 저항(RDSon) 및 항복 전압과 같은 디바이스의 전기적 성능의 변형으로 이어질 수도 있다.
따라서, 트렌치형 전력 반도에 디바이스에서의 디바이스 결함을 실질적으로 제거하면서 이들의 전기적 성능 특성을 향상시킴으로써 본 기술 분야에서의 문제점 및 결함을 극복할 필요가 있다.
본 개시물은 실질적으로 도면 중 적어도 하나의 도면과 관련하여 설명하는 바와 같이, 그리고 특허청구범위에 개시된 바와 같이, 결합형 게이트 트렌치 및 컨택 에칭 프로세스 및 관련 구조체에 관한 것이다.
도 1은 본 출원의 일 구현예에 따른 반도체 구조체를 형성하는 방법을 도시하는 흐름도이다.
도 2a는 본 출원의 일 구현예에 따른 도 1의 흐름도의 초기 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2b는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2c는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2d는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2e는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2f는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2g는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2h는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2i는 본 출원의 일 구현예에 따른 도 1의 흐름도의 중간 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
도 2j는 본 출원의 일 구현예에 따른 도 1의 흐름도의 마지막 동작에 따라 처리된 반도체 구조체의 일부분에 관한 단면도를 도시한다.
다음 설명은 본 개시물의 구현예들에 관한 구체적인 정보를 포함한다. 본 출원서의 도면 및 이들에 첨부된 상세 설명은 단지 예시적인 구현을 나타낸다. 달리 언급되지 않는다면, 도면들에서 유사거나 대응하는 요소들은 유사하거나 대응하는 참조 부호로 표시될 수 있다. 더욱이, 본 출원서의 도면 및 예증은 전반적으로 실제 크기대로 도시되지 않고, 실제 관련된 치수에 대응하는 것으로 의도되지 않는다.
도 1은 본 출원의 구현예에 따른 예시적인 반도체 디바이스를 형성하기 위한 예시적 방법을 도시하는 흐름도를 나타낸다. 본 기술분야의 당업자에게 명백한 특정 세부사항 및 특징은 흐름도에서 생략되었다. 예를 들어, 동작은, 본 기술분야에 알려진 바와 같은, 하나 이상의 하위동작으로 구성되거나 특별한 장비 또는 물질을 수반할 수도 있다. 흐름도(100)에 표시된 동작들(170, 172, 174, 176, 178, 180, 182, 184, 186 및 188)은 본 발명의 개념에 관한 하나의 구현예를 설명하기에 충분하고, 본 발명의 개념에 관한 다른 구현예는 흐름도(100)에 도시된 것들과 상이한 동작들을 이용할 수도 있다. 또한, 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i 및 도 2j에서의 반도체 구조체(270, 272, 274, 276, 278, 280, 282, 284, 286 및 288)는 흐름도(100)의 동작들(170, 172, 174, 176, 178, 180, 182, 184, 186 및 188)을 수행한 결과를 각각 도시한다. 예를 들어, 반도체 구조체(270)는 동작(170)을 처리한 이후의 반도체 디바이스의 일부분의 예시적 구조체이고, 반도체 구조체(272)는 동작(172)의 처리 이후 반도체 디바이스의 일부분의 예시적인 구조체이며, 반도체 구조체(284)는 동작(174)의 처리 이후 반도체 디바이스의 일부분의 예시적 구조체이다.
도 1의 동작(170) 및 도 2a의 반도체 구조체(270)를 참조하면, 동작(170)은 반도체 기판 위에 하드 마스크 및 패터닝된 마스킹 층을 형성하는 것을 포함한다. 도 2a를 참조하면, 반도체 구조체(270)는 본 개시물의 일 구현예에 따라, 도 1의 흐름도(100)의 동작(170)의 완료 후의 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2a에 도시된 바와 같이, 반도체 구조체(270)는 반도체 기판(201) 위에 하드 마스크(250) 및 패터닝된 마스킹 층(252)을 포함한다.
도 2a에 도시된 바와 같이, 반도체 기판(201)은 드리프트 영역(202) 및 드레인 영역(222)을 포함한다. 반도체 기판(201)은 실리콘과 같은 임의의 적합한 반도체 물질을 포함할 수 있다. 드리프트 영역(202)은 드레인 컨택 층(242)위에 위치하는 드레인 영역(222) 위에 위치한다. 본 구현예에서, 드레인 영역(222)은, 전력 MOSFET 또는 절연 게이트 양극성 트랜지스터(insulated gate bipolar mode transistor: IGBT)와 같은 반도체 디바이스의 드레인으로서 고농도로 도핑된 반도체 물질을 포함한다. 도 2a에 도시된 바와 같이, 드레인 영역(222)은 제 1 도전형이고, 예시로써 N+ 도전성을 갖는 것으로 도시된다. 본 구현예에서, 드레인 영역(222)은 인(phosphorus) 또는 비소(arsenic)와 같은 N형 도펀트를 포함할 수 있다. 다른 구현예에서, 드레인 영역(222)은 붕소(boron)와 같은 P형 도펀트를 포함할 수도 있다. 드레인 컨택 층(242)이 드레인 영역(222)의 하부에 형성된다.
드레인 영역(202)은 드리프트 영역(202) 상에서 에피택셜 성장될 수 있는(예를 들어, 에피택셜 층) 임의의 반도체 물질을 포함할 수 있다. 예를 들어, 드리프트 영역(202)은 드레인 영역(222) 상에 성장된 에피택셜 실리콘을 포함할 수 있다. 도 2a에 도시된 바와 같이, 드리프트 영역(202)은 제 1 도전형이고, 예시로써 N- 도전성을 갖는 것으로 도시된다. 하나의 구현예에서, 드리프트 영역(202)은 본질적으로 N형이거나 또는 N형 물질로 사전 도핑될 수 있거나, 예를 들어, N형 물질이 되도록 후속 도핑될 수 있다. 본 구현예에서, 드리프트 영역(202)은 인 또는 비소와 같은 N형 도펀트를 포함할 수 있다. 다른 구현예에서, 드리프트 영역(202)은 붕소와 같은 P형 도펀트를 포함할 수도 있다.
도 2a에 도시된 바와 같이, 하드 마스크(250)가 반도체 기판(201) 위에 형성된다. 일 구현예에서, 하드 마스크(250)는 질화 규소(silicon nitride)를 포함할 수 있다. 일 구현예에서, 하드 마스크(250)는, 예를 들어, 증착 또는 질화에 의해 반도체 기판(201) 상에 형성될 수 있다. 다른 구현예에서, 하드 마스크(250)는 탄화 규소를 포함할 수 있다. 패터닝된 마스킹 층(252)은 증착 또는 열 산화에 의해 하드 마스크(250) 상에 형성될 수 있고, 트렌치 마스크(도 2a에 명시적으로 도시되지 않음)를 사용하여 패터닝되어 내부에 패터닝된 개구부를 형성한다. 하드 마스크(250)의 두께 및 패터닝된 마스킹 층(252)의 패터닝된 개구부의 두께 및 폭은 특정 응용의 특정 필요에 맞도록 조정될 수 있다.
도 1의 동작(172) 및 도 2b의 반도체 구조체(272)를 참조하면, 동작(172)은 패터닝된 마스킹 층을 사용하여 반도체 기판 내로 게이트 트렌치 및 컨택 트렌치를 동시에 형성하는 것을 포함한다. 도 2b를 참조하면, 본 개시물의 일 구현예에 따른 반도체 구조체(272)는 도 1의 흐름도(100)에서 동작(172)을 완료한 이후 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2b에 도시된 바와 같이, 반도체 구조체(272)는 하드 마스크(250)를 통해 반도체 기판(201)의 드리프트 영역(202) 내로 연장되는 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)를 포함한다.
이러한 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는, 예를 들어, 이방성 에칭(anisotropic etch)을 사용하여 마스킹되지 않은 영역(예를 들어, 패터닝된 마스킹 층(252)에 의해 덮이지 않은 영역)을 에칭함으로써 형성될 수 있다. 도 2b에 도시된 바와 같이, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 드리프트 영역(202) 내로 연장된다. 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)의 각각은 하부로 연장되는 실질적으로 평행인 측벽을 포함한다. 본 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204) 각각은 U형 하부를 포함한다. 다른 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 경사진 측벽 및/또는 평평한 하부를 각각 포함할 수도 있다.
도 2b에 도시된 바와 같이, 본 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 실질적으로 동일한 치수(예를 들어, 폭 및 깊이)를 가질 수도 있다. 다른 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 상이한 치수를 가질 수도 있다. 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)의 각각의 폭은 동작(170)에서 형성된 패터닝된 마스킹 층(252) 내 제각기의 개구부에 의해 정의될 수 있다는 점을 유념한다. 반도체 구조체(272)에서, 서브미크론 범위의 셀 피치(205)는 게이트 트렌치(206a)의 중심과 게이트 트렌치(206b)의 중심으로부터 측정된다. 본 구현예에서, 셀 피치(205)는 0.6 미크론 이하이다. 본 구현예에서, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 스트라이프형 레이아웃(striped layout)을 가질 수 있고, 여기서 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)는 반도체 기판(201) 내에서 서로에 대해 실질적으로 평행하다. 다른 구현에에서, 게이트 트렌치 및 컨택 트렌치는 셀방식 레이아웃(cellular layout)을 가질 수도 있다.
게이트 도전성 충진재(gate conductive filler)가 게이트 트렌치 내에 형성된 이후 다수의 처리 동작으로 컨택 트렌치가 형성되는 트렌치형 반도체 디바이스를 제조하기 위한 종래 기법과 대조적으로, 본 출원의 구현예는 단일 패터닝된 마스킹 층(예를 들어, 패터닝 된 마스킹 층(252))을 사용하여 원샷 트렌치 프로세스(one-shot trench process)로 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204) 모두를 에칭한다. 게이트 및 컨택 트렌치가 단일 처리 동작으로 형성되기 때문에, 게이트 트렌치와 컨택 트렌치 사이의 오정렬이 효과적으로 제거될 수 있어서, 컨택 트렌치(204) 내에 후속으로 형성되는 컨택 트렌치 도전성 충진재가 게이트 트렌치(206a 및 206b) 내 후속으로 형성되는 게이트 트렌치 도전성 충진재들 사이에서 자기 정렬될(self-aligned) 것이다. 패터닝된 개구부의 폭 및 패터닝된 마스킹 층(252)의 인접한 패터닝된 개구부들 사이의 거리는 컨택 트렌치 및 게이트 트렌치의 치수를 정의하는데 도움을 줄 수 있다는 점을 유념한다. 패터닝된 마스킹 층(252)에서 적절한 치수(예를 들어, 개구부의 폭 및 인접한 패터닝된 개구부들 사이의 거리)를 제어하고, 패터닝된 마스킹 층(252)을 사용하여 원샷 트렌치 프로세스로 게이트 트렌치 및 컨택 트렌치 모두를 에칭함으로써, 본 출원의 구현예는 반도체 기판(201) 상에 잘 제어되는 게이트 및 콘택트 트렌치 정렬, 더 미세한 셀 피치 및 더 높은 셀 밀도를 달성할 수 있다.
도 1의 동작(174) 및 도 2c의 반도체 구조체(274)를 참조하면, 동작(174)은 게이트 트렌치 및 컨택 트렌치 내에 게이트 트렌치 유전체 라이너를 형성하는 것을 포함한다. 도 2c를 참조하면, 본 개시물의 일 구현예에 따른 반도체 구조체(274)는 도 1의 흐름도의 동작(174)이 완료된 후 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2c에 도시된 바와 같이, 반도체 구조체(274)는 게이트 트렌치(206a 및 206b) 내에서 및 컨택 트렌치(204) 내에서, 반도체 기판(201) 위에 게이트 트렌치 유전체 라이너(208)를 포함한다. 게이트 트렌치 유전체 라이너(208)는 게이트 트렌치(206a 및 206b)의 제각기의 측벽 및 하부에 막을 형성한다. 게이트 트렌치 유전체 라이너(208)는 또한 컨택 트렌치(204)의 측벽 및 하부에 막을 형성한다. 본 구현예에서, 게이트 트렌치 유전체 라이너(208)는 산화 규소(예를 들어, SiO2)를 포함한다. 다른 구현예에서, 게이트 트렌치 유전체 라이너(208)는 임의의 다른 적합한 유전 물질을 포함할 수도 있다. 하드 마스크(250) 및 패터닝된 마스킹 층(252)은, 반도체 구조체(274) 내에 게이트 트렌치 유전체 라이너(208)를 형성하기 전에 반도체 기판(201)에서 제거된다.
도 1의 동작(176) 및 도 2d의 반도체 구조체(276)를 참조하면, 동작(176)은 게이트 트렌치 내 및 컨택 트렌치 내에 게이트 트렌치 도전성 충진재를 형성하는 것을 포함한다. 도 2d를 참조하면, 반도체 구조체(276)는 본 개시물의 일 구현예에 따라, 도 1의 흐름도(100) 동작(176)을 완료한 이후 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2d에 도시된 바와 같이, 반도체 구조체(276)는 게이트 트렌치(206a 및 206b) 각각 내에 게이트 트렌치 도전성 충진재(210a 및 210b)를 포함하고, 컨택 트렌치(204) 내에 게이트 트렌치 도전성 충진재(210c)를 포함한다. 게이트 트렌치 도전성 충진재(210a, 210b 및 210c)는 게이트 트렌치(210a 및 210b)의 각각, 및 컨택 트렌치(204) 내의 전체 공간을 각각 채운다. 본 구현예에서, 게이트 트렌치 도전성 충진재(210a, 210b 및 210c)는 도핑된 다결정 실리콘을 포함한다. 다른 구현예에서, 게이트 트렌치 도전성 충진재(210a, 210b 및 210c)는 임의의 적합한 도전성 충진재, 예컨대, 금속 물질을 포함할 수도 있다. 게이트 트렌치 유전체 라이너(208) 위 및 게이트 트렌치(206a 및 206b)와 컨택 트렌치(204) 위에 있는, 게이트 트렌치 도전성 충진재(210a, 210b 및 210c)의 초과 부분은 화학적 기계 연마(chemical mechanical polishing: CMP)에 의해 제거되어, 게이트 트렌치 도전성 충진재(210a, 210b 및 210c)는 게이트 트렌치 유전체 라이너(208)와 동일 평면의 상부 표면을 갖는다.
도 1의 동작(178) 및 도 2e의 반도체 구조체(278)를 참조하면, 동작(178)은 소스 도펀트 및 바디 도펀드를 주입하여 반도체 기판 내에 소스 영역 및 바디 영역을 각각 형성하는 것을 포함한다. 도 2e를 참조하면, 반도체 구조체(278)는 본 개시물의 일 구현예에 따른 도 1의 흐름도(100)의 동작(178)을 완료한 후의 반도체 구조체(278)의 일부분에 관한 단면도를 도시한다. 도 2e에 도시된 바와 같이, 반도체 구조체(278)는 드리프트 영역(202) 위에서 반도체 기판(201) 내에 바디 영역(218), 소스 영역(220)을 포함한다.
본 구현예에서, 바디 영역(208)은 반도체 기판(201) 내로 바디 또는 채널 도펀트를 주입함으로써 형성될 수 있다. 도 2e에 도시된 바와 같이, 바디 영역(218)은 게이트 트렌치(206a)와 컨택 트렌치(204) 사이에, 그리고 컨택 트렌치(204)와 게이트 트렌치(206b) 사이에 위치한다. 본 구현예에서, 바디 영역(218)은 제 2 도전형이고, 예시로써 P 도전성을 갖는 것으로 도시된다. 본 구현예에서, 바디 영역(281)은 P형 도펀트를 포함할 수 있다. 예를 들어, P형 도펀트, 예컨대, 붕소 이온이 게이트 트렌치 유전체 라이너(208)를 통해 반도체 기판(201) 내로 주입될 수 있다. 다른 구현예에서, 인 또는 비소와 같은 N형 도펀트 및 다른 적절한 주입 방법이 바디 영역(218)을 형성하는데 사용될 수 있다. 주입 에너지 및 도펀트 농도는 특정 응용예의 특정 필요에 따라 달라질 수 있다.
본 구현예에서, 소스 도펀트는 게이트 트렌치 유전체 라이너(208)를 거쳐 반도체 구조체(201) 내로 주입되어 바디 영역(218) 위에 소스 영역(220)을 형성한다. 예를 들어, 소스 영역(220)은 바디 영역(218) 위에서 게이트 트렌치(206a)와 컨택 트렌치(204) 사이, 그리고 컨택 트렌치(204)와 게이트 트렌치(206b) 사이에 위치한다. 본 구현예에서, 소스 영역(220)은 제 1 도전형이고, 예시로써 N+ 도전성을 갖는 것으로 도시된다. 본 구현예에서, 소스 영역(220)은 N형 도펀트를 포함할 수 있다. 예를 들어, 인 또는 비소와 같은 N형 도펀트는 게이트 트렌치 유전체 라이너(208)를 거쳐 반도체 기판(201) 내로 주입될 수 있다. 다른 구현예에서, 붕소와 같은 P형 도펀트 및 다른 적절한 주입 방법이 소스 영역(220)을 형성하는데 사용될 수 있다. 주입 에너지 및 도펀트 농도는 특정 응용예의 특정 필요에 따라 달라질 수 있다.
도 1의 동작(180) 및 도 2f의 반도체 구조체를 참조하여, 동작(180)은 컨택 마스크를 형성하는 것 및 컨택 트렌치로부터 게이트 트렌치 도전성 충진재를 제거하는 것을 포함한다. 도 2f를 참조하면, 반도체 구조체(280)는 본 개시물의 일 구현예에 따라, 도 1의 흐름도(100)에서 동작(180)을 완료한 이후의 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2f에 도시된 바와 같이, 반도체 구조체(280)는 게이트 트렌치(206a) 위에 일부분(254a) 및 게이트 트렌치(206b) 위에 일부분(254b)을 갖는 컨택 마스크(254)를 포함한다. 컨택 마스크(254)는 게이트 트렌치(206a 및 206b) 내의 게이트 트렌치 도전성 충진재(210a 및 210b)를 각각 덮는 포토레지스트 마스크이다. 따라서, 컨택 트렌치(204) 내의 게이트 트렌치 도전성 충진재(210c)는 에칭 백 프로세스, 예컨대, 게이트 폴리 에치 백을 통해 제거된다. 게이트 트렌치 도전성 충진재(210c)가 컨택 트렌치(204)로부터 제거된 후, 게이트 트렌치 유전체 라이너(208)는 컨택 트렌치(204) 내에서 노출된다.
도 1의 동작(182) 및 도 2g의 반도체 구조체(282)를 참조하면, 동작(182)은 컨택 마스크를 사용하여 컨택 트렌치 아래에 딥 바디 영역을 형성하는 것을 포함한다. 도 2g를 참조하면, 반도체 구조체(282)는 본 개시물의 일 구현예에 따라 도 1의 흐름도에서 동작(182)을 완료한 후의 반도체의 구조체의 일부분에 관한 단면도를 도시한다. 도 2g에 도시된 바와 같이, 반도체 구조체(282)는 컨택 트렌치(204) 아래에 딥 바디 영역(232)을 포함한다. 본 구현예에서, 딥 바디 영역(232)은 컨택 마스크(254)에 의해 덮이지 않은 영역들 내에서 반도체 기판(201) 안으로 딥 바디 도펀트를 주입함으로써 형성될 수 있다.
도 2g에 도시된 바와 같이, 딥 바디 영역(232)은 컨택 트렌치(204) 아래 및 게이트 트렌치들(206a 및 206b) 사이에 위치되고, 드리프트 영역(202) 내로 연장된다. 드리프트 영역(202)과 함께 딥 바디 영역(232)은 컨택 트렌치(204) 아래에 p-n 접합을 형성하여, 컨택 트렌치 도전성 충진재가 드리프트 영역(202)에 직접 접촉하는 것을 방지하며, 직접 접촉은 반도체 디바이스의 드레인과 소스 사이의 전기적 단락을 야기할 수도 있다. 딥 바디 영역(232)은 게이트 트렌치(206a 206b)로부터 브레이크다운을 제거하도록 또한 구성된다. 본 구현예에서, 딥 바디 영역(232)은 제 2 도전형이고, 예시로써 P+ 도전성을 갖는 것으로 도시된다. 본 구현예에서, 딥 바디 영역(232)은 P형 도펀트를 포함할 수 있다. 예를 들어, 붕소 이온과 같은 P형 도펀트는 게이트 트렌치 유전체 라이너(208)를 통해 반도체 기판(201) 내로 주입될 수 있다. 다른 구현예에서, 인 및 비소와 같은 N형 도펀트 및 다른 적절한 주입 방법이 딥 바디 영역(232)을 형성하는데 사용될 수도 있다. 주입 에너지 및 도펀트 농도는 특정 응용예의 특정 필요에 따라 달라질 수 있다.
도 1의 동작(184) 및 도 2h의 반도체 구조체(284)를 참조하면, 동작(184)은 컨택 마스크를 제거하는 것과, 컨택 트렌치 내의 게이트 트렌치 유전체 라이너를 제거하는 것과, 게이트 트렌치 위에 중간층 유전층(interlayer dielectric layer: IDL)을 형성하는 것을 포함한다. 도 2h를 참조하면, 반도체 구조체(284)는 본 개시물의 일 구현예에 따라 도 1의 흐름도(100)에서 동작(184)을 완료한 이후의 반도체 구조체의 일부분에 관한 단면도를 도시한다. 도 2h에 도시된 바와 같이, 반도체 구조체(284)는 각각의 게이트 트렌치(206a 및 206b) 위의 게이트 트렌치 도전성 충진재(210a 및 210b), 및 컨택 트렌치(204) 내부를 덮는 반도체 구조체 기판(201) 위의 중간층 유전층(IDL)(212)을 포함한다. 일 구현예에서, IDL(212)은 산화 규소 또는 BPSG(boron phosphate silicate glass)와 같은 임의의 적합한 유전체 물질을 포함한다. 다른 구현예에서, IDL(212)은 질화 규소 또는 다른 적합한 유전체 물질을 포함할 수 있다. 반도체 기판(201)의 상부 표면 위 및 컨택 트렌치(204) 내의 게이트 트렌치 유전체 라이너(208)의 부분들 및 컨택 마스크(254)는 IDL(212)의 형성 이전에 반도체 구조체(284)로부터 제거된다. 또한, 본 구현예에서, IDL(212)이 반도체 구조체(284) 내에 증착된 이후, 바디 영역(218) 내의 바디 도펀트, 소스 영역(220) 내의 소스 도펀트 및 딥 바디 영역(232) 내의 딥 바디 도펀트가 단일 주입 드라이브를 통해 달성될 수 있고, 이로써 제조 비용 및 시간을 절감한다. 다른 구현예에서, 바디 영역(218) 내의 바디 도펀트, 소스 영역(220) 내의 소스 도펀트 및 딥 바디 영역(232) 내의 딥 바디 도펀트는 각각의 개별 주입 동작 이후에 개별적으로 달성될 수도 있다.
도 1의 동작(186) 및 도 2i의 반도체 구조체(286)를 참조하면, 동작(186)은 컨택 트렌치 내에 컨택 주입부를 증착하는 것을 포함한다. 도 2i를 참조하면, 반도체 구조체(286)는 본 개시물의 일 구현예에 따라 도 1의 흐름도(100)에서 동작(186)을 완료한 이후의 반도체 구조체의 일부분의 단면도를 도시한다. 도 2h에 도시된 바와 같이, 반도체 구조체(286)는 게이트 트렌치(206a 및 206b) 각각의 위의 중간층 유전층(IDL)(212)의 부분들(212a 및 212b)을 포함한다.
컨택 트렌치(204) 내부 및 컨택 트렌치(204)에 인접한 IDL(212)의 부분들은, 예를 들어, 비임계 컨택 마스크(도 2i에 명시적으로 도시되지 않음)를 사용하여 컨택 산화물 에칭(contact oxide etch)에 의해 제거된다. 따라서, 중간층 유전층(IDL)(212)의 부분들(212a 및 212b)은 게이트 트렌치 유전체 캡으로서 게이트 트렌치들(206a 및 206b) 위에 각각 남는다. 이에 따라, 컨택 주입부(234)는 컨택 트렌치(204)의 하부에 형성된다. 예를 들어, 붕소와 같은 P형 도펀트가 컨택 트렌치(204)의 하부에 주입(예를 들어, 5Kev의 얕은 주입부)되어, 컨택 트렌치(204) 내에 후속하여 형성될 딥 바디 영역(232)과 컨택 도전성 충진재 사이의 옴 컨택 저항을 개선한다.
도 1의 동작(188) 및 도 2j의 반도체 구조체(288)를 참조하면, 동작(188)은 컨택 트렌치 내에 장벽층을 형성하는 것과, 컨택 트렌치 내에 컨택 트렌치 도전성 충진재를 형성하는 것과, 컨택 트렌치 위에 금속층을 형성하는 것을 포함한다. 도 2j를 참조하면, 반도체 구조체(288)는 본 개시물의 일 구현에에 따른 도 1의 흐름도(100)에서 동작(188)을 완료한 이후의 반도체 구조체의 일부분의 단면도를 도시한다. 도 2j에 도시된 바와 같이, 반도체 구조체(288)는 장벽층(214), 컨택 트렌치(204) 내의 컨택 트렌치 도전성 충진재(230a), 및 컨택 트렌치 도전성 충진재(203a)와 장벽층(214) 위의 금속층(236)을 포함한다.
도 2j에 도시된 바와 같이, 장벽층(214)은 반도체 기판(201)의 노출 부분 위에, IDL(212)의 부분들(212a 및 212b)의 측벽 및 상부 표면 위에 있고, 컨택 트렌치(204)의 측벽 및 하부에 막을 형성하는, 컨포멀 층이다. 본 구현예에서, 장벽층(214)은 티타늄 또는 질화 티타늄과 같은 도전 물질을 포함한다. 따라서, 컨택 트렌치 도전성 충진재 층(230)은 컨택 트렌치(204) 내에, IDL(212)의 부분들(212a 및 212b) 사이의 공간에, 및 장벽층(214) 위에 증착될 수 있다. 컨택 트렌치 도전성 충진재 층(230)은 CMP에 의해 반도체 구조체(288)로부터 떨어져서 폴리싱될 수 있고, 이로써 IDL(212)의 부분들(212a 및 212b) 상의 컨택 트렌치 도전성 충진재(230a) 및 장벽층(214)은 실질적으로 동일한 평면의 상부면을 갖는다. 본 구현예에서, 컨택 트렌치 도전성 충진재(230a)는 텅스텐과 같은 도전 물질을 포함한다. 따라서, 금속층(236)(예를 들어, 소스 금속)이 컨택 트렌치 도전성 충진재(230a) 및 장벽층(214) 위에 형성된다. 본 구현예에서, 금속층(236)은 알루미늄 또는 알루미늄 구리 합금과 같은 도전 물질을 포함한다. 기판 내에 게이트, 소스 및 컨택 트렌치를 갖는 슬릿-게이트 구조체와 달리, 반도체 구조체(288)는 소스 트렌치를 포함하지 않는다는 점을 유념한다.
도 2j에 도시된 바와 같이, 금속층(236)(예를 들어, 소스 금속)은 컨택 트렌치(204) 내 컨택 트렌치 도전성 충진재(230a) 및 장벽층(214) 상에 위치되고 전기적으로 접속된다. 드레인 컨택 층(242)은 드레인 영역(222) 아래에 위치되고 드레인 영역과 전기적으로 접속된다. 금속층(236) 및 드레인 컨택 층(242)은, 전위가 게이트 트렌치 도전성 충진재(210a) 및/또는 게이트 트렌치 도전성 충진재(210b)에 인가될 때, 반도체 구조체(288)의 도전 동안 드레인 영역(222)과 소스 영역(220) 사이에 전류 경로를 형성하는데 이용된다.
도 2j에 도시된 바와 같이, 컨택 트렌치 도전성 충진재(230a)는 게이트 트렌치들(206a 및 206b) 사이의 컨택 트렌치(204) 내에 자기 정렬되고, 여기서 컨택 트렌치(204)는, 본 출원의 구현예에 따른 제조 프로세스의 동작(170 및 172) 동안 이용된 단일의 패터닝된 마스킹 층의 결과로서, 인접한 게이트 트렌치들(206a 및 206b) 사이에 실질적으로 중심을 둔 간격을 갖는다.
게이트 도전성 충진재가 게이트 트렌치 내에 형성된 이후 여려 프로세싱 동작으로 컨택 트렌치가 형성되는 트렌치형 반도체 디바이스를 제조하기 위한 기존 프로세스와 대조적으로, 본 출원의 구현예들은 단일 패터닝된 마스킹 층을 사용하여 원샷 트렌치 프로세스로 게이트 트렌치 및 컨택 트렌치 모두를 에칭한다. 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)가 단일 프로세스 동작으로 형성되기 때문에, 게이트 트렌치와 컨택 트렌치 사이의 오정렬이 효과적으로 제거되고, 이로써 컨택 트렌치(204) 내의 컨택 트렌치 도전성 충진재(230a)는 게이트 트렌치(206a) 내의 게이트 트렌치 도전성 충진재(210a) 및 게이트 트렌치(206b) 내의 게이트 트렌치 도전성 충진재(210b) 사이에서 자기 정렬된다. 패터닝된 마스킹 층(252) 내에서 패터닝된 개구부들의 폭 및 인접한 패터닝된 개구부들 사이의 거리는, 패터닝된 마스킹 층(252) 내에서 적절한 치수(예를 들어, 개구부들의 폭 및 2개의 인접 개구부들 사이의 거리)를 제어하고 패터닝된 마스킹 층(252)을 사용하여 원샷 트렌치 프로세스로 게이트 트렌치 및 컨택 트렌치 모두를 에칭함으로써, 게이트 트렌치(206a 및 206b) 및 컨택 트렌치(204)의 치수를 정의할 수 있게 도울 수 있기 때문에, 반도체 구조체(288)는 잘 제어된 게이트 및 컨택 트렌치 정렬, 반도체 기판(201) 상의 더 미세한 셀 피치 및 더 높은 셀 밀도를 달성할 수 있다. 예를 들어, 게이트 트렌치(206a) 내의 게이트 트렌치 도전성 충진재(210a)의 중심 및 게이트 트렌치(206b) 내의 게이트 트렌치 도전성 충진재(210b)의 중심으로부터 측정되는 셀 피치(205)는 0.6 미크론 이하이다. 또한, 본 출원의 구현예들은 강화된 전기적 성능 특성, 예컨대, MOSFET, IGBT 등과 같은 반도체 디바이스에 대한 낮은 RDSon 및 낮은 전압 노드를 가능하게 한다.
위의 설명은 다양한 기법들이 본 출원의 개념의 범위를 벗어나지 않으면서 본 출원에 설명된 개념들을 구현하는데 사용될 수 있다는 것을 나타낸다. 더욱이, 개념들은 특정 구현예들에 특정한 참조로 설명되었지만, 본 기술분야의 당업자는 그러한 개념들의 범위를 벗어나지 않으면서 양식과 세부사항에 대한 변경이 행해질 수 있다는 것을 인식할 것이다. 이와 같이, 설명된 구현예들은 예시적이고 비제한적인 것으로서 모든 관점에서 고려될 것이다. 본 출원은 앞서 설명된 특정 구현예로 제한되지 않고, 본 개시물의 범주를 벗어나지 않으면서 많은 재배열, 수정 및 대체가 가능하다는 것이 또한 이해되어야 한다.

Claims (20)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    패터닝된 마스킹 층(patterned masking layer)을 사용하여 반도체 기판 내에 게이트 트렌치들 및 컨택 트렌치를 실질적으로 동일한 깊이로 동시에 형성하는 단계와,
    상기 게이트 트렌치들 내에 게이트 도전성 충진재(gate conductive filler)를 형성하는 단계와,
    상기 컨택 트렌치 아래 및 상기 게이트 트렌치들 사이에 딥 바디 영역(deep body region)을 형성하는 단계와,
    상기 컨택 트렌치의 하부(bottom)에 컨택 주입부(contact implant)를 형성하는 단계 - 상기 컨택 트렌치는 상기 컨택 주입부를 통해 상기 딥 바디 영역과 접촉함 - 와,
    상기 컨택 트렌치 내에 컨택 도전성 충진재를 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 트렌치들 중 적어도 하나 내에 게이트 트렌치 유전체 라이너(gate trench dielectric liner)를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 도전성 충진재 위에 중간층 유전층(interlayer dielectric layer: IDL)을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 컨택 트렌치 내에 장벽층(barrier layer)을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판 내에 바디 영역 및 소스 영역을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 도전성 충진재는 도핑된 다결정 실리콘을 포함하는
    반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 컨택 도전성 충진재는 텅스텐을 포함하는
    반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 컨택 트렌치 위에 금속층을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    상기 게이트 트렌치들 중 적어도 하나는 소스 영역 및 바디 영역을 통해, 상기 반도체 기판의 드리프트 영역 내로 연장되는
    반도체 디바이스 제조 방법.
  11. 제 1 항에 있어서,
    상기 반도체 디바이스는 MOSFET을 포함하는
    반도체 디바이스 제조 방법.
  12. 제 1 항에 있어서,
    상기 반도체 디바이스는 IGBT를 포함하는
    반도체 디바이스 제조 방법.
  13. 제 1 항에 있어서,
    상기 반도체 디바이스는 0.6 미크론 이하의 셀 피치(cell pitch)를 갖는
    반도체 디바이스 제조 방법.
  14. 반도체 디바이스로서,
    반도체 기판 내 제 1 게이트 트렌치 내의 제 1 게이트 도전성 충진재와,
    상기 반도체 기판 내 제 2 게이트 트렌치 내의 제 2 게이트 도전성 충진재와,
    상기 반도체 기판 내 컨택 트렌치 내의 컨택 도전성 충진재와,
    상기 컨택 트렌치 아래 및 상기 제 1 게이트 트렌치와 상기 제 2 게이트 트렌치 사이에 형성된 딥 바디 영역(deep body region)과,
    상기 컨택 트렌치 하부에 형성된 컨택 주입부를 포함하되,
    상기 컨택 도전성 충진재는 상기 제 1 게이트 트렌치와 상기 제 2 게이트 트렌치 사이의 상기 컨택 트렌치 내에 자기 정렬(self-align)되고,
    상기 제 1 게이트 트렌치, 상기 제 2 게이트 트렌치 및 상기 컨택 트렌치는 실질적으로 동일한 깊이를 갖고,
    상기 컨택 트렌치는 상기 컨택 주입부를 통해 상기 딥 바디 영역과 접촉하는
    반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 게이트 트렌치 및 상기 제 2 게이트 트렌치 중 적어도 하나 내의 게이트 트렌치 유전체 라이너를 더 포함하는
    반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 컨택 트렌치 내의 장벽층을 더 포함하는
    반도체 디바이스.

  17. 제 14 항에 있어서,
    상기 제 1 게이트 도전성 충진재 및 상기 제 2 게이트 도전성 충진재 중 적어도 하나 위에 중간층 유전층(IDL)을 더 포함하는
    반도체 디바이스.
  18. 삭제
  19. 제 14 항에 있어서,
    상기 제 1 게이트 도전성 충진재 및 상기 제 2 게이트 도전성 충진재는 도핑된 다결정 실리콘을 포함하는
    반도체 디바이스.
  20. 제 14 항에 있어서,
    상기 반도체 디바이스는 0.6 미크론 이하의 셀 피치를 갖는
    반도체 디바이스.
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