[go: up one dir, main page]

CN110718546B - 绝缘栅极半导体器件及其制造方法 - Google Patents

绝缘栅极半导体器件及其制造方法 Download PDF

Info

Publication number
CN110718546B
CN110718546B CN201910538144.5A CN201910538144A CN110718546B CN 110718546 B CN110718546 B CN 110718546B CN 201910538144 A CN201910538144 A CN 201910538144A CN 110718546 B CN110718546 B CN 110718546B
Authority
CN
China
Prior art keywords
layer
region
trench
tmos
sch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910538144.5A
Other languages
English (en)
Other versions
CN110718546A (zh
Inventor
邓盛凌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics America Inc
Original Assignee
Renesas Electronics America Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics America Inc filed Critical Renesas Electronics America Inc
Publication of CN110718546A publication Critical patent/CN110718546A/zh
Application granted granted Critical
Publication of CN110718546B publication Critical patent/CN110718546B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Abstract

本申请涉及在源极接触沟槽中具有集成的伪肖特基二极管的功率MOSFET。本实施例提供了一种半导体器件的区域，其包括在半导体衬底中被配置为沟槽MOSFET的多个功率晶体管单元。至少一个有源功率晶体管单元还包括沟槽源极区域，其中沟槽源极接触的沟槽底表面被覆盖有绝缘层和在绝缘层顶部上的导电材料层，以用作有源功率晶体管单元中的集成的伪肖特基势垒二极管。

Description

绝缘栅极半导体器件及其制造方法
相关申请的交叉引用
本申请要求2018年7月12日提交的美国临时申请序号62/697,193的优先权，其内容通过引用整体并入本文。
技术领域
本实施例一般涉及半导体器件，更具体地涉及新颖的功率MOSFET器件。
背景技术
诸如金属氧化物半导体场效应晶体管(MOSFET)之类的绝缘栅极场效应晶体管(IGFET)已经被使用于诸如dc-dc转换器之类的许多功率开关应用中。在典型的MOSFET中，栅极电极利用适当的栅极电压的施加来提供导通和截止控制。举例来说，在n型增强模式MOSFET中，响应于超过固有阈值电压的正栅极电压的施加，当在p型体区域中形成导电n型反型层(即，沟道区域)时，发生导通。反型层将n型源极区域连接到n型漏极区域，并允许这些区域之间的多数载流子传导。
MOSFET由于它们的构造而在源极区域和漏极区域之间具有本征体二极管。例如，在n沟道增强模式MOSFET中，将体二极管形成在源极的p+阱和漏极的n-区域之间。即使当MOSFET截止时，该体二极管也会传导电流，其已知为反向电流。MOSFET无法完全导通，直到体二极管传导可忽略。MOSFET体二极管传导是一个严重影响任何系统设计的问题，特别是那些包含MOSFET开关电路的系统。这种电路的一些示例包括SMPS、DC-DC转换器等。体二极管传导的问题发生在沟槽MOSFET和平面MOSFET中。
过去减少沟槽MOSFET中体二极管传导影响的努力包括在源极沟槽的底部处集成肖特基二极管或者将源极沟槽的底部开口到源极区域下方的p-外延或n-外延区域。具体地，通过在源极接触沟槽的壁上和底部处沉积金属层来并入肖特基二极管。然而，这种配置在源极沟槽的侧壁和周围的半导体区域之间创建欧姆接触，并且在源极沟槽的底部部分和位于其下方的半导体区域之间创建肖特基接触。尽管这可能有助于减少通过MOSFET的反向漏电流，但由于金属层与半导体直接接触，因此该反向漏电流是不可忽略的。
另外，在MOSFET的制造期间沉积这样的金属层可能需要附加的光阻掩模，这可能进一步增加生产成本。
因此，具有可忽略的体二极管传导并且在制造期间可以在无需任何额外掩模的情况下制造的MOSFET器件配置将是有利的。
发明内容
本实施例通过将源极接触沟槽的一部分转换为肖特基类器件来提供用于减小沟槽MOSFET中的体二极管传导的解决方案。更具体地，实施例涉及一种改进的和新颖的制造工艺和器件配置，用于为MOSFET器件提供具有伪肖特基沟槽源极接触的单元，以用于改善高频功率开关应用的性能。
这种配置在DC-DC转换器中的MOSFET开关期间产生超低的反向恢复电荷和软恢复。它可以显著改善MOSFET开关波形，从而导致更强大的器件性能和更好的效率。实施例与标准分立沟槽MOSFET器件完全兼容，并且具有成本效益，因为它们仅需要一个附加的掩模层和一些额外的工艺步骤。与普通的集成肖特基方法不同，所提出的结构不需要用于肖特基的专用区域，因此充分利用了有源区域。此外，它不需要开发和调整肖特基接触方案，这可以潜在地缩短开发时间。
附图说明
在结合附图阅读以下具体实施例的描述后，本发明的这些和其他方面和特征对于本领域普通技术人员将变得显而易见，其中：
图1图示出了包括具有第一配置的多个基本(TMOS)单元的示例半导体器件的局部垂直横截面图。
图2图示出了包括具有第二配置的多个基本(TMOS)单元的半导体器件的另一示例的局部垂直横截面图。
图3图示出了包括如图2中所示的多个基本(TMOS)单元的可能的半导体器件的局部三维视图。
图4图示出了根据本公开实施例的包括多个基本TMOS单元和伪肖特基单元的集成半导体器件的局部三维视图。
图5图示出了根据本公开实施例的图4的伪肖特基单元的局部三维视图。
图6图示出了根据本公开实施例的沿着伪肖特基单元的各个平面所截取的另一局部三维视图和垂直横截面图。
图7图示出了根据本公开的实施例的沿着图6的伪肖特基单元的另一平面所截取的局部垂直横截面图。
图8图示出了图6的伪肖特基单元中的局部横截面图和击穿电压分布。
图9图示出了针对图6的伪肖特基单元的电压与电流的关系图。
图10图示出了图6的伪肖特基单元中的局部横截面图和电流分布。
图11图示出了图6的伪肖特基单元中的局部横截面图和电荷载流子分布。
图12图示出了根据第一示例的用于制造图6的伪肖特基单元的物理布局掩模的放置。
图13图示出了根据第二示例方法的用于制造图6的伪肖特基单元的物理布局掩模。
图14图示出了根据本公开的第二实施例的P-Sch部分1404的局部垂直横截面图1400。
图15图示出了根据本公开的第二实施例的P-Sch部分1504的局部垂直横截面图1500。
图16图示出了根据涉及按照图8的放置掩模的第一示例方法制作图3的半导体器件的流程图。
图17图示出了根据涉及按照图9的放置掩模的第二示例方法制作图3的半导体器件的流程图。
具体实施方式
现在将参考附图详细描述本实施例，附图作为实施例的说明性示例而被提供，以使得本领域技术人员能够实践本领域技术人员显而易见的实施例和替代方案。值得注意的是，下面的附图和示例并不意味着将本实施例的范围限制为单个实施例，而是通过互换一些或所有所描述或图示出的元件，其他实施例也是可能的。此外，在可以使用已知组件部分地或完全地实现本实施例的某些元件的情况下，将仅描述对于理解本实施例而言是所必需的此类已知组件的那些部分，并且对此类已知组件的其他部分的详细描述将被省略，以免模糊本实施例。在本说明书中，示出单个组件的实施例不应被视为限制；相反，除非本文另有明确说明，否则本公开旨在涵盖包括多个相同组件的其他实施例，反之亦然。此外，除非明确阐述，否则申请人不打算将说明书或权利要求中的任何术语赋予不常见或特殊含义。此外，本实施例涵盖了本文中通过说明的方式所提及的已知组件的当前和未来已知等同物。
为了说明的简单和清楚，附图中的元件不一定按比例绘制，并且不同附图中的相同附图标号通常标注相同的元件。另外，为了理解该描述，必要时示出了附图中用于类似部分的数字。另外，为了简化描述，可以省略公知步骤和元件的描述和细节。如本文中所使用的，电流承载电极是指器件的承载通过器件的电流的元件，诸如MOS晶体管的源极或漏极、双极晶体管的发射极或集电极、或者二极管的阴极或阳极，并且控制电极是指器件的控制通过器件的电流的元件，诸如MOS晶体管的栅极或双极晶体管的基极。
虽然本文中将设备解释为某些n沟道器件，但是本领域普通技术人员理解，根据本说明书，p沟道器件和互补器件也是可能的。为了附图清楚起见，可以将器件结构的掺杂区域图示为具有大致直线边缘和精确角度拐角；然而，本领域技术人员理解，由于掺杂剂的扩散和活化，掺杂区域的边缘通常不是直线，并且拐角不是精确的角度。本领域技术人员可以理解，本说明书中的半导体器件和结构可以通过任何现有的标准掺杂方法MOSFET或沟槽MOSFET来创建。更具体地，可以通过离子注入方法来创建n+、p+、p-体层或区域。可以使用外延生长来创建n-外延(n-epi)层。
此外，当与半导体区域或衬底结合使用时，术语“主表面”意指半导体区域或衬底的表面，该表面与诸如电介质、绝缘体、导体或多晶半导体之类的另一材料形成界面。主表面可以具有在x、y和z方向上变化的形貌。
在本说明书中，术语“半导体器件”可以与术语“MOSFET”交替使用。“MOSFET”可以与“TMOS单元”或“P-Sch单元”交替使用。“TMOS单元”可以与“TMOS”交替使用。“P-Sch单元”可以与“P-Sch MOS”交替使用。术语“结构”可以与术语“部分”交替使用。
此外，本公开的结构可以体现为基于单元的设计(其中体区域是多个不同且隔开的单元区域或条带区域)或基于单一体的设计(其中体区域是以细长图案形成的单个区域，通常为蛇形图案或具有连接附件的中央部分)。然而，为了便于理解，在整个说明书中将本说明书的一个实施例描述为基于单元的设计。应该理解，本公开包括基于单元的设计和基于单一体的设计。
通常，本领域技术人员可以理解，根据实施例的绝缘栅极半导体器件结构可以包括半导体材料的区域，该半导体材料的区域包括半导体衬底、在半导体衬底上的第一导电类型和第一掺杂剂浓度的第一半导体层、和在第一半导体层上的第二半导体层，第二半导体层具有第一导电类型、具有大于第一掺杂剂浓度的第二掺杂剂浓度、并且具有主表面。该结构包括在从主表面延伸的在第二半导体层中的第二导电类型的体区域。该结构包括在第一半导体层中的沟槽结构和与体区域相邻的从主表面延伸的第二半导体层。沟槽结构包括与第一半导体层、绝缘栅极电极和绝缘栅极电极下方的绝缘屏蔽电极端接的沟槽。体区域中的第一导电类型的源极区域与沟槽结构相邻。第二导电类型的掺杂区域位于与体区域的下表面相邻的第二半导体层中，其中第二半导体层的一部分将掺杂区域与沟槽结构隔开。
通常，本实施例涉及绝缘栅极半导体器件和制造方法。第一方面是提供伪肖特基(P-Sch)源极沟槽区域。为实现此目的，沟槽源极接触的沟槽底部覆盖有绝缘层和在绝缘层顶部上的导电材料层，以用作器件中的伪肖特基势垒二极管。集成的伪肖特基势垒二极管减少了体二极管传导，从而改善了器件性能。在MOSFET中，体二极管电压降通常被用作器件性能的度量，并且因此通常被用于比较。有利地，在一些实施例中，所公开的P-Sch器件可以减小体二极管电压降。所公开的器件还可以减小在二极管反向恢复期间的反向恢复电荷(Qrr)。
第二方面是提供具有TMOS源极区域(TMOS区域)和P-Sch源极区域(P-Sch区域)的P-Sch单元。换句话说，实施例教导将P-Sch区域集成到沟槽MOSFET中。P-Sch单元的TMOS区域可以被称为TMOS部分，P-Sch单元的P-Sch区域可以被称为P-Sch部分。
第三方面是提供一种集成半导体器件，其包括常规TMOS单元和P-Sch单元，被布置成使得P-Sch单元夹在常规TMOS单元之间。
这样构造的集成半导体器件可以具有改进的性能。它可以具有与常规MOSFET或常规TMOS基本相同或甚至更大的击穿电压(BVDSS)。此外，与常规MOSFET或常规TMOS相比，它可以在漏极到源极电压(VDS)的范围内承受更高的漏极到源极电流(IDSS)。
在一个实施例中，器件可以包括半导体衬底、在半导体衬底上的第一掺杂剂浓度的第一层、在第一层上的第二掺杂剂浓度的第二层、绝缘沟槽栅极电极和绝缘沟槽源极电极。在一些实施例中，沟槽结构包括靠近器件的体区域的缺口或凹口。在其他实施例中，器件可以包括与体区域的下表面相邻但与沟槽结构间隔开的一个或多个局部掺杂区域，其中掺杂区域具有与第二半导体层相反的导电类型。在其他实施例中，器件可以包括与器件的体区域和沟槽结构相邻的掺杂区域，其中体区域具有与第二半导体层相同的导电类型但掺杂剂浓度更高。在一些实施例中，器件可以包括所有所描述的特征。在一些实施例中，器件可以包括至少一个所描述的特征。在其他实施例中，器件可以包括至少两个所描述的特征。在进一步的实施例中，器件可以包括至少三个所描述的特征。在更进一步的实施例中，器件可以包括至少四个所描述的特征。应当理解，所示实施例仅是示例性的，且不应被视为限制本发明的范围。
参见图1，图示出了包括具有第一配置的多个基本(TMOS)单元的示例半导体器件的局部横截面图。器件100是n沟道MOSFET。MOSFET 100包括n+型衬底102、n-外延层104、p-体区域106、p+区域108、n+源极层110、栅极氧化物层120和栅极多晶硅区域(栅极多晶硅)118。氧化物层120也可以被称为电介质层。该示例中的n+型衬底102也形成漏极区域。将n-外延层104生长或沉积在n+层102上。将p-体区域106形成在n-外延层104的顶部上，将n+层110沉积在p-体区域106上。将p+区域108也形成在源极区域112下面的p-体106内。可以理解，n+衬底102和n+层110具有比n-外延层104更高的掺杂剂浓度，并且p+区域108具有比p-体区域106更高的掺杂剂浓度。可以将导电层114沉积在沟槽源极区域112的底部和壁处。导电层114可以是金属层。金属层114在n+源极区域110和p-体区域106上形成欧姆接触。
参见图2，图示出了包括具有第二配置的多个基本(TMOS)单元的半导体器件200的另一示例的局部横截面图。器件200与图1的器件100共享其大部分共同结构特征。其配置与MOSFET 100的配置的不同之处在于沟槽栅极区域是屏蔽区域。按照这种配置的TMOS单元也可以被称为具有屏蔽栅极沟槽区域的TMOS单元。如可以看出的，存在凹陷在栅极沟槽区域118中的屏蔽多晶硅区域(屏蔽多晶硅)122。沟槽中的栅极多晶硅118和屏蔽多晶硅122被氧化物层(栅极氧化物120、屏蔽氧化物121、和多晶硅间氧化物123)围绕。氧化物层也可以被称为介电层。更具体地，栅极多晶硅118被栅极氧化物120围绕，并且屏蔽多晶硅被屏蔽氧化物121围绕。栅极多晶硅118和屏蔽多晶硅122被多晶硅间氧化物123隔开。这些氧化物层在不同的工艺步骤处通过类似或不同的工艺方法来形成。不同氧化物层的厚度也不同。通常，屏蔽氧化物121比栅极氧化物120厚。通过减小导通电阻和栅极电荷，屏蔽区域可以进一步改善器件性能。如图1和图2中所示的器件配置是教科书沟槽MOSFET结构的标准配置，其可以在大多数教科书、沟槽MOSFET出版物和包括美国专利序号9,269,779B2在内的专利中找到，该美国专利的标题为“Insulated Gate Semiconductor Device Having A Shieldelectrode Structure”，其全部内容通过引用并入本文。
为了帮助理解本实施例的各方面，图3提供了包括多个基本(TMOS)单元302、303、304的可能的半导体器件300的局部三维视图。TMOS单元302、304和306被示为具有根据图2中的传统配置的屏蔽栅极沟槽区域。
与图3相比较，图4图示出了根据本公开实施例的包括多个常规(基本)TMOS单元402、406和夹在TMOS单元之间的伪肖特基(P-Sch)单元404在内的集成半导体器件的局部三维视图。可以理解，将TMOS单元和P-Sch单元彼此相邻并相互接触地安置在公共半导体衬底上。在其他实施例中，取决于设计考虑，可以在几个TMOS单元之后重复P-Sch单元。通常，在一个示例中，P-Sch单元与TMOS单元的比例可以是一比五。下面将更详细地解释根据本公开的P-Sch单元的一些可能的配置或结构。
参见图5，图示出了根据本公开的第一实施例的TMOS单元402和P-Sch单元404的局部三维视图。如图所示，P-Sch单元404包括至少单个TMOS部分502和单个P-Sch部分504。在一个实施例中，可以在公共半导体衬底上连接多个TMOS部分和多个P-Sch部分。还示出了第一X轴505、第二Y轴507和第三Z轴509。可以理解，X轴505、Y轴507和Z轴509形成平面XZ、XY和YZ。在一个实施例中，TMOS部分502沿着第一XZ平面具有与TMOS单元402相同的横截面，但是沿着第二XY平面具有较小的长度。此外，TMOS部分502在任一侧上至少与单个P-Sch部分504邻接。在一些实施例中，它遇到两个P-Sch部分504，如图所示每侧一个。在一些实施例中，可以以交替的方式布置多个TMOS部分和P-Sch部分。
在一个实施例中，P-Sch单元404可以至少包括背对背连接的单个TMOS部分和单个P-Sch部分，以形成集成的TMOS和伪肖特基(TMOS-P-Sch)部分。在其他实施例中，在P-Sch单元中可以存在多个TMOS-P-Sch部分。图5的单元包括以交替的方式连接的多个TMOS部分和多个P-Sch部分。在其他实施例中，可以以任何可适合于设计考虑的方式重复TMOS部分和P-Sch部分。图5中所示的横截面是沿第一轴截取的，图示出了TMOS部分的结构。如可以看出的，该TMOS部分的结构与图2中所解释的相同。另外在TMOS部分402中示出的是层间电介质(ILD)125。如将参考图6更详细地解释的那样，根据本公开的P-Sch部分504具有伪肖特基源极沟槽区域。在其他实施例中，P-Sch单元中的TMOS部分和P-Sch部分可以具有如图1中所示的常规栅极沟槽。
参见图6，根据本公开的第一实施例示出了图5的P-Sch单元404的局部三维(3D)视图600a、垂直横截面图600b和600c。还示出了第一X轴605、第二Y轴607和第三Z轴609。可以理解，X轴605、Y轴607和Z轴609形成平面XZ、XY和YZ。如此，600b是在线A611处沿着第一平面XZ截取的、包括在P-Sch单元404中的TMOS部分502的横截面图。类似地，600c是在线B 613处沿着第一平面XZ截取的、包括在P-Sch单元404中的P-Sch部分504的横截面图。3D视图600a类似于图5中所示的3D视图，但是为了清楚起见已被包括在内。如前面关于图5所解释的那样，P-Sch单元404包括以交替方式布置的多个TMOS部分(统称为502)和多个P-Sch部分(统称为504)。横截面图600b示出了TMOS部分502的结构。如可以看出的，TMOS部分502的结构类似于图2中所示的结构。
横截面图600c示出了根据本公开实施例的P-Sch部分504的结构。如可以看出的，P-Sch部分504的结构也类似于TMOS部分502，其中具有一些区别，所述区别定义了在本公开的一个方面中的伪肖特基源极区域或接触。TMOS部分502和P-Sch部分504之间的第一个区别在于：与TMOS部分502不同，P-Sch部分504中的金属层114不直接沉积在源极沟槽的底部和壁上，而是由如图所示的绝缘层116隔开。如可以看出的，绝缘层116可以在P-Sch部分中的沟槽源极区域112的底部和壁上生长。在一个示例中，绝缘层116可以是热生长的氧化物层。在绝缘层116上方沉积覆盖绝缘层116的导电层114。在一些实施例中，导电层114可以完全或部分地覆盖绝缘层116。在其他实施例中，绝缘层116可以部分地覆盖源极底部和源极壁。在所示的示例中，导电层114是金属层，并且可以被称为源极势垒金属层。
在一个示例中，绝缘层116可以是薄氧化物层。此外，绝缘层可以具有在(埃)至/>(埃)的范围内的厚度，并且在其他示例中可以取决于设计考虑而变化。在一个示例中，金属层114可以由Ti/TiN构成。也可以使用其他金属或导电材料。所示示例中的金属层114的深度可以在0.2μm至0.5μm的范围内，但是可以取决于设计考虑而变化。
TMOS部分502和P-Sch部分504之间的第二个区别在于：在源极区域112下方没有p+区域108。此外，如图所示，源极区域112在比TMOS部分502的源极区域112更低的深度处并且绝缘层穿透p-体区域106。更具体地，层116的底部在区域106的底部下方。
绝缘层116与导电层114一起形成伪肖特基二极管，顾名思义它与真正的肖特基二极管不同。由于这种配置，导电层114与周围的p-体区域106、n+源极区域110、n-外延层104和n+衬底102电隔离。本领域众所周知，与常规pn结二极管相比，肖特基二极管具有更低的正向电压降和漏电流。由于导电层被绝缘层隔开，所以根据该实施例的伪肖特基二极管具有甚至低于常规肖特基二极管的漏电流。因此，与具有直接沉积在源极沟槽中的金属层的任何其他MOSFET的体二极管相比，MOSFET 100的本征体二极管传导要低得多。因此，集成的伪肖特基二极管改善了MOSFET 100的反向恢复性能，从而在特别是在开关应用中使用时导致了更好的效率。从仿真结果可以明显看出改善的MOSFET的性能，其示例如下所呈现。
本领域技术人员可以理解，可以将P-Sch单元404视为具有源极区域的MOSFET，源极区域具有两个子区域。第一子区域是形成欧姆接触(金属到半导体)连接的TMOS源极区域。欧姆接触包括金属到N+源极和金属到P+区域。第二子区域是形成伪肖特基结构的P-Sch源极区域。
参见图7，图示出了在图6的P-Sch单元404的线C 615处沿着第二YZ平面截取的局部垂直横截面图700。如图所示，P-Sch单元404包括背对背布置的TMOS部分502和P-Sch部分504。可以理解，在P-Sch部分504的该视图中，可以看到各种层，包括源极区域112、绝缘层116、电介质121、n-外延层104和n+102。如可以看出的，绝缘层116可以在源极区域112的底部处具有比在源极区域112的侧壁处更大的厚度。此外，在TMOS部分502的该视图中，可以看到包括源极区域112、金属层114、p+区域108、p-体区域106、n-外延层104和n+102的各种层。可以理解，在TMOS部分502中没有看到绝缘层116。
参见图8，图示出了如图2中所示的常规TMOS单元402的局部横截面图、P-Sch单元404的TMOS部分502、以及P-Sch单元404的集成P-Sch部分504以及它们在截止状态下击穿时的对应电位轮廓。在截止状态下，单元402、502和504可以在击穿时具有分别如402a、502a和504a所示的电位轮廓。电位轮廓402a、502a和504a是TCAD仿真的示例结果。如可以看出的，所有三种结构中的电位轮廓非常相似，表示几乎相同的漏极到源极电压。因此，TMOS部分和P-Sch部分可以承受与常规TMOS相同量的击穿漏极到源极电压(BVDSS)。在一个示例中，TMOS部分502和P-Sch部分504的BVDSS是30V。
图9分别提供了针对如图3中所示仅包括基本TMOS单元的半导体器件300以及如图4中所示包括基本TMOS单元和P-Sch单元二者的集成半导体器件400的漏极到源极电压(VDS)与漏极到源极电流(IDSS)的曲线906和908的图形示例900。曲线906和908是TCAD仿真的结果。X轴902表示VDS。Y轴904表示IDSS。如从曲线908可以看出的，与常规TMOS相比，P-Sch单元404可以针对相同量的VDS传导更高的IDSS。在一个示例中，对于从0伏到30伏的VDS范围，对于常规TMOS单元，IDSS的范围可以是0到10-9A/mm2，而对于P-Sch单元，IDSS的范围可以是0到10- 6A/mm2。所示电流用于具有1mm2有源区域的MOSFET管芯。可以理解，电流可以随着管芯尺寸的变化而变化，但是电流密度将保持不变。
参见图10，图示出了TMOS单元402、TMOS部分502和P-Sch部分504的横截面图以及它们在正向传导模式下它们的对应体二极管中的体二极管电流的方向和电流分布图案。正向传导模式中的该电流也可以被称为体二极管正向电流。对于TMOS单元402，体二极管电流分布图案由402b图示出，并且体二极管电流方向由箭头402c和402d指示。类似地，对于TMOS部分502，体二极管电流分布图案由502b图示出，并且体二极管电流方向由箭头502c和502d指示。在TMOS单元402中，电流主要流过MOSFET沟道，然后如箭头402b所指示那样扩展，然后如箭头402d所指示那样垂直流动。对于P-Sch部分504，体二极管电流分布图案由504b图示出，并且体二极管电流方向由箭头504c和504d指示。如可以看出的，在TMOS单元402中，体二极管正向电流402c的方向从源极到漏极是垂直的。电流分布图案402b也基本上延伸到屏蔽122的中心。这指示体二极管在常规TMOS中传导很大。在TMOS部分502中，体二极管正向电流方向502c从栅极朝向漏极倾斜或侧向。电流分布图案502c向上延伸到恰好低于栅极区域118。这指示电流比常规TMOS单元402低得多。TMOS部分502中的电流流动非常类似于TMOS单元402中的电流流动，但是较之小很多。在P-Sch部分504中，正向电流由电子承载，并且正向电流的方向504c从源极到漏极垂直。如图所示，电流分布图案504b沿源极沟槽的侧壁出现。这表明，与常规TMOS单元402相比，电流低得多。因此，可以理解，在图4的集成器件400中，对于P-Sch单元404(包括TMOS部分502和P-Sch部分504)，体二极管正向电流远小于常规TMOS单元402。
参见图11，图示出了常规TMOS单元402、P-Sch单元404的TMOS部分502和P-Sch单元404的集成的P-Sch部分504的横截面图以及它们在正向传导模式中的对应空穴电流分布。对于常规TMOS单元402，空穴电流分布由源极下方的区域402e图示出。在n沟道MOSFET中，区域402e包括空穴。如可以看出的，在常规TMOS单元402中的p+型区域108下方存在相当大的空穴注入。在TMOS部分502和P-Sch部分504中，电荷载流子分布可忽略不计或基本为零。因此，在图4的集成器件400中，P-Sch单元404中的TMOS部分502和P-Sch部分504一起基本上消除了二极管正向传导模式中的空穴注入。
参见图12，在根据第一示例的制造工艺的各个阶段处图示出了TMOS 502部分和P-Sch部分504的横截面图，以便在整个MOSFET制造期间创建图5的P-Sch单元404。在第一示例中，在形成p-体和p+区域之前，在源极区域112中形成薄氧化物层。此外，1200a示出了TMOS部分502的横截面图，并且1200b示出了集成的P-Sch部分504的横截面图。用于集成P-Sch单元404的制造工艺可以包括六个阶段1202、1204、1206、1208、1210和1212。TMOS部分502和P-Sch部分504都同时进行这些阶段。
阶段1202示出了在掩蔽工艺开始之前TMOS部分502和P-Sch部分504的横截面图。可以假设在该阶段之前，在部分502和504中，已经形成了漏极区域、沟槽栅极区域、沟槽屏蔽栅极区域、p-体区域、n+源极和沟槽源极接触区域。
在阶段1204处，可以同时在部分502和504中的源极区域中形成绝缘层。
在阶段1206处，可以沉积并图案化光致抗蚀剂层1214以选择性地覆盖部分504。
在阶段1208处，可以在部分502中形成p+区域108和p-体延伸。由于光致抗蚀剂覆盖，在P-Sch部分304中不形成p+区域和p-体延伸。
在阶段1210处，可以从TMOS部分502剥离绝缘层116，并且可以从P-Sch部分504剥离光致抗蚀剂1214。
在阶段1212处，可以在TMOS部分502和P-Sch部分504二者中沉积Ti/TiN金属层114。在金属层114的沉积之后，在TMOS部分502和P-Sch部分504中沉积被称为钨插塞126的另一薄金属层。在阶段1212之后，可以执行顶部金属和钝化，这导致图5的成品器件P-Sch单元404。可以理解，在其他实施例中可以存在附加的阶段。
参见图13，在根据第二示例的制造工艺的各个阶段处图示出了TMOS部分502和P-Sch部分504的横截面图，以便在整个MOSFET制造期间创建图5的P-Sch单元404。在第二示例中，在形成p-体和p+区域之后，在源极区域112中形成绝缘层。此外，1300a示出了TMOS部分502的横截面图，并且1300b示出了P-Sch部分504的横截面图。制造工艺可以包括六个阶段1302、1304、1306、1308、1310和1312。TMOS部分302和P-Sch部分304二者同时进行这些阶段。
阶段1302示出了在制造工艺开始之前的部分502和504的横截面图。可以假设在该阶段之前，在部分502和504中，已经形成了漏极区域、沟槽栅极区域、沟槽屏蔽栅极区域、p-体区域、n+源极、p+区域和沟槽源极接触区域。
在阶段1304处，可以沉积并图案化光致抗蚀剂层1314以选择性地覆盖部分504。
在阶段1306处，可以在TMOS部分502的源极区域中沉积氮化物薄层1316。由于P-Sch部分504被光致抗蚀剂覆盖，所以氮化物层1316不被沉积。可以从P-Sch部分504剥离光致抗蚀剂掩模1314。
在阶段1308处，可以通过蚀刻暴露的半导体来加宽和加深P-Sch部分504中的源极接触沟槽112。因此，在该工艺中可以去除p-体的底部部分和p+区域。
在阶段1310处，可以在P-Sch部分504中的源极区域中形成绝缘层116。绝缘层116可以是通过将硅氧化所形成的热生长氧化物。TMOS部分502中的氮化物层1316将防止硅被氧化。
在阶段1312处，可以从TMOS部分502去除氮化物层1316。此外，可以在TMOS部分502和P-Sch部分504二者中沉积Ti/TiN金属层114。在金属层114的沉积之后，在TMOS部分502和P-Sch部分504中沉积被称为钨插塞126的另一薄金属层。在阶段1312之后，可以执行顶部金属和钝化，这导致图5的成品器件P-Sch部分404。可以理解，在其他实施例中可以存在附加的阶段。可以理解，在其他实施例中可以存在附加的阶段。
参见图14，图示出了根据第二实施例的P-Sch部分1404的局部垂直横截面图1400。部分1404的源极区域112是底部开口的肖特基源极区域。换句话说，在源极沟槽的底部处没有绝缘层116；并且导电层114在下方的n-外延层104上形成真正的肖特基接触。
有利地，在图12、图13和图14中所示的配置中，没有浪费MOSFET的有源区域。
参见图15，图示出了根据第二实施例的P-Sch部分1504的局部垂直横截面图1500。部分1504可以大部分类似于图14的部分1404，除了一个不同之处。它与部分1404的不同之处在于其中不存在n+区域。如此，仅存在单个p-n结，其可以通过消除寄生npn闩锁的可能性来改善器件稳健性。有利地，具有如图14或图15中所示的配置的器件可以在高电流密度下进一步降低正向电压。
如图5或图6中所示的P-Sch部分504的实施例可以具有如图1中所示的常规栅极沟槽。
图16图示出了用于根据图8中所图示的方法制作图4的P-Sch单元404的制造步骤的流程图1600。
参见图16，在1602处，可以在半导体表面上的TMOS部分和P-Sch部分中创建栅极沟槽。
在1604处，可以在半导体表面上的TMOS部分和P-Sch部分中创建源极沟槽。
在1606处，可以同时在TMOS部分502和P-Sch部分504二者中形成热生长氧化物的绝缘层116。其示例在图12中的1204中被示出。在TMOS部分502和P-Sch部分504二者中形成绝缘层116。
在1608处，可以沉积并图案化光致抗蚀剂层以覆盖P-Sch部分。其示例在图12中的1206中被示出。沉积并图案化光致抗蚀剂层1214以覆盖P-Sch部分504。
在1610处，可以在TMOS部分中执行p-体延伸区域和p+区域注入。其示例在图12中的1208中被示出。在TMOS部分502中执行p-体延伸区域106和p+区域注入108。
在1612处，可以从TMOS部分502去除绝缘层，并且可以去除光致抗蚀剂掩模。其示例在图12中的1210中被示出。从TMOS部分502去除绝缘层116，并且可以从P-Sch部分504去除光致抗蚀剂掩模1214。
在1614处，可以将金属层沉积在TMOS部分和P-Sch部分二者中。其示例在图12中的1212中被示出。在TMOS部分502和P-Sch部分504中形成金属层114和126。
在1616处，可以执行顶部金属和钝化工艺，从而得到成品器件。
图17图示出了用于根据图9中所图示的方法制造图5的P-Sch单元404的制造步骤的流程图1700。
在1702处，可以在半导体表面上的TMOS部分和P-Sch部分中创建栅极沟槽。
在1704处，可以在TMOS和P-Sch部分中执行p-体延伸区域和p+区域注入。其示例在图13中的1302中被示出。在TMOS部分502和P-Sch部分504中形成p-体延伸区域106和p+区域注入108。
在1706处，可以沉积并图案化光致抗蚀剂层以覆盖P-Sch部分。其示例在图13中的1304中被示出。沉积并图案化光致抗蚀剂层1314以覆盖P-Sch部分504。
在1708处，可以在TMOS部分502的源极区域中沉积氮化物薄层，并且可以进一步从P-Sch部分剥离光致抗蚀剂层。其示例在图13中的1306中被示出。氮化物层1314位于TMOS部分502的源极区域中。氮化物层1314不会被沉积在P-Sch部分504中。此外，光致抗蚀剂层1314从P-Sch部分504剥离。
在1710处，可以在P-Sch部分的源极区域中执行蚀刻，以加宽和加深源极沟槽并去除p+和底部p-体区域。其示例在图13中的1308中被示出。通过蚀刻暴露的半导体，P-Sch部分504的源极接触沟槽被加宽并加深。在P-Sch部分504中去除p-体的底部部分和P+区域108。
在1712处，可以在P-Sch部分中形成热生长氧化物的绝缘层(通过将硅氧化)。其示例在图13中的1310中被示出。在P-Sch部分504中形成绝缘层116。TMOS部分502中的氮化物层1316防止硅被氧化，并且从而防止在TMOS部分502中形成绝缘层116。
在1714处，可以从TMOS部分剥离氮化物层，并且可以在TMOS部分和P-Sch部分二者中沉积金属层。其示例在1312中被示出。从TMOS部分502去除氮化物层1316。此外，将金属层114沉积在TMOS部分502和P-Sch部分504中。在金属层114的沉积之后，在TMOS部分502和P-Sch部分504中沉积被称为钨插塞126的另一薄金属层。
在1716处，可以执行顶部金属和钝化工艺，从而得到成品器件。
尽管已经参考其优选示例具体描述了本发明的实施例，但是本领域普通技术人员应该容易明白，在不脱离本公开的精神和范围的情况下，可以对形式和细节进行改变和修改。所附权利要求旨在涵盖这些变化和修改。

Claims (20)

1.一种绝缘栅极半导体器件，包括：
半导体材料区域，包括：
半导体衬底；
在所述衬底上的第一导电类型的第一半导体层；
在所述衬底上生长的所述第一导电类型的外延层；
形成在所述外延层中的第二导电类型的体区域；
具有主表面的在所述外延层上的所述第一导电类型的第二半导体层；和
安置在所述第二半导体层上或所述外延层上的多个TMOS单元和多个伪肖特基P-Sch单元，彼此相邻并邻接，使得所述多个P-Sch单元中的每个P-Sch单元被夹在所述多个TMOS单元中的任意两个TMOS单元之间，
其中，所述多个TMOS单元中的每个TMOS单元被配置为在所述体区域中形成欧姆接触，以及
其中，所述多个P-Sch单元中的每个P-Sch单元被配置为与所述体区域形成伪肖特基势垒二极管。
2.根据权利要求1所述的器件，其中，所述多个TMOS单元中的每个TMOS单元还包括：
具有侧壁和底部的第一沟槽栅极区域；
具有侧壁和底部的第二沟槽栅极区域；和
具有侧壁和底部的沟槽源极区域，
其中所述第一沟槽栅极区域和所述第二沟槽栅极区域包括在所述侧壁和所述底部上的介电材料层，以及
其中所述沟槽源极区域包括覆盖所述侧壁并且在所述底部上的导电材料层，以与所述体区域形成真正的肖特基接触。
3.根据权利要求2所述的器件，其中，所述多个TMOS单元中的每个TMOS单元还包括：
凹陷在所述第一沟槽栅极区域中的第一屏蔽区域；和
凹陷在所述第二沟槽栅极区域中的第二屏蔽区域。
4.根据权利要求3所述的器件，其中，所述多个P-Sch单元中的每个P-Sch单元还包括：
凹陷在所述第一沟槽栅极区域中的第一屏蔽区域；和
凹陷在所述第二沟槽栅极区域中的第二屏蔽区域。
5.根据权利要求2或权利要求3或权利要求4所述的器件，其中，所述多个P-Sch单元中的每个P-Sch单元还包括以背对背方式布置的TMOS部分和P-Sch部分，其中所述TMOS部分具有与所述TMOS单元类似的结构，并且其中所述P-Sch部分还包括：
具有侧壁和底部的第一沟槽栅极区域；
第二沟槽栅极区域；和
具有侧壁和底部的沟槽源极区域，
其中所述第一沟槽栅极区域和所述第二沟槽栅极区域在所述底部和所述侧壁上包括介电材料层，以及
其中所述沟槽源极区域包括覆盖所述底部和所述侧壁的绝缘材料的第一层，并且还包括覆盖所述绝缘材料的层的导电材料的第二层，以与所述体区域形成伪肖特基接触。
6.根据权利要求2或权利要求3或权利要求4所述的器件，其中，所述多个P-Sch单元中的每个P-Sch单元还包括以背对背方式布置的TMOS部分和P-Sch部分，其中所述TMOS部分具有与所述TMOS单元相同的结构，并且其中所述P-Sch部分还包括：
具有侧壁和底部的第一沟槽栅极区域；
第二沟槽栅极区域；和
具有侧壁和底部的沟槽源极区域，
其中所述第一沟槽栅极区域和所述第二沟槽栅极区域在所述底部和所述侧壁上包括介电材料层，以及
其中所述沟槽源极区域包括覆盖所述侧壁的绝缘材料的第一层，并且还包括导电材料的第二层，所述导电材料的第二层覆盖所述沟槽源极区域的所述底部和所述侧壁上的所述绝缘材料的层，以与所述外延层形成底部开口的肖特基接触，并且与所述侧壁形成伪肖特基接触。
7.根据权利要求2所述的器件，其中，所述第一沟槽栅极区域和所述第二沟槽栅极区域从所述主表面延伸并终止于所述外延层中。
8.根据权利要求2所述的器件，其中，所述沟槽源极区域从所述主表面延伸并终止于所述体区域中。
9.根据权利要求2所述的器件，其中，所述多个TMOS单元中的每个TMOS单元包括在所述沟槽源极区域下方的所述第二导电类型的局部掺杂区域。
10.根据权利要求1所述的器件，其中，所述器件的击穿电压为5V。
11.根据权利要求1所述的器件，在截止时具有10-6A/mm2的漏电流。
12.根据权利要求1所述的器件，其中，所述外延层的掺杂浓度低于所述第一半导体层的掺杂浓度。
13.根据权利要求1所述的器件，其中，所述外延层的掺杂浓度低于所述第二半导体层的掺杂浓度。
14.根据权利要求1所述的器件，其中，所述P-Sch单元还包括以背对背交替的方式布置的多个TMOS部分和多个P-Sch部分。
15.根据权利要求1所述的器件，其中，所述器件具有0.3V的二极管正向电压降。
16.根据权利要求2所述的器件，其中，所述多个P-Sch单元中的每个P-Sch单元还包括以背对背方式布置的TMOS部分和P-Sch部分，其中所述TMOS部分具有类似于所述TMOS单元的结构，并且其中P-Sch部分还包括：
具有侧壁和底部的第一沟槽栅极区域；
第二沟槽栅极区域；和
具有侧壁和底部的沟槽源极区域，
其中所述第一沟槽栅极区域和所述第二沟槽栅极区域包括在所述底部和所述侧壁上的介电材料层，
其中所述沟槽源极区域包括覆盖所述侧壁的绝缘材料的第一层，并且还包括导电材料的第二层，所述导电材料的第二层覆盖所述沟槽源极区域的所述底部和所述侧壁上的所述绝缘材料的层，以与所述外延层形成底部开口的肖特基接触，并且与所述侧壁形成伪肖特基接触；以及
其中所述P-Sch部分被直接安置在所述外延层上。
17.根据权利要求5或权利要求6或权利要求16所述的器件，其中，所述绝缘材料的所述第一层具有在5埃和150埃之间的厚度。
18.根据权利要求5或权利要求6或权利要求16所述的器件，其中，所述导电材料的所述第二层具有在0.2微米和0.5微米之间的深度。
19.一种用于制造绝缘栅极半导体器件的区域的方法，所述绝缘栅极半导体器件包括：
半导体衬底；
在所述衬底上的第一导电类型的第一半导体层；
在所述衬底上生长的所述第一导电类型的外延层；
在所述外延层中形成的第二导电类型的体区域；
具有主表面的在所述外延层上的所述第一导电类型的第二半导体层；和
安置在所述第二半导体层上的多个伪肖特基P-Sch单元，其中所述多个P-Sch单元中的每个P-Sch单元包括被填充有导电层的第一沟槽源极区域以及被填充有绝缘层和在所述绝缘层之上的导电层的第二沟槽源极区域，
所述方法包括：
在所述第一沟槽源极区域和所述第二沟槽源极区域中热生长氧化物材料层；
将光致抗蚀剂掩模放置在所述第二沟槽源极区域上；
在所述第一沟槽源极区域下方创建所述第二导电类型的局部掺杂区域；
从所述第一沟槽源极区域去除所述绝缘层；
从所述第二沟槽源极区域去除所述光致抗蚀剂掩模；以及
在所述第一沟槽源极区域和所述第二沟槽源极区域中沉积导电材料层。
20.一种用于制造绝缘栅极半导体器件的区域的方法，所述绝缘栅极半导体器件包括：
半导体衬底；
在所述衬底上的第一导电类型的第一半导体层；
在所述衬底上生长的所述第一导电类型的外延层；
在所述外延层中形成的第二导电类型的体区域；
具有主表面的在所述外延层上的所述第一导电类型的第二半导体层；和
安置在所述第二半导体层上的多个伪肖特基P-Sch单元，其中所述多个P-Sch单元中的每个P-Sch单元包括被填充有导电层的第一沟槽源极区域以及被填充有绝缘层和在所述绝缘层之上的导电层的第二沟槽源极区域，
所述方法包括：
在所述第一沟槽源极区域和所述第二沟槽源极区域下方创建所述第二导电类型的局部掺杂区域；
将光致抗蚀剂掩模放置在所述第二沟槽源极区域上；
在所述第一沟槽源极区域中沉积氮化物层；
从所述第二沟槽源极区域去除所述光致抗蚀剂掩模；
蚀刻所述第二沟槽源极区域，以加宽、加深所述第二沟槽源极区域，并且从所述第二沟槽源极区域去除所述第二导电类型的所述局部掺杂区域；
在所述第二沟槽源极区域中热生长氧化物材料层；
从所述第一沟槽源极区域去除所述氮化物层；以及
在所述第一沟槽源极区域和所述第二沟槽源极区域中沉积导电材料层。
CN201910538144.5A 2018-07-12 2019-06-20 绝缘栅极半导体器件及其制造方法 Active CN110718546B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862697193P 2018-07-12 2018-07-12
US62/697,193 2018-07-12
US16/396,473 2019-04-26
US16/396,473 US10861965B2 (en) 2018-07-12 2019-04-26 Power MOSFET with an integrated pseudo-Schottky diode in source contact trench

Publications (2)

Publication Number Publication Date
CN110718546A CN110718546A (zh) 2020-01-21
CN110718546B true CN110718546B (zh) 2023-12-19

Family

ID=69139264

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910538144.5A Active CN110718546B (zh) 2018-07-12 2019-06-20 绝缘栅极半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US10861965B2 (zh)
CN (1) CN110718546B (zh)
TW (1) TWI804649B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031478B2 (en) * 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
JP7127445B2 (ja) * 2018-09-11 2022-08-30 富士電機株式会社 半導体装置
US11417762B2 (en) 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
DE102019216138A1 (de) * 2019-10-21 2021-04-22 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
CN113690301B (zh) * 2020-05-18 2024-01-26 华润微电子（重庆）有限公司 半导体器件及其制备方法
EP3944742A1 (en) * 2020-06-18 2022-02-02 Dynex Semiconductor Limited Sic mosfet with asymmetric trench oxide and method of manufacture
US20220069073A1 (en) * 2020-08-28 2022-03-03 Nanjing Zizhu Microelectronics Co., Ltd. Integrated circuit system with super junction transistor mechanism and method of manufacture thereof
TWI745251B (zh) * 2020-10-22 2021-11-01 大陸商上海瀚薪科技有限公司 一種碳化矽半導體元件
CN113838919B (zh) * 2021-09-23 2023-10-24 电子科技大学 三维沟槽栅电荷存储型igbt及其制作方法
US20230261084A1 (en) * 2022-02-15 2023-08-17 Panjit International Inc. Fabrication method of forming silicon carbide mosfet
CN116682734B (zh) * 2023-07-28 2023-10-13 江西萨瑞半导体技术有限公司 一种Trench MOS器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
CN102148260A (zh) * 2009-12-30 2011-08-10 英特赛尔美国股份有限公司 与功率芯片相兼容的集成的沟槽防护型肖特基二极管结构及方法
CN102315220A (zh) * 2010-07-01 2012-01-11 力士科技股份有限公司 一种半导体集成电路及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856700A (en) 1996-05-08 1999-01-05 Harris Corporation Semiconductor device with doped semiconductor and dielectric trench sidewall layers
US8921186B2 (en) 2008-05-15 2014-12-30 Great Wall Semiconductor Corporation Semiconductor device and method of forming high voltage SOI lateral double diffused MOSFET with shallow trench insulator
US8168490B2 (en) 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US9099519B2 (en) 2012-05-23 2015-08-04 Great Wall Semiconductor Corporation Semiconductor device and method of forming junction enhanced trench power MOSFET
US8962425B2 (en) 2012-05-23 2015-02-24 Great Wall Semiconductor Corporation Semiconductor device and method of forming junction enhanced trench power MOSFET having gate structure embedded within trench
US10629723B2 (en) * 2012-12-28 2020-04-21 Texas Instruments Incorporated Schottky power MOSFET
JP2016004847A (ja) * 2014-06-14 2016-01-12 株式会社東芝 半導体装置及びその製造方法
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
US10164088B2 (en) 2015-07-09 2018-12-25 Great Wall Semiconductor Corporation Trench MOSFET with depleted gate shield and method of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
CN102148260A (zh) * 2009-12-30 2011-08-10 英特赛尔美国股份有限公司 与功率芯片相兼容的集成的沟槽防护型肖特基二极管结构及方法
CN102315220A (zh) * 2010-07-01 2012-01-11 力士科技股份有限公司 一种半导体集成电路及其制造方法

Also Published As

Publication number Publication date
US20200020798A1 (en) 2020-01-16
US10861965B2 (en) 2020-12-08
TW202006956A (zh) 2020-02-01
CN110718546A (zh) 2020-01-21
TWI804649B (zh) 2023-06-11

Similar Documents

Publication Publication Date Title
CN110718546B (zh) 绝缘栅极半导体器件及其制造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP7059555B2 (ja) 半導体装置
CN203325907U (zh) 绝缘栅半导体装置结构
KR101729935B1 (ko) 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법
CN110610981B (zh) 功率半导体器件及其形成方法
CN102097470B (zh) 半导体器件及其制造方法
US11728421B2 (en) Split trench gate super junction power device
JP4456013B2 (ja) 半導体装置
JPH06224437A (ja) 電界効果トランジスタ及びその製造方法
CN103794653A (zh) 带有很高的衬底-栅极击穿和嵌入式雪崩箝位二极管的横向超级结器件
JP2013258327A (ja) 半導体装置及びその製造方法
CN102856182A (zh) 制造绝缘栅极半导体装置的方法及结构
US6777745B2 (en) Symmetric trench MOSFET device and method of making same
WO2019228069A1 (zh) 一种具有交错叉指式排列的浅槽隔离结构横向半导体器件
JP4488660B2 (ja) Ｍｏｓ電界効果トランジスタ
CN112599599B (zh) 横向双扩散晶体管及其制造方法
KR101912030B1 (ko) 결합된 게이트 및 소스 트렌치 형성 및 관련 구조
WO2023112547A1 (ja) 半導体装置
CN107342325A (zh) 一种横向双扩散金属氧化物半导体器件
US11004839B1 (en) Trench power MOSFET with integrated-schottky in non-active area
CN118899337A (zh) 用于制造垂直场效应晶体管结构的方法和相应的垂直场效应晶体结构
KR102062050B1 (ko) 결합된 게이트 트렌치 및 컨택 에칭 프로세스 및 그와 관련된 구조체
CN102449770B (zh) 用于半导体器件的3d沟道结构
US20230327018A1 (en) Silicon-Carbide (SiC) Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET) with Short Circuit Protection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant