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CN113725300B - 多源mos管共用栅极的芯片结构及其制造方法 - Google Patents

多源mos管共用栅极的芯片结构及其制造方法 Download PDF

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CN113725300B CN202111006493.6A CN202111006493A CN113725300B CN 113725300 B CN113725300 B CN 113725300B CN 202111006493 A CN202111006493 A CN 202111006493A CN 113725300 B CN113725300 B CN 113725300B
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Abstract

本发明涉及一种多源MOS管共用栅极的芯片结构及其制造方法，结构包括漏极衬底、栅极填充体、位于栅极填充体之间的源极填充体、漏极衬底上的源极覆盖层以及由漏极衬底背面设置的半导通孔结构。源极覆盖层接受栅极填充体的第一高度段驱动通过第二有源层导通到半导通孔结构与漏极衬底的背面,以构成第一MOS管结构;源极填充体接受栅极填充体的第二高度段驱动通过第一有源层导通到漏极衬底的背面,以构成第二MOS管结构。本发明提供的场效晶体管架构具有多源MOS管共用栅极实现MOS器件密集化且不受到二次开槽因沟槽深度差异影响电性能的效果。

Description

多源MOS管共用栅极的芯片结构及其制造方法
技术领域
本发明涉及半导体晶体管的技术领域，尤其是涉及一种多源MOS管共用栅极的芯片结构及其制造方法。
背景技术
场效晶体管一般设置在半导体芯片内,为了在芯片有限面积内增加MOS管的数量,需要排列数量越来越多的栅极且栅极结构为竖立状,使晶体管结构密集化,故栅极结构需要竖立在晶圆处理的工作面上或埋入工作面内。就嵌埋式栅极,栅极沟槽在制造工艺中便需要对晶圆表面进行前后两道或两道以上图形交错的开槽工序。然后不同工序执行的开槽,难以控制所有的栅极沟槽都在相同的槽深度,当先前形成的槽与后形成的槽在不同槽深度或较大的槽深度误差，将影响晶体管的电性能稳定度。
发明专利申请公布号CN111415992A公开了一种屏蔽栅MOSFET器件及其制备方法,屏蔽栅沟槽型场效应管器件包括位于外延层中的一个以上相互平行的系列沟槽，该系列沟槽由相互连接的第一类沟槽和/或第二类沟槽构成，且系列沟槽通过不同形式设计的水平沟槽连接，在所述的系列沟槽外围还设有一个以上包围系列沟槽的第三类沟槽。第一类沟槽用于形成导通区域；第二类沟槽用于连接屏蔽栅电极和上表面金属层；第三类沟槽用于保证器件外围的击穿电压。这三类不同作用的沟槽都在一道开槽工序形成才能保证有相对一致的槽深度。晶体管的排布密度取决于第一道开槽的图案,并且相关技术中,若沟槽分担功能类别越多,晶体管的排布密度越稀疏。
发明专利申请公布号CN103208419A公开了一种具有沟槽触点的半导体晶体管及其形成方法,具有在栅电极下面的场电极的半导体晶体管,也公开了三种竖立沟槽,也是在一道的开槽工序中形成。在有源区域和接触区域中形成不同宽度的绝缘竖直沟槽,这允许自对准地形成沟槽和到有源区域中的台面的触点而无需另外的高精度深UV过程,用于省去用于接触源极和栅极的一个光刻步骤。然而对于本领域普通技术人员应当知道,若利用相关技术将多种不同功能的沟槽整合到需要光刻的一道开槽工序,需要的是更先进能微缩的半导体制程能力与更先进更精密的光刻机,需要依赖外部技术的科技占比就越高。
发明专利公开号CN1726597A公开了一种垂直绝缘栅晶体管及其制作方法,通过提供穿过源层和沟道层向漏层延伸的沟槽，制作了垂直绝缘栅晶体管。采用隔离刻蚀以形成沿沟槽侧壁的栅部分，在侧壁栅部分之间的沟槽内填充电介质材料，并且在沟槽顶部形成栅电连接层以横跨沟槽来电连接栅部分。该现有技术仅公开了栅极沟槽的单元结构,并以介质隔离块突出地封盖住栅极沟槽的开口,对于沟槽的密集化与多功能用途没有进一步研究。
发明专利申请公布号CN102097378A公开了一种沟槽金属氧化物半导体场效应管的制造方法，外延层中沟槽栅的底部相对与沟槽栅的侧壁具有较厚的绝缘层,其制造方法用于避免利用LOCOS方法生长沟槽栅底部较厚绝缘层所产生的鸟喙效应。在第一次开槽工序中,形成了侧边且较宽的沟槽,使沟槽栅极填充体能导接到表面上的栅极触垫,也同时形成了功能区内且较窄的沟槽,其两侧用于建立MOS管沟道效应。该现有专利还公开了二次开槽的制程,在形成栅极填充体之后,开挖出用于填充钨插塞的源体接触沟槽,顶面源金属通过源体接触沟槽内的钨插塞与源区和体区相连;虽然源体接触沟槽的槽深度可以不同于栅极沟槽,但源体接触沟槽的作用是隔离栅,并不能增加MOS管的排布密度。
综上,现有技术中可以推定本领域的固有思维是MOS管的排布密度是由栅极沟槽的开槽工序确定,在后续开槽不能增加MOS管的排布密度。
发明内容
本发明的主要目的一是提供一种多源MOS管共用栅极的芯片结构，打破本领域固有思维,二次或多次开槽能增加MOS管的排布密度并解决二次开槽因沟槽深度差异影响电性能的问题,减少受制于一次开槽需要先进微缩制程与精密光刻机的外部技术拘束。
本发明的主要目的二是提供一种多源MOS管共用栅极的芯片结构的制造方法，解决二次或多次开槽以提高MOS管的排布密度时,不同工序沟槽深度的差异影响电性能的问题,使原本需要先进微缩制程与精密光刻机的产品以相对较低工艺同等制得。
本发明的主要目的三是提供一种半导体装置，能不需要先进微缩制程与精密光刻机下提供符合先进芯片规格的产品。
本发明的主要目的一是通过以下技术方案得以实现的：
提出一种多源MOS管共用栅极的芯片结构，包括：
漏极衬底，具有由外延结构提供的工作面与对应的背面，所述工作表面包括处理区以及在所述处理区以外的接触区;所述外延结构内形成有在所述工作面下具有高低深度位差且相互隔离的第一有源层与第二有源层;所述外延结构内还形成有对应所述第一有源层的中间源极层以及对应所述第二有源层的中间漏极层;由所述工作面在所述处理区内形成有相互平行的栅极沟槽，所述栅极沟槽穿过所述第二有源层与所述第一有源层，所述栅极沟槽的内壁形成有第一绝缘层;
栅极填充体，形成于所述栅极沟槽内;由所述工作面在所述处理区内还形成有位于所述栅极沟槽之间的源极沟槽，所述源极沟槽的内壁形成有第二绝缘层，所述源极沟槽穿过所述第二有源层直到所述中间源极层;
源极填充体，形成于所述源极沟槽内，所述源极填充体在所述第二绝缘层的隔离下跳层导通至所述中间源极层;
源极覆盖层，形成于所述处理区内的所述工作面上;
半导通孔结构,由所述背面设置在所述接触区内,所述半导通孔结构由所述背面跳层导通到所述中间漏极层;
其中，所述源极覆盖层接受所述栅极填充体的第一高度段驱动通过所述第二有源层导通到所述半导通孔结构以及所述漏极衬底的背面,以构成第一MOS管结构;所述源极填充体接受所述栅极填充体的第二高度段驱动通过所述第一有源层导通到所述漏极衬底的背面,以构成第二MOS管结构。
通过采用上述技术方案，利用第二MOS管结构间设于第一MOS管结构中的交错排布与共用栅极的结构,二次或多次开槽能增加MOS管排布密度,并且栅极沟槽的槽深度对于源极沟槽的槽深度没有必然一致的要求,容许源极沟槽的槽深度与间隔位置有较大的容许裕度,不影响MOS管电性能。当栅极填充体依照嵌入深度在不同高度段作为不同MOS管的栅极,MOS管的沟道电阻能有效降低(示例相比于相同栅极沟槽槽深度的现有技术,示例具体为≦50%)，以大幅提升器件导通性能。
本发明在较佳示例中可以进一步配置为：所述第二MOS管结构的源极下沉设置在所述第一MOS管结构的栅极之间,所述第二MOS管结构的源极还电连接延伸到所述接触区,所述第二MOS管结构的栅极位于所述第一MOS管结构的栅极下方,所述第二MOS管结构的漏极位于所述背面对应所述处理区的区域;所述第一MOS管结构的漏极位于所述背面对应所述接触区的区域。
通过采用上述优选技术特点，利用工作表面的处理区与接触区以及背面对应的区域,交错分隔的处理了两MOS管结构的源极与漏极的引出,以避免MOS管之间电子窜流与干扰。
本发明在较佳示例中可以进一步配置为：在所述中间源极层与所述中间漏极层之间设置有埋氧化层;具体的,在所述背面至所述第一有源层之间还形成有底漏极层与第一漏极过渡层,在所述中间漏极层与所述第二有源层之间还形成有第二漏极过渡层。
通过采用上述优选技术特点，利用外延结构中的埋氧化层上下分隔MOS管的栅极构成位置,具体实现栅极填充体分高度段驱动源漏导通;另外,利用第一漏极过渡层与第二漏极过渡层的设置,半导通孔结构的开孔深度或/与栅极沟槽的开槽深度有更大的半导体制程裕度。
本发明在较佳示例中可以进一步配置为：所述外延结构由所述工作面形成有位于所述栅极沟槽的两侧的导接结，所述导接结的底端延伸至所述第二有源层内紧贴所述栅极沟槽的侧壁,以缩小所述第一MOS管结构的沟道长度。
通过采用上述优选技术特点，利用位于栅极沟槽两侧的导接结且所述导接结的底端延伸紧贴栅极沟槽的侧壁,以重新定义第一MOS管结构的沟道长度,由所述第二有源层厚度向提供的沟道长度能小于所述第二有源层的层厚度。
本发明在较佳示例中可以进一步配置为：所述外延结构由所述工作面形成有位于所述源极沟槽的两侧的第一隔离结,以隔离所述源极覆盖层对所述第二有源层的上表面直接接触,以降低表面场效应影响并提供所述导接结与所述源极填充体之间的载流子分路节点;优选的,所述第一隔离结为同平面的平行条层状结构,在所述第一隔离结的形成同时,所述外延结构由所述源极沟槽的底部形成有位于所述第一有源层中的第二隔离结,所述第二隔离结相对于所述第一隔离结为交错图形且下沉在不同平面的高度。
通过采用上述优选技术特点，利用第一隔离结位于所述源极沟槽的两侧,避免了所述源极覆盖层对所述第二有源层的上表面直接接触,重新定义了所述第二有源层的厚度不由工作面开始计算,还确定了所述第一隔离结至所述源极沟槽的隔离间距，具体可提供所述导接结与所述源极填充体之间的载流子分路节点。优选的,利用所述第二隔离结相对于所述第一隔离结为交错图形且下沉在不同平面的高度,避免所述源极填充体的底部漏电流。
本发明在较佳示例中可以进一步配置为：所述源极覆盖层导接所述栅极填充体的顶面,所述芯片结构还包括漏极汇流层,形成于所述漏极衬底的所述背面,延伸覆盖对应所述处理区与所述接触区的区域,以导接所述半导通孔结构。
通过采用上述优选技术特点，利用源极覆盖层与栅极填充体的导接关系以及漏极汇流层的延伸覆盖,芯片结构能应用于半导体功率器件产品,且功率密度相比传统结构能明显提升(示例相比于相同栅极排布密度的现有技术,示例具体为≧120%)。
本发明在较佳示例中可以进一步配置为：所述第一MOS管结构与所述第二MOS管结构为电性并联;用于所述第二MOS管结构的源极沟槽为次挖槽,成形在所述栅极沟槽的挖槽形成之后,所述源极沟槽的槽深度在不等于所述栅极沟槽的槽深度下,所述第一MOS管结构与所述第二MOS管结构能同时工作;优选的,所述源极沟槽的槽深度能较短于所述栅极沟槽的槽深度。
通过采用上述优选技术特点，利用所述第一MOS管结构与所述第二MOS管结构为电性并联,以栅极填充体同时驱动两个或多个并联的第一MOS管结构与第二MOS管结构,串连形态结构上建立3D MOS管并联电路关系,使MOS管电性能更好、排布密度更高。
本发明的主要目的二是通过以下技术方案得以实现的：
提出一种多源MOS管共用栅极的芯片结构的制造方法，用以制造如上所述任意技术方案可能组合的多源MOS管共用栅极的芯片结构，该制造方法包括：
提供漏极衬底，具有由外延结构提供的工作面与对应的背面，所述工作表面包括处理区以及在所述处理区以外的接触区;所述外延结构内形成有在所述工作面下具有高低深度位差且相互隔离的第一有源层与第二有源层;所述外延结构内还形成有对应所述第一有源层的中间源极层以及对应所述第二有源层的中间漏极层;
进行一次开槽工序，由所述工作面形成相互平行的栅极沟槽在所述处理区内，所述栅极沟槽穿过所述第二有源层与所述第一有源层，所述栅极沟槽的内壁形成有第一绝缘层;
形成栅极填充体于所述栅极沟槽内;
进行二次开槽工序，由所述工作面在所述处理区内形成位于所述栅极沟槽之间的源极沟槽，所述源极沟槽的内壁形成有第二绝缘层，所述源极沟槽穿过所述第二有源层直到所述中间源极层;
形成源极填充体于所述源极沟槽内，所述源极填充体在所述第二绝缘层的隔离下跳层导通至所述中间源极层;
在所述处理区内形成源极覆盖层在所述工作面上;
由所述背面在对应所述接触区的区域内设置半导通孔结构,所述半导通孔结构由所述背面跳层导通到所述中间漏极层;
其中，所述源极覆盖层接受所述栅极填充体的第一高度段驱动通过所述第二有源层导通到所述半导通孔结构以及所述漏极衬底的背面,以构成第一MOS管结构;所述源极填充体接受所述栅极填充体的第二高度段驱动通过所述第一有源层导通到所述漏极衬底的背面,以构成第二MOS管结构。
通过采用上述技术方案，利用一次开槽工序形成栅极沟槽以及二次开槽工序形成源栅极沟槽加上栅极沟槽内栅极填充体区分高度段的MOS管驱动,实现并联式MOS管在3D形态下的密集排列。
本发明在较佳示例中可以进一步配置为：
提供所述漏极衬底的步骤中,在所述中间源极层与所述中间漏极层之间设置有埋氧化层;具体的,在所述背面至所述第一有源层之间还形成有底漏极层与第一漏极过渡层,在所述中间漏极层与所述第二有源层之间还形成有第二漏极过渡层;
或/与,在形成所述源极填充体的步骤中,所述源极填充体间隔设置在所述栅极的第一高度段之间并填满所述源极沟槽;作为所述第二MOS管结构的所述源极填充体能电连接到所述接触区,作为所述第二MOS管结构的漏极能电连接至所述背面对应所述处理区的区域;而作为所述第一MOS管结构的漏极能电连接至所述背面对应所述接触区的区域;
或/与,在形成所述栅极填充体的步骤后,还包括：由所述工作面形成导接结位于所述栅极沟槽的两侧的所述外延结构中，所述导接结的底端延伸至所述第二有源层内紧贴所述栅极沟槽的侧壁,以缩小所述第一MOS管结构的沟道长度;
或/与,在形成所述源极沟槽的步骤后,还包括：由所述工作面形成位于所述源极沟槽的两侧的第一隔离结在所述外延结构内,以隔离所述源极覆盖层对所述第二有源层的上表面直接接触,以降低表面场效应影响并提供所述导接结与所述源极填充体之间的载流子分路节点;优选的,所述第一隔离结为同平面的平行条层状结构,在所述第一隔离结的形成同时,所述外延结构由所述源极沟槽的底部还形成位于所述第一有源层中的第二隔离结;
或/与,在形成所述源极覆盖层的步骤中,所述源极覆盖层导接所述栅极填充体的顶面;在设置所述半导通孔结构的步骤后或该步骤中,还包括：形成漏极汇流层于所述漏极衬底的所述背面,所述漏极汇流层延伸覆盖对应所述处理区与所述接触区的区域,以导接所述半导通孔结构。
可以通过采用上述优选技术特点，利用上述对应的特征或其组合达到如上所述特征相应的技术效果。
本发明的主要目的三是通过以下技术方案得以实现的：
提出一种半导体装置，包括：如上所述任意技术方案可能组合的多源MOS管共用栅极的芯片结构。通过采用上述技术方案，除了带来对应上述特征的效果,。
本发明的主要目的一还可以通过以下技术方案得以实现的：
提供一种多源MOS管共用栅极的芯片结构，包括：漏极衬底、形成在一次开槽内的栅极填充体、形成在二次开槽内且位于所述栅极填充体之间的源极填充体、形成于所述漏极衬底上的源极覆盖层以及半导通孔结构;所述源极覆盖层接受所述栅极填充体的第一高度段驱动导通到所述半导通孔结构,以构成第一MOS管结构;所述源极填充体接受所述栅极填充体的第二高度段驱动导通到漏极衬底的背面,以构成第二MOS管结构。打破了现有技术中两次或多次开槽不能增加MOS管排布密度的本领域固有思维,解决了即使利用多次开槽增加MOS管排布密度,产品电性能稳定度严重受制于两次或多次开槽的图案位准与刻蚀深度的约束问题。
综上所述，本发明的技术方案包括以下至少一种对现有技术作出贡献的技术效果：
1.在低压（≦20V）MOSFET的应用中，现有技术的沟道(channel)电阻占器件总电阻的40%以上，通过本发明示例提出3D结构中栅极分段共用的发明构思实现了单位器件表面沟道电阻降低50%，使器件导通性能大幅提升;
2.由于单元面积内可排列MOS管密度更高了，在功率半导体装置的应用中，产品的功率密度能提升20%;
3.由于栅极填充体分段驱动下的拉长设计,栅极沟槽贯穿中间漏极层与中间源极层,栅极沟槽侧壁在不同高度分别与中间漏极层以及中间源极层的接触面积增加,本发明示例结构的栅漏电荷(Qgd)能大幅提升，使得器件开通时间变长，对于电池保护或电容负载应用时能降低开通瞬时电流冲击使器件可靠性提升;
4.由于二次开槽的源极沟槽不受到与一次开槽的栅极沟槽的槽深度一致与间隔限制,在栅极填充体分段驱动的结构下还能增加MOS管排布密度，使电流分布和沟道的热分布更加均匀，以提升器件的可靠性。
附图说明
图1绘示本发明一些较佳实施例的多源MOS管共用栅极的芯片结构在处理区与接触区横切栅极的局部结构示意图；(左侧为处理区,右侧为接触区)
图2至图10绘示本发明一些较佳实施例的制作芯片结构的过程中对应提供漏极衬底的步骤的切面示意图；
图11与图12绘示本发明一些较佳实施例的制作芯片结构的过程中对应一次开槽工序的步骤与其后置步骤的切面示意图；
图13至图18绘示本发明一些较佳实施例的制作芯片结构的过程中对应形成栅极填充体于栅极沟槽内的步骤与其后置步骤的切面示意图；
图19至图22绘示本发明一些较佳实施例的制作芯片结构的过程中对应二次开槽工序的步骤与其后置步骤的切面示意图；
图23绘示本发明一些较佳实施例的制作芯片结构的过程中对应形成源极填充体于源极沟槽内的步骤的切面示意图；
图24绘示本发明一些较佳实施例的制作芯片结构的过程中对应形成源极覆盖层在工作面上的步骤的切面示意图；
图25绘示本发明一些较佳实施例的制作芯片结构的过程中对应设置半导通孔结构的步骤的切面示意图；
图26绘示本发明一些较佳实施例的制作芯片结构的过程中对应形成漏极汇流层于漏极衬底背面的步骤的切面示意图。
附图标记:
10、漏极衬底;11、外延结构;12、工作面;13、背面;14、处理区; 15、接触区; 21、第一有源层;22、第二有源层;23、中间源极层;24、中间漏极层; 25、埋氧化层;26、第一漏极过渡层;27、第二漏极过渡层; 31、导接结;32、第一隔离结;33、第二隔离结; 40、栅极填充体;41、栅极沟槽;42、第一绝缘层;43、栅顶绝缘; 50、源极填充体;51、源极沟槽;52、第二绝缘层;53、栅顶填充; 54、填充延伸层; 60、源极覆盖层; 70、半导通孔结构;71、连接孔;72、第三绝缘层;73、导电填充体; 80、漏极汇流层; 91、第一屏蔽层;92、第二屏蔽层;93、第三屏蔽层;94、第四屏蔽层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案,以下将本发明的多源MOS管共用栅极的芯片结构及其制造方法做进一步详细描述与解释，但不作为本发明限定的保护范围。以下实施例中以N型场效晶体管表示,N型场效晶体管的描述是以电子的流动作为连输介质,N型场效晶体管不以P型衬底为必然要素;在不同示例变化上也可以调整为P型场效晶体管,P型场效晶体管的描述是以电洞的移动作为连输介质。并且,本领域技术人员应当知道说明书所指的源极与漏极是一种相对概念,不是绝对概念,在变化例具体应用中,示例的源极可以作为漏极连接使用,示例的漏极可以作为源极连接使用,当说明书中记载的源极作为源极连接,当说明书中记载的漏极必然作为漏极连接;当说明书中记载的源极作为漏极连接,当说明书中记载的漏极必然作为源极连接。为了方便理解本申请的技术方案,说明书与保护范围仍使用“源极”与“漏极”,实际上不限定于于源极与漏极,而是使用上代表两个不同电位极的第一电极与第二电极。此外,说明书中记载的“反极”即是与基础极相反的电极,例如源漏极的基础极是N型,则反极是P型,反之亦然。因此,本领域技术人员在理解本发明的技术方案后能把半导体器件的“源极”与“漏极”进行互换,也能把N型源漏极与P型有源层沟道的组合更换为P型源漏极与N型有源层沟道的组合,本发明的保护范围自然也包含这样的等效互换。
此外,文中提及的“有源层”用于描述该层基于栅极电场变化可导通亦可不导通;在本质上,“有源层”与“沟通层”都是提供晶体管的沟道，“有源层”不同于“沟通层”的区别描述在于：“沟通层”的沟道长度在沟通层的层面源漏长度向测量,“有源层”的沟道长度在有源层的层厚度向测量。换言之,有源层的层厚度变化可能改变有源层的沟道长度,沟通层的层厚度变化不能改变沟通层的沟道长度。另一方面来说,可能沟通层的沟道长度与表面图案有关,而有源层或沟槽的表面图形产生变化,也不改变有源层的沟道长度。
文中提及的“工作面”用于描述在晶圆形态用于形成沟槽或叠层的表面;文中提及的“处理区”用于描述为光刻图案化图形处理区域,通常也是作为器件功能区,文中提及的“接触区”用于描述为光刻图案化图形处理区域之外的其他区域。文中提及的“填充体”用于描述为沟槽或孔洞的填充物质,具导电性,可以使用半导体工艺中适用的材料。文中提及的“覆盖层”用于描述为用于覆盖光刻图案化图形处理区域的局部或全部。
图1绘示本发明一些较佳实施例的多源MOS管共用栅极的芯片结构在横切栅极的局部结构示意图,图2至图26绘示本发明一些较佳实施例的多源MOS管共用栅极的芯片结构在制程个别步骤的示意图。附图所示包括多个实施例具有共性的部分以及较佳实施例的特征，变化例具有差异或区别的部分另以文字方式描述。因此，应当基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下所述的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
参照图1，为本发明实施例公开的一种多源MOS管共用栅极的芯片结构，包括:漏极衬底10、填充于一次开槽内的栅极填充体40、填充于二次开槽内的源极填充体50、在漏极衬底10上的源极覆盖层60、以及反面设置的半导通孔结构70。
漏极衬底10具有由外延结构11提供的工作面12与对应的背面13，所述工作表面包括处理区14以及在所述处理区14以外的接触区15;所述外延结构11内形成有在所述工作面12下具有高低深度位差且相互隔离的第一有源层21与第二有源层22;所述外延结构11内还形成有对应所述第一有源层21的中间源极层23以及对应所述第二有源层22的中间漏极层24;由所述工作面12在所述处理区14内形成有相互平行的栅极沟槽41，所述栅极沟槽41穿过所述第二有源层22与所述第一有源层21，所述栅极沟槽41的内壁形成有第一绝缘层42。漏极衬底10在半导体制程中为晶圆的区块,在产品的芯片结构中为芯片的基层。漏极衬底10的基础材料常见是硅(Si),也可以选用碳化硅(SiC)、氮化镓(GaN)、Ⅲ-Ⅴ、Ⅱ-Ⅵ化合物等半导体材料的任一者。示例中,漏极衬底10为N型衬底,例如重度掺杂V族元素(例如磷P或氮N)的掺杂极性N+层。示例中,所述第一有源层21与所述第二有源层22的掺杂极性则为P-型(例如硼B或砷As的V族元素),所述中间源极层23与所述中间漏极层24的掺杂极性为N+型。漏极衬底10具备电子传导的导电性。其中,栅极沟槽41为一次开槽工序成形。
栅极填充体40形成于所述栅极沟槽41内;由所述工作面12在所述处理区14内还形成有位于所述栅极沟槽41之间的源极沟槽51，所述源极沟槽51的内壁形成有第二绝缘层52，所述源极沟槽51穿过所述第二有源层22直到所述中间源极层23。栅极填充体40的材质常用是导电多晶硅，例如P+型或N+型,示例是P+型，也可以选用其他导电金属。图1中绘示的栅极填充体40几近填满所述栅极沟槽41的形状只是较佳示例的表现,在变化示例中,栅极填充体40也可以不填满所述栅极沟槽41的底部。其中,源极沟槽51为二次开槽工序成形。源极沟槽51与栅极沟槽41之间可以容许对位误差与槽深不一致的变化。另外,对于形状也容许更大的变化,源极沟槽51与栅极沟槽41的底部切面形状可以是U型、V型、或倒梯形，源极沟槽51与栅极沟槽41的表面图案可以是条形、正方形、环型或多边形。图1中绘示的源极沟槽51与栅极沟槽41的数量虽然分别只有一个与两个,那是为了方便理解本发明技术方案的图面示意表示,但是本领域技术人员应当能够知悉在实际产品中可以拓展为两个以上的多个,栅极沟槽41的数量在三个或三个以上的多个均涵盖在保护范围内。
源极填充体50形成于所述源极沟槽51内，所述源极填充体50在所述第二绝缘层52的隔离下跳层导通至所述中间源极层23。源极填充体50的材质选用可以与栅极填充体40相同或不相同,但都是导电材料,如果选用导电多晶硅,则源极填充体50的极性与漏极衬底10的极性,例如都是N+型或是P+型;示例中源极填充体50的材质选自于导电金属,包括但不限于用于覆盖槽侧壁的阻挡层和用于填充的导电金属层两层,阻挡层或导电金属层的金属材料可以是选用但不限于钛(Ti)、氮化钛(TiN)、鉭(Ta)、鉭钨(TaN)、钛钨(TiW)、钨(W)等;示例中,源极填充体50的材质具体为钛(Ti),以省略阻挡层的制作。变化例中当使用了阻挡层,阻挡层具有导电性且覆盖了所述源极沟槽51的完整侧壁与底部(图未绘出),以阻挡导电金属层对半导体材料的金属扩散,故导电金属层的材料选择有更多的弹性。上述的“跳层导通”意旨所述源极填充体50不导通中间漏极层24。
源极覆盖层60形成于所述处理区14内的所述工作面12上。所述源极覆盖层60的材质可为导电金属,具体为铝(Al)或铜(Cu)。通常所述源极覆盖层60在与所述漏极衬底10的工作面12的接触表面还形成有阻挡层(图未示出)。
半导通孔结构70由所述背面13设置在所述接触区15内,所述半导通孔结构70由所述背面13跳层导通到所述中间漏极层24。上述的“跳层导通”意旨在第三绝缘层72的隔离下所述半导通孔结构70不导通中间源极层23。所述半导通孔结构70具体可包括：形成于连接孔71的侧壁但不覆盖孔底的第三绝缘层72以及形成于连接孔71内的导电填充体73。所述导电填充体73的材质可与源极填充体50的材质相同或不相同。
其中，所述源极覆盖层60接受所述栅极填充体40的第一高度段驱动通过所述第二有源层22导通到所述半导通孔结构70以及所述漏极衬底10的背面13,以构成第一MOS管结构;所述源极填充体50接受所述栅极填充体40的第二高度段驱动通过所述第一有源层21导通到所述漏极衬底10的背面13,以构成第二MOS管结构。示例中,参阅图1,所述栅极填充体40的第一高度段位于所述第二有源层22的上下界面高度中,所述栅极填充体40的第二高度段位于所述第一有源层21的上下界面高度中。
实施例的基础原理为：利用第二MOS管结构间设于第一MOS管结构中的交错排布与共用栅极的结构,二次或多次开槽能增加MOS管排布密度,并且栅极沟槽41的槽深度对于源极沟槽51的槽深度没有必然一致的要求,容许源极沟槽51的槽深度与间隔位置有较大的容许裕度,不影响MOS管电性能。当栅极填充体40依照嵌入深度在不同高度段作为不同MOS管的栅极,MOS管的沟道电阻能有效降低(示例相比于相同栅极沟槽41槽深度的现有技术,示例具体为≦50%)，以大幅提升器件导通性能。图1示例中,是以源极覆盖层60作为电子流提供电极(≤0V),而可设置于背面13的漏极作为电子流接受电极(>0V),电子移动是由源极覆盖层60至漏极;但是,相反电压串接也能发挥MOS管的导通功能,使电子移动由背面13的漏极至源极覆盖层60。
在较佳示例中，所述第二MOS管结构的源极下沉设置在所述第一MOS管结构的栅极之间,所述第二MOS管结构的源极还电连接延伸到所述接触区15,所述第二MOS管结构的栅极位于所述第一MOS管结构的栅极下方,所述第二MOS管结构的漏极位于所述背面13对应所述处理区14的区域;所述第一MOS管结构的漏极位于所述背面13对应所述接触区15的区域。利用工作表面的处理区14与接触区15以及背面13对应的区域,交错分隔的处理了两MOS管结构的源极与漏极的引出,以避免MOS管之间电子窜流与干扰。
在较佳示例中，在所述中间源极层23与所述中间漏极层24之间设置有埋氧化层25;具体的,在所述背面13至所述第一有源层21之间还形成有底漏极层与第一漏极过渡层26,在所述中间漏极层24与所述第二有源层22之间还形成有第二漏极过渡层27。利用外延结构11中的埋氧化层25上下分隔MOS管的栅极构成位置,具体实现栅极填充体40分高度段驱动源漏导通;另外,利用第一漏极过渡层26与第二漏极过渡层27的设置,半导通孔结构70的开孔深度或/与栅极沟槽41的开槽深度有更大的半导体制程裕度。示例中,所述第一漏极过渡层26与所述第二漏极过渡层27的掺杂极性为N-型。所述埋氧化层25具体为SOI氧化层,以能在上方继续生长半导体材料并隔离制成后的上下晶体管。
在较佳示例中，所述外延结构11由所述工作面12形成有位于所述栅极沟槽41的两侧的导接结31，所述导接结31的底端延伸至所述第二有源层22内紧贴所述栅极沟槽41的侧壁,以缩小所述第一MOS管结构的沟道长度。利用位于栅极沟槽41两侧的导接结31且所述导接结31的底端延伸紧贴栅极沟槽41的侧壁,以重新定义第一MOS管结构的沟道长度,由所述第二有源层22厚度向提供的沟道长度能小于所述第二有源层22的层厚度。示例中,所述导接结31的掺杂极性为N+型。所述导接结31用于作为源极的延伸,示例在图1中有倾斜斜边的切面。
在较佳示例中，所述外延结构11由所述工作面12形成有位于所述源极沟槽51的两侧的第一隔离结32,以隔离所述源极覆盖层60对所述第二有源层22的上表面直接接触,以降低表面场效应影响并提供所述导接结31与所述源极填充体50之间的载流子分路节点。利用第一隔离结32位于所述源极沟槽51的两侧,避免了所述源极覆盖层60对所述第二有源层22的上表面直接接触,重新定义了所述第二有源层22的厚度不由工作面12开始计算,还确定了所述第一隔离结32至所述源极沟槽51的隔离间距，具体可提供所述导接结31与所述源极填充体50之间的载流子分路节点。示例中,所述第一隔离结32与的掺杂极性为P+型。
由于MOS管结构的电通道会通过正向PN界面与反向PN界面,故MOS管导通时必然存在电阻，为了避免形成不利的PN结效应,电路通道不会有P+层与N+层的直接接触;在本较佳实施例中,示例的只有在第一隔离结32与导接结31之间形成P+层与N+层的直接接触,产生单向导通效应,电子流倾向不会由第一隔离结32移动到导接结31,进而建立载流子分路节点。
更优选的,所述第一隔离结32为同平面的平行条层状结构,在所述第一隔离结32的形成同时,所述外延结构11由所述源极沟槽51的底部形成有位于所述第一有源层21中的第二隔离结33,所述第二隔离结33相对于所述第一隔离结32为交错图形且下沉在不同平面的高度。利用所述第二隔离结33相对于所述第一隔离结32为交错图形且下沉在不同平面的高度,避免所述源极填充体50的底部漏电流。示例中,所述第二隔离结33与所述第一隔离结32具有相同的掺杂极性,所述第二隔离结33的掺杂极性亦为P+型。
在较佳示例中，所述源极覆盖层60导接所述栅极填充体40的顶面,所述芯片结构还包括漏极汇流层80,形成于所述漏极衬底10的所述背面13,延伸覆盖对应所述处理区14与所述接触区15的区域,以导接所述半导通孔结构70。利用源极覆盖层60与栅极填充体40的导接关系以及漏极汇流层80的延伸覆盖,芯片结构能应用于半导体功率器件产品,且功率密度相比传统结构能明显提升(示例相比于相同栅极排布密度的现有技术,示例具体为≧120%)。故所述多源MOS管共用栅极的芯片结构能应用于半导体功率器件。
在较佳示例中，所述第一MOS管结构与所述第二MOS管结构为电性并联;用于所述第二MOS管结构的源极沟槽51为次挖槽,成形在所述栅极沟槽41的挖槽形成之后,所述源极沟槽51的槽深度在不等于所述栅极沟槽41的槽深度下,所述第一MOS管结构与所述第二MOS管结构能同时工作;优选的,所述源极沟槽51的槽深度能较短于所述栅极沟槽41的槽深度。利用所述第一MOS管结构与所述第二MOS管结构为电性并联,以栅极填充体40同时驱动两个或多个并联的第一MOS管结构与第二MOS管结构,串连形态结构上建立3D MOS管并联电路关系,使MOS管电性能更好、排布密度更高。
本发明进一步提出一种多源MOS管共用栅极的芯片结构的制造方法，用以制造如上所述任意技术方案可能组合的多源MOS管共用栅极的芯片结构，该制造方法包括如下步骤流程S1-S8。
S1：可配合参阅图2至图10，提供漏极衬底10，具有由外延结构11提供的工作面12与对应的背面13，所述工作表面包括处理区14以及在所述处理区14以外的接触区15;所述外延结构11内形成有在所述工作面12下具有高低深度位差且相互隔离的第一有源层21与第二有源层22;所述外延结构11内还形成有对应所述第一有源层21的中间源极层23以及对应所述第二有源层22的中间漏极层24。
S2：可配合参阅图11与图12，进行一次开槽工序，由所述工作面12形成相互平行的栅极沟槽41在所述处理区14内，所述栅极沟槽41穿过所述第二有源层22与所述第一有源层21，所述栅极沟槽41的内壁形成有第一绝缘层42。
S3：可配合参阅图13至图18，形成栅极填充体40于所述栅极沟槽41内。
S4：可配合参阅图19至图22，进行二次开槽工序，由所述工作面12在所述处理区14内形成位于所述栅极沟槽41之间的源极沟槽51，所述源极沟槽51的内壁形成有第二绝缘层52，所述源极沟槽51穿过所述第二有源层22直到所述中间源极层23。
S5：可配合参阅图23，形成源极填充体50于所述源极沟槽51内，所述源极填充体50在所述第二绝缘层52的隔离下跳层导通至所述中间源极层23。
S6：可配合参阅图24，在所述处理区14内形成源极覆盖层60在所述工作面12上。在形成所述源极覆盖层60的步骤S6中,所述源极覆盖层60还可导接所述栅极填充体40的顶面。
S7：可配合参阅图25与图26，由所述背面13在对应所述接触区15的区域内设置半导通孔结构70,所述半导通孔结构70由所述背面13跳层导通到所述中间漏极层24。
其中，所述源极覆盖层60接受所述栅极填充体40的第一高度段驱动通过所述第二有源层22导通到所述半导通孔结构70以及所述漏极衬底10的背面13,以构成第一MOS管结构;所述源极填充体50接受所述栅极填充体40的第二高度段驱动通过所述第一有源层21导通到所述漏极衬底10的背面13,以构成第二MOS管结构。
S8：可配合参阅图26，在设置所述半导通孔结构70的步骤S7后或该步骤S7中,还包括：形成漏极汇流层80于所述漏极衬底10的所述背面13,所述漏极汇流层80延伸覆盖对应所述处理区14与所述接触区15的区域,以导接所述半导通孔结构70。
实施例的基础原理为：利用一次开槽工序形成栅极沟槽41以及二次开槽工序形成源栅极沟槽41加上栅极沟槽41内栅极填充体40区分高度段的MOS管驱动,实现并联式MOS管在3D形态下的密集排列。
以下依照图面顺序进一步说明各主要步骤的具体操作。
参阅图2,提供所述漏极衬底10的步骤S1中,所述漏极衬底10具体为外延晶圆,在N+型漏极衬底上预先形成了外延结构11的P-型第一漏极过渡层26,所述第一漏极过渡层26的工作面12上沉淀形成有第一屏蔽层91。但不限定的,所述漏极衬底10可为N型或P型，所述漏极衬底10可以是但不限于晶向<100>;所述第一屏蔽层91具体是以表面热生长的一层屏蔽氧化层,厚度200A-1000A;所述第一漏极过渡层26用于供匀胶、光刻、显影定义最底部沟道的P-body 区(第一有源层21)，P-body区可以包含整个晶体管的表面积（对应工作面12的全区域）也可以只包含其中的一部分（处理区14）。所述第一屏蔽层91的作用是半导体工艺的前段植入工序中对晶圆表面(所述工作面12)暂时保护。图2中处理区14与接触区15绘示为分离形态是为了方便理解本发明技术方案，实际上处理区14与接触区15是构成于同一晶圆的同一表面上。
参阅图3,提供所述漏极衬底10的步骤S1中,在所述第一漏极过渡层26的上层部分或上层全部以离子植入形成外延结构11中的第一有源层21。示例具体操作为：利用注入B11(可包含多次注入)等III族元素，形成最底部沟道的P-body区，注入能量20～800kev，注入剂量1012 ～ 1014 ions/cm2;去胶完成最底部P-body区定义,图3最后示例构成所述第一有源层21。
参阅图4,提供所述漏极衬底10的步骤S1中,在所述第一有源层21的上层全部以离子植入形成外延结构11中的中间源极层23。示例具体操作为：以匀胶、光刻、显影定义最底部沟道的N+源极区，N+源极区可以包含整个晶体管的表面积(处理区14)还可以包含其中的一部分(接触区15);注入砷(As)或磷(P)等III族元素,含多次注入,形成N型源极层，注入能量20～100kev，注入剂量1014 ～ 1016 ions/cm2 形成N型源极层;去胶完成最底部N+source 区定义,图4最后示例构成所述中间源极层23。
参阅图5,提供所述漏极衬底10的步骤S1中,去除所述第一屏蔽层91,以显露所述中间源极层23。故所述第一屏蔽层91作为制程中的牺牲氧化层。
参阅图6,提供所述漏极衬底10的步骤S1中,为了在所述中间源极层23与所述中间漏极层24之间设置有埋氧化层25,先在所述中间源极层23上形成所述埋氧化层25。所述埋氧化层25为SOI层。
参阅图7,提供所述漏极衬底10的步骤S1中,在所述埋氧化层25上生长形成所述中间漏极层24。具体操作为：在SOI层上外延形成N+硅层，N+硅层的Rs 为0.5～2mhom.sq,以构成所述中间漏极层24。
参阅图8,提供所述漏极衬底10的步骤S1中,所述中间漏极层24上生长形成所述第二漏极过渡层27。具体操作为：根据器件的耐压要求在N+硅层上外延生长一层N- EPI层,以构成所述第二漏极过渡层27。
参阅图9,提供所述漏极衬底10的步骤S1中,在所述第二漏极过渡层27上形成第二屏蔽层92。具体操作为：N- EPI层上生长一层oxide层,以构成所述第二屏蔽层92。所述第二屏蔽层92的作用是半导体工艺的中段植入工序中对晶圆表面(所述工作面12)暂时保护以及作为成形栅极沟槽41的硬掩膜层。
参阅图10,提供所述漏极衬底10的步骤S1中,在所述第二漏极过渡层27的上层部分或上层全部以离子植入形成外延结构11中的第二有源层22。示例具体操作为：利用注入B11(可包含多次注入)等III族元素，形成顶部或中间层部沟道的P-body区，注入能量20～800kev，注入剂量1012 ～ 1014 ions/cm2;去胶完成顶部或中间层部P-body区定义,图10最后示例构成所述第二有源层22。
参阅图11,进行一次开槽工序的步骤S2中，在所述第二屏蔽层92图案化的遮挡下刻蚀挖出所述栅极沟槽41。示例具体操作为：经过匀胶、光刻、显影定义Trench区，Trench区可以包含整个晶体管的表面积也可以只包含其中的一部分;进行沟槽刻蚀，深度要超出底部P-区(第一有源层21);对于槽壁进行牺牲氧化、腐蚀，使沟槽侧壁光滑,以构成所述栅极沟槽41。此外,所述第二屏蔽层92也能被去除,故所述第二屏蔽层92也是半导体制程中的牺牲保护作用。
参阅图12,进行一次开槽工序的步骤S2后，在所述栅极沟槽41的槽侧壁、槽底以及工作面12上形成所述第一绝缘层42。所述第一绝缘层42的形成方法包括但不限于可以通过热氧化或热氧化加淀积方式;当采用热氧化,热氧化温度为700～1100℃,热氧化层的厚度为100～1500A;当采用热氧化加淀积方式，则热氧化厚度介于50～500A,淀积氧化层厚度介于50-1400A。所述第一绝缘层42的作用是栅氧化层,具备较为一致的厚度与更全面的槽孔覆盖。
参阅图13,在形成所述栅极填充体40的步骤S3中，预先形成所述栅极沟槽41内填充的所述栅极填充体40,所述栅极填充体40还一体相接在所述工作面12上。示例具体操作为：Poly(多晶硅)淀积，用LPCVD方式进行poly淀积，通过in-situ方式掺杂或注入掺杂但不限于，掺杂浓度1018 ～1021 ions/cm3, poly厚度1000～15000A。根据器件的类型掺杂可以为N型或P型，P型poly通过注入进行掺杂形成,以构成一体未分离的所述栅极填充体40。
参阅图14,在形成所述栅极填充体40的步骤S3中，去除所述工作面12上的多晶硅，使所述栅极填充体40相互分离在对应的所述栅极沟槽41内。示例具体操作为：经过光刻胶对应去除区域并进行Poly刻蚀，槽内poly的刻蚀深度小于顶部P-区域的深度,即所述栅极填充体40分离后的顶面较低于所述栅极沟槽41的槽开口但不能低于所述第二有源层22的下边界。故所述栅极填充体40为顶部槽内凹陷的形态。
参阅图15,在形成所述栅极填充体40的步骤S3后,所述工作面12上形成第三屏蔽层93，所述第三屏蔽层93的作用是在离子植入工序用于图案形成特定形状导接结31的掩膜体。示例中,所述第三屏蔽层93还遮盖了接触区93,使接触区93不会形成导接结31。示例中，导接结31为N+型，故示例具体操作为：N+区域(预定定义导接结31的区域)通过自对准定义出区域,这是因为栅极填充体40的顶部相对于工作面12在槽内凹陷的形态可以实施自对准;以HDP-CVD(高密度等离子化学气相沉积)方式淀积氧化层在工作面12上,所述氧化层在所述栅极填充体40的顶部自然也形成凹陷区，在淀积的同时进行10～80°角度刻蚀，最终沟槽内形成IPO2(inter-poly oxide)绝缘厚度为200～5000A(图未示出)，工作面12上形成的所述第三屏蔽层93的表面顶部形成三角形切面，同时所述栅极沟槽41的顶部侧壁保留的氧化层小于1500A。所述栅极沟槽41内残留所述第三屏蔽层93伴生的绝缘物甚至遗留到产品中,这是可以容许的,因为所述栅极填充体40本应相对隔离于所述源极覆盖层60。
参阅图16,在形成所述栅极填充体40的步骤S3后,还包括：由所述工作面12形成导接结31位于所述栅极沟槽41的两侧的所述外延结构11中，所述导接结31的底端延伸至所述第二有源层22内紧贴所述栅极沟槽41的侧壁,以缩小所述第一MOS管结构的沟道长度。示例具体操作为：在所述第三屏蔽层93遮挡下,进行N+离子注入,注入物质可为砷(As)或磷(P)等V族元素,可包含多次注入,以形成N+型源极层结，注入能量20～100kev，注入角度5～85°，注入剂量1014 ～ 1016 ions/cm2，形成的N+型源极层作为所述导接结31。其中,所述栅极沟槽41之间形成两个所述导接结31,两个所述导接结31之间的距离大于0（即所述第三屏蔽层93遮挡作用所致），所述导接结31的N+深度下沉超过所述第二有源层22在产品结构中预定形成的上表面(可参阅图1)。
参阅图17,在形成所述栅极填充体40的步骤S3后,在所述导接结31形成之后,所述工作面12上还形成第四屏蔽层94,以覆盖所述第三屏蔽层93。所述第四屏蔽层94填实所述栅极沟槽41的凹陷。所述第四屏蔽层94的作用是消除所述第三屏蔽层93高低地形对后续工序的影响以及建立所述栅极填充体40的顶部绝缘的前驱层。示例具体操作为：CVD(化学气相沉积)的氧化层淀积。
参阅图18,在形成所述栅极填充体40的步骤S3后,去除在所述工作面12上的所述第四屏蔽层94与所述第三屏蔽层93,并形成所述栅极沟槽41内的栅顶绝缘43。所述栅顶绝缘43的作用是电隔离所述栅极填充体40与后续形成的源极覆盖层60。示例具体操作为：以CMP(化学机械研磨)方式去掉表面的氧化层，也可以使用但不限于干法刻蚀或湿法刻蚀等方法。优选步骤还包括后续的刻蚀氧化层，使所述栅极沟槽41内且在所述栅极填充体40顶部上的IPO绝缘厚度大于300A同时低于所述工作面12的表面,其中前述IPO绝缘层作为所述栅顶绝缘43,其主体或全部是由残留的所述第四屏蔽层94构成,残留的所述第三屏蔽层93也可提供一部分的绝缘。
参阅图19,在形成所述源极沟槽51的步骤S4中,二次开槽在所述栅极沟槽41之间形成所述源极沟槽51,所述源极沟槽51不限于槽孔形状,也可以是点状孔形状。示例具体操作为：光刻定义接触孔刻蚀区域,刻蚀区域对应所述源极沟槽51;刻蚀接触孔使所述源极沟槽51的孔底部通过自对准停留在所述埋氧化层25的SOI层,再继续自对准刻蚀使孔底部接通到作为下晶体管的N+区域,即所述中间源极层23。
参阅图20,在形成所述源极沟槽51的步骤S4后,在所述工作面12以及所述源极沟槽51内形成第二绝缘层52。所述第二绝缘层52的作用不同于所述第一绝缘层42,所述第二绝缘层52不是作为栅氧化层,而是表面源极连接到中间源极的跳层绝缘作用。示例具体操作为：淀积SiN(氮化硅)材质的绝缘层在接触孔的表面(相当于所述源极沟槽51的侧壁)，淀积厚度200～2000A。
参阅图21,在形成所述源极沟槽51的步骤S4后,对所述第二绝缘层52进行图案化,去除在所述源极沟槽51的孔底绝缘的部分所述第二绝缘层52。示例具体操作为：刻蚀掉所述第二绝缘层52的接触孔底部和表面SiN层，所述第二绝缘层52的侧壁SiN保留层超过底部的所述埋氧化层的SOI层且不能完全保留在底部的所述中间源极层23的N+层，使底部的所述中间源极层23的N+层一部分不被所述第二绝缘层52的SiN材质遮挡;继续硅刻蚀，使所述源极沟槽51的接触孔底部停留在底部所述第一有源层21的P-层。该步骤优选为所述源极沟槽51的孔深加长,确保所述源极沟槽51能贯穿所述中间源极层23且能显露所述中间源极层23的一部分在所述源极沟槽51的底部两侧。
参阅图22,在形成所述源极沟槽51的步骤S4后,还包括：由所述工作面12形成位于所述源极沟槽51的两侧的第一隔离结32在所述外延结构11内,以隔离所述源极覆盖层60对所述第二有源层22的上表面直接接触,以降低表面场效应影响并提供所述导接结31与所述源极填充体50之间的载流子分路节点。优选的,所述第一隔离结32为同平面的平行条层状结构,在所述第一隔离结32的形成同时,所述外延结构11由所述源极沟槽51的底部还形成位于所述第一有源层21中的第二隔离结33。所述第一隔离结32与所述第二隔离结33具体可为P+型。示例具体操作为：注入BF2或B11在所述导接结31的N+区之间形成P+区域，作为所述第一隔离结32与所述第二隔离结33;或另一示例具体操作为：先通过注入B11再注入BF2,或,通过多次注入B11\BF2形成,注入能量20～100kev，注入剂量1011 ～1014 ions/cm2。
参阅图23,在形成所述源极填充体50的步骤S5中,在所述源极沟槽51内形成源极填充体50;具体的,还能在栅极沟槽41内形成栅顶填充53,或者/以及,在所述接触区15上形成填充延伸层54。所述栅顶填充53与所述填充延伸层54可以与所述源极填充体50具有相同材质也能在同一工序中形成。所述源极填充体50具体示例中间隔设置在所述栅极填充体40的第一高度段之间并填满所述源极沟槽51。所述栅顶填充53的作用是增加在所述栅极沟槽41开口两侧与所述导接结31的源极接触面积。所述填充延伸层54的作用是实现所述源极填充体50到所述接触区15的电性导通。示例具体操作为：在所述工作面12上以及所述源极沟槽51内淀积金属层，包括但不限于阻挡层和导电金属层两层，金属材料可以是但不限于Ti\TiN\Ta\TaN\TiW\W等;刻蚀所述工作面12上的表面金属层，只保留所述工作面12上的表面阻挡层金属。
参阅图24,在形成所述源极覆盖层60的步骤S6中,在所述工作面12上形成所述源极覆盖层60，所述源极覆盖层60可以覆盖所述处理区14,但不覆盖所述接触区15。在半导体功率器件的应用中,所述源极覆盖层60接触并电连接所述源极填充体50的顶部。示例具体操作为：淀积导电金属层在所述工作面12上;光刻定义所述工作面12上的栅极区与源极区。所述源极覆盖层60的材质具体可为铝(Al)。
参阅图25,在设置所述半导通孔结构70的步骤S7中,由所述背面13对应所述接触区15的区域形成半导通孔结构70的连接孔71,并在所述连接孔71内形成半导通孔结构70的第三绝缘层72。所述半导通孔结构70的作用是引出所述中间漏极层24的电路。示例具体操作为：背面13光刻在对应接触区15的器件其它区域以定义穿孔区;刻孔使连接孔71通过自对准加过刻蚀使孔底部停留在上部所述中间漏极层24的N+层;淀积所述第三绝缘层72的SiN层;刻蚀掉背面13上与连接孔71底部的SIN,以形成所述第三绝缘层72的图形。
参阅图26,在设置所述半导通孔结构70的步骤S7中,在所述连接孔71内形成导电填充体73,以组成所述半导通孔结构70;再参阅图26,在形成所述漏极汇流层80的步骤S8中,所述漏极汇流层80覆盖了所述背面13对应所述处理区14与所述接触区15的区域。示例具体操作为：背面刻蚀孔填充导电金属，金属材质包含但不限于Cu等金属,以形成所述导电填充体73;背面金属化,以形成所述漏极汇流层80。
因此,作为所述第二MOS管结构的所述源极填充体50能电连接到所述接触区15,作为所述第二MOS管结构的漏极能电连接至所述背面13对应所述处理区14的区域;而作为所述第一MOS管结构的漏极能电连接至所述背面13对应所述接触区15的区域。制得的具体结构中,从下层晶体管到上层晶体管的有源区面积可以不变也逐步缩小。所述栅极沟槽41内形成的栅极填充体40可以全部接入栅极,所述源极沟槽51内形成的源极填充体50可以全部接入源极，也可以按一定的规则接入源极。此外,每一层晶体管的有源区面积(有源层)、图案、位置可以任意定义。
本发明其他实施例还提出一种半导体装置，包括：如上所述任意技术方案可能组合的多源MOS管共用栅极的芯片结构。对于低压（<20V）MOSFET，channel电阻占总电阻的40%以上，通过3D结构实现了单位器件表面channel电阻降低50%，因此器件导通性能大幅提升。功率密度可以提升20%。由于改结构Qgd的大幅提升，使得器件开通时间变长，对于电池保护或电容负载应用可以降低开通瞬时电流冲击使器件可靠性提升。实现电流分布和沟道的热分布更加均匀提升器件的可靠性。
再配合参阅图26，本发明其他实施例还提供一种多源MOS管共用栅极的芯片结构，包括：漏极衬底10、形成在一次开槽内的栅极填充体40、形成在二次开槽内且位于所述栅极填充体40之间的源极填充体50、形成于所述漏极衬底10上的源极覆盖层60以及半导通孔结构70;所述源极覆盖层60接受所述栅极填充体40的第一高度段驱动导通到所述半导通孔结构70,以构成第一MOS管结构;所述源极填充体50接受所述栅极填充体40的第二高度段驱动导通到漏极衬底10的背面13,以构成第二MOS管结构。打破了现有技术中两次或多次开槽不能增加MOS管排布密度的本领域固有思维,解决了即使利用多次开槽增加MOS管排布密度,产品电性能稳定度严重受制于两次或多次开槽的图案位准与刻蚀深度的约束问题。
本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。

Claims (12)

1.一种多源MOS管共用栅极的芯片结构，其特征在于，包括：
漏极衬底，具有由外延结构提供的工作面与对应的背面，所述工作面包括处理区以及在所述处理区以外的接触区;所述外延结构内形成有在所述工作面下具有高低深度位差且相互隔离的第一有源层与第二有源层;所述外延结构内还形成有对应所述第一有源层的中间源极层以及对应所述第二有源层的中间漏极层;由所述工作面在所述处理区内形成有相互平行的栅极沟槽，所述栅极沟槽穿过所述第二有源层与所述第一有源层，所述栅极沟槽的内壁形成有第一绝缘层;
栅极填充体，形成于所述栅极沟槽内;由所述工作面在所述处理区内还形成有位于所述栅极沟槽之间的源极沟槽，所述源极沟槽的内壁形成有第二绝缘层，所述源极沟槽穿过所述第二有源层直到所述中间源极层;
源极填充体，形成于所述源极沟槽内，所述源极填充体在所述第二绝缘层的隔离下跳层导通至所述中间源极层;
源极覆盖层，形成于所述处理区内的所述工作面上;
半导通孔结构,由所述背面设置在所述接触区内,所述半导通孔结构由所述背面跳层导通到所述中间漏极层;
其中，所述源极覆盖层接受所述栅极填充体的第一高度段驱动通过所述第二有源层导通到所述半导通孔结构以及所述漏极衬底的背面,以构成第一MOS管结构;所述源极填充体接受所述栅极填充体的第二高度段驱动通过所述第一有源层导通到所述漏极衬底的背面,以构成第二MOS管结构。
2.根据权利要求1所述的多源MOS管共用栅极的芯片结构，其特征在于，所述第二MOS管结构的源极下沉设置在所述第一MOS管结构的栅极之间,所述第二MOS管结构的源极还电连接延伸到所述接触区,所述第二MOS管结构的栅极位于所述第一MOS管结构的栅极下方,所述第二MOS管结构的漏极位于所述背面对应所述处理区的区域;所述第一MOS管结构的漏极位于所述背面对应所述接触区的区域。
3.根据权利要求1所述的多源MOS管共用栅极的芯片结构，其特征在于，在所述中间源极层与所述中间漏极层之间设置有埋氧化层;具体的,在所述背面至所述第一有源层之间还形成有底漏极层与第一漏极过渡层,在所述中间漏极层与所述第二有源层之间还形成有第二漏极过渡层。
4.根据权利要求1所述的多源MOS管共用栅极的芯片结构，其特征在于，所述外延结构由所述工作面形成有位于所述栅极沟槽的两侧的导接结，所述导接结的底端延伸至所述第二有源层内紧贴所述栅极沟槽的侧壁,以缩小所述第一MOS管结构的沟道长度。
5.根据权利要求4所述的多源MOS管共用栅极的芯片结构，其特征在于，所述外延结构由所述工作面形成有位于所述源极沟槽的两侧的第一隔离结,以隔离所述源极覆盖层对所述第二有源层的上表面直接接触,以降低表面场效应影响并提供所述导接结与所述源极填充体之间的载流子分路节点。
6.根据权利要求5所述的多源MOS管共用栅极的芯片结构，其特征在于，所述第一隔离结为同平面的平行条层状结构,在所述第一隔离结的形成同时,所述外延结构由所述源极沟槽的底部形成有位于所述第一有源层中的第二隔离结,所述第二隔离结相对于所述第一隔离结为交错图形且下沉在不同平面的高度。
7.根据权利要求1-6中任一项所述的多源MOS管共用栅极的芯片结构，其特征在于，所述源极覆盖层导接所述栅极填充体的顶面,所述芯片结构还包括漏极汇流层,形成于所述漏极衬底的所述背面,延伸覆盖对应所述处理区与所述接触区的区域,以导接所述半导通孔结构。
8.根据权利要求7所述的多源MOS管共用栅极的芯片结构，其特征在于，所述第一MOS管结构与所述第二MOS管结构为电性并联;用于所述第二MOS管结构的源极沟槽为次挖槽,成形在所述栅极沟槽的挖槽形成之后,所述源极沟槽的槽深度在不等于所述栅极沟槽的槽深度下,所述第一MOS管结构与所述第二MOS管结构能同时工作;所述源极沟槽的槽深度能较短于所述栅极沟槽的槽深度。
9.一种多源MOS管共用栅极的芯片结构的制造方法，其特征在于，包括：
提供漏极衬底，具有由外延结构提供的工作面与对应的背面，所述工作面包括处理区以及在所述处理区以外的接触区;所述外延结构内形成有在所述工作面下具有高低深度位差且相互隔离的第一有源层与第二有源层;所述外延结构内还形成有对应所述第一有源层的中间源极层以及对应所述第二有源层的中间漏极层;
进行一次开槽工序，由所述工作面形成相互平行的栅极沟槽在所述处理区内，所述栅极沟槽穿过所述第二有源层与所述第一有源层，所述栅极沟槽的内壁形成有第一绝缘层;
形成栅极填充体于所述栅极沟槽内;
进行二次开槽工序，由所述工作面在所述处理区内形成位于所述栅极沟槽之间的源极沟槽，所述源极沟槽的内壁形成有第二绝缘层，所述源极沟槽穿过所述第二有源层直到所述中间源极层;
形成源极填充体于所述源极沟槽内，所述源极填充体在所述第二绝缘层的隔离下跳层导通至所述中间源极层;
在所述处理区内形成源极覆盖层在所述工作面上;
由所述背面在对应所述接触区的区域内设置半导通孔结构,所述半导通孔结构由所述背面跳层导通到所述中间漏极层;
其中，所述源极覆盖层接受所述栅极填充体的第一高度段驱动通过所述第二有源层导通到所述半导通孔结构以及所述漏极衬底的背面,以构成第一MOS管结构;所述源极填充体接受所述栅极填充体的第二高度段驱动通过所述第一有源层导通到所述漏极衬底的背面,以构成第二MOS管结构。
10.根据权利要求9所述的多源MOS管共用栅极的芯片结构的制造方法，其特征在于：
提供所述漏极衬底的步骤中,在所述中间源极层与所述中间漏极层之间设置有埋氧化层;具体的,在所述背面至所述第一有源层之间还形成有底漏极层与第一漏极过渡层,在所述中间漏极层与所述第二有源层之间还形成有第二漏极过渡层;
或/与,在形成所述源极填充体的步骤中,所述源极填充体间隔设置在所述栅极的第一高度段之间并填满所述源极沟槽;作为所述第二MOS管结构的所述源极填充体能电连接到所述接触区,作为所述第二MOS管结构的漏极能电连接至所述背面对应所述处理区的区域;而作为所述第一MOS管结构的漏极能电连接至所述背面对应所述接触区的区域;
或/与,在形成所述栅极填充体的步骤后,还包括：由所述工作面形成导接结位于所述栅极沟槽的两侧的所述外延结构中，所述导接结的底端延伸至所述第二有源层内紧贴所述栅极沟槽的侧壁,以缩小所述第一MOS管结构的沟道长度;
或/与,在形成所述源极沟槽的步骤后,还包括：由所述工作面形成位于所述源极沟槽的两侧的第一隔离结在所述外延结构内,以隔离所述源极覆盖层对所述第二有源层的上表面直接接触,以降低表面场效应影响并提供所述导接结与所述源极填充体之间的载流子分路节点;
或/与,在形成所述源极覆盖层的步骤中,所述源极覆盖层导接所述栅极填充体的顶面;在设置所述半导通孔结构的步骤后或该步骤中,还包括：形成漏极汇流层于所述漏极衬底的所述背面,所述漏极汇流层延伸覆盖对应所述处理区与所述接触区的区域,以导接所述半导通孔结构。
11.根据权利要求10所述的多源MOS管共用栅极的芯片结构的制造方法，其特征在于：所述第一隔离结为同平面的平行条层状结构,在所述第一隔离结的形成同时,所述外延结构由所述源极沟槽的底部还形成位于所述第一有源层中的第二隔离结。
12.一种半导体装置，其特征在于，包括：如权利要求1-8中任一项所述的一种多源MOS管共用栅极的芯片结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7439135B2 (en) * 2006-04-04 2008-10-21 International Business Machines Corporation Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
JP5258207B2 (ja) * 2007-05-29 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7786528B2 (en) * 2009-01-14 2010-08-31 Force Mos Technology Co., Ltd. Metal schemes of trench MOSFET for copper bonding
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
CN108389858A (zh) * 2018-02-05 2018-08-10 华润微电子（重庆）有限公司 集成esd保护二极管的屏蔽栅沟槽mosfet器件及其制造方法
CN112864018B (zh) * 2019-11-28 2022-07-19 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN113284944B (zh) * 2021-05-15 2022-03-18 深圳真茂佳半导体有限公司 嵌埋式栅极顶面接触的场效晶体管结构及其制造方法

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