JP5258207B2

JP5258207B2 - 半導体装置

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Description

本発明は、半導体装置に関し、特に、半導体基板の厚さ方向に電流が流れる半導体装置に関する。

半導体基板の厚さ方向に電流が流れる半導体装置として、例えば、トレンチ型のＭＯＳトランジスタが知られている。以下に、この種のＭＯＳトランジスタについて図９の断面図を参照して説明する。

Ｎ型の半導体基板１１０の表面に、Ｎ−型のエピタキシャル層１１１が形成されている。このエピタキシャル層１１１の表面には、ＭＯＳトランジスタのチャネルとなるＰ型拡散層１１２が形成されている。Ｐ型拡散層１１２には、その表面から裏面に向かって、所定の深さの複数の溝１１３が形成され、その溝１１３内にはゲート電極１１４が形成されている。ゲート電極１１４はＰ型拡散層１１２の表面側と溝１１３内でゲート絶縁膜１１５に覆われている。このゲート絶縁膜１１５を介して、ゲート電極１１４に隣接してＮ型拡散層からなるソース層１１６が形成されている。隣接する２つのソース層１１６間には、Ｐ型ボディー層１１７が形成されている。

Ｐ型拡散層１１２の表面には、ソース層１１６と接続されたソース電極１１８が形成されている。エピタキシャル層１１１が形成されていない側の半導体基板１１０の表面は、ドレイン電極１１９に覆われている。

上記構成のＭＯＳトランジスタにおいて、ゲート電極１１４に所定の電圧が印加されると、Ｐ型拡散層１１２内で、溝１１３に沿ってチャネルが形成される。このチャネルを通って、半導体基板１１０の厚み方向、即ちエピタキシャル層１１１、半導体基板１１０、そしてドレイン電極１１９に向かってドリフト電流が流れる。

なお、トレンチ型のＭＯＳトランジスタについては、例えば特許文献１に記載されている。
特開２００１−１１９０２３号公報

上記ＭＯＳトランジスタにおいて、溝１１３及びゲート電極１１４の密度、即ち単位面積当たりの溝１１３及びゲート電極１１４の数には限界があるため、オン抵抗の低減と大電流化が制限されるという問題が生じていた。

本発明の半導体装置は、半導体基板の表面に形成され、第１のソース、第１のゲートを有する第１のＭＯＳトランジスタと、半導体基板の裏面に形成され、第２のソース、第２のゲートを有する第２のＭＯＳトランジスタと、半導体基板に電気的に接続されたドレイン電極と、第１のＭＯＳトランジスタの第１のソースに電気的に接続された第１のソース電極と、第２のＭＯＳトランジスタの第２のソースに電気的に接続された第２のソース電極と、半導体基板に形成された第１の貫通孔を通して形成され、第１のソース電極と第２のソース電極とを電気的に接続する第１の配線と、を備え、半導体基板は第１及び第２のＭＯＳトランジスタの共通のドレインであることを特徴とする。

本発明によれば、半導体基板の表面と裏面を利用して、ＭＯＳトランジスタを形成しているため、単位チップサイズ当たりのＭＯＳトランジスタのオン抵抗を低減し、大電流化を実現することができる。

本発明によれば、半導体基板の厚み方向に電流が流れる半導体装置において、低いオン抵抗を実現して、大電流を流すことが可能になる。

本発明の第１の実施形態について図面を参照して説明する。図１は、本実施形態による半導体装置を示す概略平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。

最初に、本実施形態による半導体装置の概略の平面構成について説明する。この半導体装置では、半導体基板１０の表面に第１のＭＯＳトランジスタＴＲ１が形成され、半導体基板１０の裏面には、第１のＭＯＳトランジスタＴＲ１と対向して、第２のＭＯＳトランジスタＴＲ２が形成されている。第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２の形成領域は、それぞれ、第１のソース電極２８Ｓ及び第２のソース電極３８Ｓにより覆われている。第１のソース電極２８Ｓ及び第２のソース電極３８Ｓに隣接した領域には、ゲート端子２８Ｇ、及びドレイン電極２８Ｄが配置されている。なお、第１のソース電極２８Ｓ、第２のソース電極３８Ｓ、ゲート端子２８Ｇ、及びドレイン電極２８Ｄの配置関係は、図１に示したものに限定されるものではなく、必要に応じて適宜変更されてもよい。

以下に、この半導体装置の詳細な断面構成について説明する。例えばＮ＋型のシリコン基板からなる半導体基板１０の表面に、第１のＭＯＳトランジスタＴＲ１が形成されている。具体的には、半導体基板１０の表面に、Ｎ−型の第１のエピタキシャル層２１が形成され、第１のエピタキシャル層２１の表面には、第１のＭＯＳトランジスタＴＲ１のチャネルとなる第１のＰ型拡散層２２が形成されている。

第１のＰ型拡散層２２には、その表面から第１のエピタキシャル層２１に到達する第１の溝２３が形成され、その第１の溝２３内には例えばポリシリコンからなる第１のゲート電極２４が形成されている。第１の溝２３の個数は単数又は複数であるが、この例では説明の簡便のため、２つのみを示している。第１の溝２３の深さは例えば約２μｍであり、その開口径は例えば約０．４μｍである。第１のゲート電極２４は、第１のＰ型拡散層２２の表面側と第１の溝２３内で、第１のゲート絶縁膜２５に覆われている。なお、第１のゲート電極２４は、図１のゲート端子２８Ｇに接続されている。

第１のＰ型拡散層２２には、第１のゲート絶縁膜２５を介して第１のゲート電極２４に隣接するＮ型の第１のソース層２６が形成されている。隣接する２つの第１のソース層２６間には、第１のＰ型ボディー層２７が形成されている。

第１のＰ型拡散層２２の表面は、アルミニウム又はアルミニウム合金等の金属層からなり第１のソース層２６と接続された第１のソース電極２８Ｓに覆われている。第１のソース電極２８Ｓは、後述する第１の貫通孔４１の形成領域と重畳する位置まで延在している。また、第１のＰ型拡散層２２が形成されていない半導体基板１０の表面には、アルミニウム又はアルミニウム合金等の金属層からなるドレイン電極２８Ｄが形成され、そのドレイン電極２８Ｄは半導体基板１０と電気的に接続されている。

他方、半導体基板１０の裏面には、第１のＭＯＳトランジスタＴＲ１と同様の構成を有した第２のＭＯＳトランジスタＴＲ２が形成されている。即ち、第１のＭＯＳトランジスタＴＲ１と同様に、第２のエピタキシャル層３１、第２のＰ型拡散層３２、第２の溝３３、第２のゲート電極３４、第２のゲート絶縁膜３５、第２のソース層３６、第２のＰ型ボディー層３７、第２のソース電極３８Ｓが形成されている。

また、第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３１を貫通する第１の貫通孔４１が形成されている。第１の貫通孔４１は、第１のソース電極２８Ｓと重畳している。第１の貫通孔４１の開口径は、例えば約２５μｍである。第１の貫通孔４１の側壁、及び第２のエピタキシャル層３１上であって第１の貫通孔４１の開口部周辺には、シリコン酸化膜又はシリコン窒化膜等の絶縁膜４２が形成されている。

さらに、第１の貫通孔４１内から第２のソース電極３８Ｓ上に延びて、第１の配線４３が形成されている。第１の配線４３は、第１の貫通孔４１内では、絶縁膜４２によって、第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３２と絶縁されると共に、第１のソース電極２８Ｓと接続され、第１の貫通孔４１の外側では、第２のソース電極３８Ｓと接続されている。第１の配線４３は、例えば、アルミニウム、アルミニウム合金、又は銅からなる金属層である。

なお、第１のソース電極２８Ｓと、第２のソース電極３８Ｓとは、第１の貫通孔４１を介して、第１の配線４３により電気的に接続されていればよいのであって、第１の貫通孔４１は、第１のソース電極２８Ｓ、第２のソース電極３８Ｓと重畳してもよいし、重畳しなくてもよい。第１の貫通孔４１を第１のソース電極２８Ｓに重畳させない場合、第１の配線４３を、第１の貫通孔４１の外、即ち第１のエピタキシャル層２１の表面側に延ばして、第１のソース電極２８Ｓと接続する。第１の貫通孔４１の大きさは特に限定されず、その数は図のように単数に限定されず複数であってもよい。

また、第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３１を貫通する第２の貫通孔４４が形成されている。第２の貫通孔４４の開口径は、例えば約２５μｍ〜３０μｍである。第２の貫通孔４４内には、絶縁膜を介さずに、第２の配線４５が形成されている。第２の配線４５は、第２の貫通孔４４内で第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３１と接続されると共に、ドレイン電極２８Ｄと接続されている。これにより、ドレイン抵抗を低減することができる。第２の配線４５は、例えば、アルミニウム、アルミニウム合金、又は銅からなる金属層である。

なお、第２の貫通孔４４は、ドレイン電極２８Ｄと重畳していることが好ましいが、第２の貫通孔４４をドレイン電極２８に重畳させずに、第２の配線４５を、第２の貫通孔４４の外、即ち第１のエピタキシャル層２１の表面側に伸ばして、ドレイン電極２８Ｄに接続してもよい。第２の貫通孔４４の大きさは特に限定されず、その数は図のように単数に限定されず複数であってもよい。

上記構成において、半導体基板１０、及び第１のエピタキシャル層２１は、第１のＭＯＳトランジスタＴＲ１のドレイン領域となる。具体的には、第１のゲート電極２４に所定の電圧が印加されると、第１のＰ型拡散層２２内で、第１の溝２３に沿ってチャネルが形成される。このチャネルを通って、半導体基板１０の厚み方向、即ち第１のエピタキシャル層２１、半導体基板１０に向かってドリフト電流が流れ、その電流が、第２の配線４５を通って、ドレイン電流としてドレイン電極２８Ｄから出力される。同様に、半導体基板１０、及び第２のエピタキシャル層３１は、第２のＭＯＳトランジスタＴＲ２のドレイン領域となり、そこに流れるドリフト電流は、第２の配線４５を通って、ドレイン電流としてドレイン電極２８Ｄから出力される。

即ち、第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２は、ドレイン領域として半導体基板１０を共有している。これにより、短い経路を通ってドレイン電流を出力できるため、オン抵抗の増大を抑止することができる。また、半導体基板１０の両面にＭＯＳトランジスタが形成されているため、片面にＭＯＳトランジスタを形成した場合に比して、単位面積当たりのチャネル数を、２倍以上に増やすことも可能となり、大電流を導通させることが可能となる。これを言い換えれば、所望の電流を導通させる半導体装置を、より小さいサイズによって実現することができる。

以下に、本発明の第２の実施形態について図面を参照して説明する。図３は、本実施形態による半導体装置を示す概略平面図であり、図４は図３のＢ−Ｂ線に沿った断面図である。図３及び図４では、図１及び図２に示した第１の実施形態と同様の構成要素については同一の符号を付して説明を省略する。

この半導体装置では、第１のＭＯＳトランジスタＴＲ１は、第１の半導体基板１０Ａに形成され、第２のＭＯＳトランジスタＴＲ２は、第１の半導体基板１０Ａとは別に準備された第２の半導体基板１０Ｂに形成される。そして、第１の半導体基板１０Ａ及び第２の半導体基板１０Ｂは、第１のエピタキシャル層２１及び第２のエピタキシャル層３１が形成されていない面を対向させて、接着層１１を介して貼り合わされている。接着層１１は、銀ペースト等の導電性ペーストからなり、第１の半導体基板１０Ａと第２の半導体基板１０Ｂとを電気的に接続する。これにより、第１の半導体基板１０Ａと第２の半導体基板１０Ｂは、第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２の共通のドレイン領域となる。

第１のエピタキシャル層２１、第１の半導体基板１０Ａ、第２の半導体基板１０Ｂ、及び第２のエピタキシャル層３１には、第１の実施形態と同様の第１の貫通孔４１が形成されている。第１の貫通孔４１の側壁、及び第２のエピタキシャル層３１上であって第１の貫通孔４１の開口部周辺には、絶縁膜４２が形成されている。

さらに、第１の貫通孔４１内から第２のソース電極３８Ｓ上に延びて、第１の実施形態と同様の第１の配線４３が形成されている。即ち、第１の配線４３は、第１の貫通孔４１内では第１のソース電極２８Ｓと接続され、第１の貫通孔４１の外側では第２のソース電極３８Ｓと接続されている。

また、第１のエピタキシャル層２１、第１の半導体基板１０Ａ、第２の半導体基板１０Ｂ、及び第２のエピタキシャル層３１には、第１の実施形態と同様の第２の貫通孔４４が形成されている。第２の貫通孔４４内には、絶縁膜を介さずに、第１の実施形態と同様の第２の配線４５が形成されている。即ち、第２の配線４５は、第２の貫通孔４４内で第１のエピタキシャル層２１、第１の半導体基板１０Ａ、第２の半導体基板１０Ｂ、及び第２のエピタキシャル層３１と接続されると共に、ドレイン電極２８Ｄと接続されている。

本実施形態では、第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２を、それぞれ、別個の半導体基板に形成しているため、通常の製造工程を用いることができる。これにより、第１の実施形態と同等の効果に加えて、さらに製造コストの増大を抑えることが可能となる。

なお、第２の実施形態における第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２は、絶縁ゲートバイポーラトランジスタ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）として構成されてもよい。

この場合について、以下に、本発明の第３の実施形態として図面を参照して説明する。図５は、本実施形態による半導体装置を示す断面図である。その概略の平面構成は第２の実施形態と同様である。図５では、図３及び図４に示した第２の実施形態と同様の構成要素については同一の符号を付して説明を省略する。

この半導体装置では、第１の半導体基板１０Ａ上であって、第１のエピタキシャル層２１が形成されていない側に、Ｐ型の高濃度拡散層、即ち第１のＰ＋型拡散層１２Ａが形成されている。同様に、第２の半導体基板１０Ｂ上であって、第２のエピタキシャル層３１が形成されていない側に、第２のＰ＋型拡散層１２Ｂが形成されている。

この構成により、第１及び第２の実施形態における効果に加えて、第１のＭＯＳトランジスタＴＲ１及び第２のＭＯＳトランジスタＴＲ２は、絶縁ゲートバイポーラトランジスタとして、大電流駆動に対応可能なバイポーラトランジスタと、高速スイッチングに対応可能なＭＯＳトランジスタの各動特性の利点を併せもつことができる。

上述した第１乃至第３の実施形態において、第１の溝２３及び第２の溝３３が形成されたトレンチ型のＭＯＳトランジスタについて説明したが、本発明は、半導体基板の厚さ方向に電流が流れるトランジスタであれば、他のタイプのＭＯＳトランジスタに対しても適用することができる。

以下に、本発明の第４の実施形態について図面を参照して説明する。図６は、本実施形態による半導体装置を示す概略平面図であり、図７は図６のＣ−Ｃ線に沿った断面図である。図６及び図７では、図１及び図２に示した第１の実施形態と同様の構成要素については同一の符号を付して説明を省略する。

この半導体装置では、半導体基板１０の表面に、Ｎ−型の第３のエピタキシャル層２１が形成され、さらに、第３のＭＯＳトランジスタＴＲ３のチャネルとなる第３のＰ型拡散層６２が形成されている。第３のＰ型拡散層６２の表面に、Ｎ＋型の第３のソース層６３が形成されている。半導体基板１０の表面、第３のＰ型拡散層６２、及び第３のソース層６３の一部上には、第３のゲート絶縁膜６４が形成されている。第３のゲート絶縁膜６４上には、第３のＰ型拡散層６２及び第３のソース層６３と重畳して、第３のゲート電極６５が形成されている。第３のゲート電極６５は絶縁膜６６に覆われている。また、半導体基板１０の表面には、第３のソース層６３と接続して、第１の実施形態と同様の第１のソース電極２８Ｓが形成されている。

他方、半導体基板１０の裏面にも同様に、第４のエピタキシャル層３１、第４のＰ型拡散層７２、第４のソース層７３、第４のゲート絶縁膜７４、第４のゲート電極７５、絶縁膜７６、第２のソース電極３８Ｓが形成されている。即ち、第４のＭＯＳトランジスタＴＲ４が形成されている。

半導体基板１０には、第１の実施形態と同様に、第１の貫通孔４１、絶縁膜４２、第１の配線４３が形成されている。第１の配線４３は、半導体基板１０と絶縁されながら、第１のソース電極２８Ｓと第２のソース電極３８Ｓとを接続している。

また、半導体基板１０には、第１の実施形態と同様に、第２の貫通孔４４、第２の配線４５が形成されている。第２の配線４５は、半導体基板１０と接続されると共に、ドレイン電極２８Ｄと接続されている。

なお、図示しないが、第２の実施形態と同等の効果を得る構成として、第３のＭＯＳトランジスタＴＲ３及び第４のＭＯＳトランジスタＴＲ４は、別個に準備された２枚の半導体基板に、それぞれ形成されてもよい。この場合、各半導体基板は、第３のＰ型拡散層６２及び第４のＰ型拡散層７２が形成されていない側の面を対向させて、銀ペースト等の導電性ペーストからなる接着層を介して貼り合わされる。

この構成に加えて、さらに第３の実施形態と同等の効果を得る構成として、第３のＭＯＳトランジスタＴＲ３及び第４のＭＯＳトランジスタＴＲ４は、絶縁ゲートバイポーラトランジスタとして構成されてもよい。即ち、各半導体基板において、第３のＰ型拡散層６２及び第４のＰ型拡散層７２が形成されていない側の面に、Ｐ型の高濃度拡散層、即ちＰ＋型拡散層が形成されてもよい。

さらにいえば、本発明は、半導体基板の厚さ方向に電流が流れるトランジスタであれば、上記以外のトランジスタ、例えばバイポーラトランジスタに対しても適用することができる。以下に、本発明の第５の実施形態について図面を参照して説明する。図８は、本実施形態による半導体装置を示す断面図である。図８では、図１及び図２に示した第１の実施形態と同様の構成要素については同一の符号を付して説明を省略する。

この半導体装置では、半導体基板１０の表面に、第１のエピタキシャル層２１が形成され、さらに、第１のバイポーラトランジスタＴＲ５のベースとなる第１のＰ型拡散層２２Ｂが形成されている。第１のＰ型拡散層２２Ｂの表面には、Ｎ＋型の第１のエミッタ層２６Ｅが形成されている。半導体基板１０の表面には、第１のエミッタ層２６Ｅと接続された第１のエミッタ電極２８Ｅが形成されている。第１のＰ型拡散層２２Ｂと第１のエミッタ電極２８Ｅは、絶縁膜４２により互いに絶縁されている。また、第１のＰ型拡散層２２Ｂの一部は、ベース電位に接続されたベース電極２８Ｂと接続されている。

他方、半導体基板１０の裏面にも同様に、第２のエピタキシャル層３１、第２のＰ型拡散層３２Ｂ、第２のエミッタ層３６Ｅ、第２のエミッタ電極３８Ｅ、ベース電極２８Ｂ、絶縁膜４２が形成されている。即ち、第２のバイポーラトランジスタＴＲ６が形成されている。

第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３１には、第１の実施形態と同様に、第１の貫通孔４１、絶縁膜４２、第１の配線４３が形成されている。第１の配線４３は、半導体基板１０と絶縁されながら、第１のエミッタ電極２８Ｅと第２のエミッタ電極３８Ｅとを接続している。

また、第１のエピタキシャル層２１、半導体基板１０、及び第２のエピタキシャル層３１には、第１の実施形態と同様に、第２の貫通孔４４、第２の配線４５が形成されている。第２の配線４５は、半導体基板１０と接続されると共に、コレクタ電極２８Ｃと接続されている。

なお、図示しないが、上記第１乃至第３の実施形態において、第１のゲート電極２４及び第２のゲート電極３４は、もう１つの貫通孔を通して、配線により互いに接続されてもよい。第４の実施形態における第３のゲート電極６５と第４のゲート電極７５、第５の実施形態における２つのベース電極２８Ｂについても同様である。

本発明の第１の実施形態による半導体装置を示す概略平面図である。本発明の第１の実施形態による半導体装置を示す断面図である。本発明の第２及び第３の実施形態による半導体装置を示す概略平面図である。本発明の第２の実施形態による半導体装置を示す断面図である。本発明の第３の実施形態による半導体装置を示す断面図である。本発明の第４の実施形態による半導体装置を示す概略平面図である。本発明の第４の実施形態による半導体装置を示す断面図である。本発明の第５の実施形態による半導体装置を示す断面図である。従来例による半導体装置を示す断面図である。

符号の説明

１０，１１０半導体基板１０Ａ第１の半導体基板
１０Ｂ第２の半導体基板１１接着層
１２Ａ第１のＰ＋型拡散層１２Ｂ第２のＰ＋型拡散層
２１第１のエピタキシャル層２２，２２Ｂ第１のＰ型拡散層
２３第１の溝２４第１のゲート電極
２５第１のゲート絶縁膜２６第１のソース層
２６Ｅ第１のエミッタ層２７第１のＰ型ボディー層
２８Ｓ第１のソース電極２８Ｃコレクタ電極
２８Ｅ第１のエミッタ電極２８Ｄドレイン電極
２８Ｇゲート端子２８Ｂベース電極
３１第２のエピタキシャル層３２，３２Ｂ第２のＰ型拡散層
３３第２の溝３４第２のゲート電極
３５第２のゲート絶縁膜３６第２のソース層
３６Ｅ第２のエミッタ層３７第２のＰ型ボディー層
３８Ｓ第２のソース電極３８Ｅ第２のエミッタ電極
４１第１の貫通孔４２，６６，７６絶縁膜
４３第１の配線４４第２の貫通孔
４５第２の配線６２第３のＰ型拡散層
６３第３のソース層６４第３のゲート絶縁膜
６５第３のゲート電極６６，７６絶縁膜
７２第４のＰ型拡散層７３第４のソース層
７４第４のゲート絶縁膜７５第４のゲート電極
１１１エピタキシャル層１１２Ｐ型拡散層
１１３溝１１４ゲート電極
１１５ゲート絶縁膜１１６ソース層
１１７Ｐ型ボディー層１１８ソース電極
１１９ドレイン電極
ＴＲ１第１のＭＯＳトランジスタＴＲ２第２のＭＯＳトランジスタ
ＴＲ３第３のＭＯＳトランジスタＴＲ４第４のＭＯＳトランジスタ
ＴＲ５第１のバイポーラトランジスタ
ＴＲ６第２のバイポーラトランジスタ

Claims

半導体基板と、
前記半導体基板の表面に形成され、第１のソース、第１のゲートを有する第１のＭＯＳトランジスタと、
前記半導体基板の裏面に形成され、第２のソース、第２のゲートを有する第２のＭＯＳトランジスタと、
前記半導体基板に電気的に接続されたドレイン電極と、
前記第１のＭＯＳトランジスタの第１のソースに電気的に接続された第１のソース電極と、
前記第２のＭＯＳトランジスタの第２のソースに電気的に接続された第２のソース電極と、
前記半導体基板に形成された第１の貫通孔を通して形成され、前記第１のソース電極と前記第２のソース電極とを電気的に接続する第１の配線と、を備え、
前記半導体基板は前記第１及び第２のＭＯＳトランジスタの共通のドレインであることを特徴とする半導体装置。
前記半導体基板を貫通して形成された第２の貫通孔を通して形成された第２の配線を有し、この第２の配線は前記ドレイン電極に接続されていることを特徴とする請求項１に記載の半導体装置。
前記第１の配線は前記半導体基板から電気的に絶縁されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記半導体基板は、接着層によって貼り合わされた第１の半導体基板及び第２の半導体基板の積層体であり、
前記第１の半導体基板は、前記半導体基板の表面側に配置され、前記第２の半導体基板は、前記半導体基板の裏面側に配置されていることを特徴とする請求項１に記載の半導体装置。
前記接着層は導電性を有する接着層であることを特徴とする請求項４に記載の半導体装置。
前記半導体基板に形成された第３の貫通孔を通して形成され、前記第１のゲートと前記第２のゲートとを電気的に接続する第３の配線を備えることを特徴とする請求項１乃至５に記載の半導体装置。
半導体基板と、
前記半導体基板の表面に形成され、第１のエミッタ、第１のベースを有する第１のバイポーラトランジスタと、
前記半導体基板の裏面に形成され、第２のエミッタ、第２のベースを有する第２のバイポーラトランジスタと、
前記半導体基板に電気的に接続されたコレクタ電極と、
前記第１のバイポーラトランジスタの第１のエミッタに電気的に接続された第１のエミッタ電極と、
前記第２のバイポーラトランジスタの第２のエミッタに電気的に接続された第２のエミッタ電極と、
前記半導体基板に形成された第１の貫通孔を通して形成され、前記第１のエミッタ電極と前記第２のエミッタ電極とを電気的に接続する第１の配線と、を備え、
前記半導体基板は前記第１及び第２のバイポーラトランジスタの共通のコレクタであることを特徴とする半導体装置。