JP5511019B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、同一の半導体基体にパワートランジスタ及びショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）素子を有する半導体装置に適用して有効な技術に関するものである。

電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるパワートランジスタが知られている。パワーＭＩＳＦＥＴは、微細パターンのＭＩＳＦＥＴからなる複数のトランジスタセルを並列に接続して大電力を得る構造になっている。このパワーＭＩＳＦＥＴにおいては縦型や横型と呼ばれるものが知られており、更に縦型においてはトレンチゲート構造と呼ばれるものも知られている。

ここで、ＭＩＳＦＥＴとは、チャネル形成領域（半導体）とゲート電極との間にゲート絶縁膜（絶縁膜）が介在された絶縁ゲート型電界効果トランジスタのことであり、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の表面方向に流れるものを横型と呼んでいる。また、ソース領域とドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるものをｎ型（又はｎチャネル導電型）、正孔のチャネルができるものをｐ型（又はｐチャネル導電型）と呼んでいる。また、トレンチゲート構造とは、半導体基体の一主面に設けられた溝の内部にゲート絶縁膜を介在してゲート電極が設けられたゲート構造のことである。トレンチゲート構造のパワーＭＩＳＦＥＴについては、例えば特開平７−２４９７７０号公報に記載されている。

図１９は、パワーＭＩＳＦＥＴを用いた一般的な同期整流方式のＤＣ／ＤＣコンバータの回路図であり、図２０は、図１９に示すメインスイッチ用パワーＭＩＳＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイミングチャートである。図１９において、Ｑ１はメインスイッチ用パワーＭＩＳＦＥＴ、Ｑ２は同期整流用パワーＭＩＳＦＥＴ、ＢＤ１及びＢＤ２はボディダイオード素子、ＳＢＤはショットキーバリアダイオード素子である。ボディダイオード素子ＢＤ１及びＢＤ２は夫々のパワーＭＩＳＦＥＴに内蔵され、パワーＭＩＳＦＥＴに対して並列に接続されている。ショットキーバリアダイオード素子ＳＢＤは同期整流用パワーＭＩＳＦＥＴ−Ｑ２に対して並列に接続されている。

図１９に示す同期整流方式のＤＣ／ＤＣコンバータでは、Ｑ１，Ｑ２の同時オンによる貫通電流を防ぐため、図２０に示すように「Ｄｅａｄ ｔｉｍｅ」と呼ばれる期間が設定されており、そのとき電流は図１９に示すＢのように流れる。このときボディダイオードＢＤ２の順方向電圧（ＶＦ）より小さいショットキーバリアダイオード素子ＳＢＤを同期整流用パワーＭＩＳＦＥＴＱ２に対して並列に接続することで、回路の損失を減らすことができる。

このような回路においてはショットキーバリアダイオード素子の使用が不可欠である。そこで、パワーＭＩＳＦＥＴが搭載された半導体チップと、ショットキーバリアダイオード素子が搭載された半導体チップとを一つの封止体で封止した半導体装置が例えば特開平１０−１５０１４０号公報に開示されている。また、一つの半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを搭載した半導体装置が例えば特開平１１−１５４７４８号公報に開示されている。

特開平１０−１５０１４０号公報 特開平１１−１５４７４８号公報

パワーＭＩＳＦＥＴが搭載された半導体チップと、ショットキーバリアダイオード素子が搭載された半導体チップとを一つの封止体で封止した半導体装置では、パワーＭＩＳＦＥＴとショットキーバリアダイオード素子との電気的な接続をボンディングワイヤで行っているため、寄生インダクタンスが増加し、ＤＣ／ＤＣコンバータ等の回路効率が悪化する。
一方、一つの半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを搭載した半導体装置では、パワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを電気的に接続するボンディングワイヤを省略することができるため、寄生インダクタンスを低減できる。この結果、パワーＭＩＳＦＥＴのボディダイオード素子に流れる電流の時間を制御することができ、ＰＷＭ制御されているＤＣ／ＤＣコンバータ動作時の「Ｄｅａｄ ｔｉｍｅ」期間の損失を大幅に低減することができる。

しかしながら、本発明者は、同一の半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを有する半導体装置について検討した結果、以下の問題点を見出した。

従来の半導体装置は、半導体基板の一主面に溝によって規定された複数のセルを有し、複数のセルのうちトレンチゲート構造のＭＩＳＦＥＴが形成されるトランジスタセルとショットキーバリアダイオード素子が形成されるショットキーセルとを交互に配置した構成になっている。また、ショットキーセルのセル幅は、トランジスタセルのセル幅と同一の大きさになっている。トランジスタセルとショットキーセルとを交互に配置した場合、トランジスタセルとショットキーセルとの間に位置する溝がショットキーセルの個数に相当する分必要となるため、半導体基体の平面サイズ、即ちチップサイズが大きくなってしまう。

同一の半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーＭＩＳＦＥＴの特性、ショットキーバリアダイオード素子のＶＦ特性からその特性を満たすのに必要となるパワーＭＩＳＦＥＴの面積とショットキーバリアダイオード素子の面積が決定されるため、パワーＭＩＳＦＥＴの面積とショットキーバリアダイオード素子の面積との割合を顧客ニーズに合わせて自由に変化させること、即ち設計の自由度を確保する必要がある。

パワーＭＩＳＦＥＴがオフ状態の時、トランジスタセルとショットキーセルとの間の溝の底面部分において、トランジスタセル側では、ドレイン領域とチャネル形成領域とのｐｎ接合による空乏層が広がるため、ゲート絶縁膜に直接電圧が加わらない。一方、ショットキーセルに隣接した溝部では、ｐｎ接合による空乏層が形成されないため、ゲート絶縁膜に直接電圧が加わってしまう。このため、パワーＭＩＳＦＥＴのゲート耐圧が低くなる。

ショットキーバリアダイオード素子は、半導体に金属電極を接合することによって形成されるが、この金属接合部の端部において電界が集中するため、ショットキーバリアダイオード素子の耐圧が低くなる。

本発明の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることが可能な技術を提供することにある。

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することが可能な技術を提供することにある。

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることが可能な技術を提供することにある。

本発明の他の目的は、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタのソース／ドレイン間の耐圧を高めることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記第３半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第２半導体領域と電気的に接続され、
前記第１領域内の隣接する第１導電体の中心間距離は、前記第２領域内の隣接する第２導電体の中心間距離よりも小さいことを特徴とする半導体装置である。
（２）前記手段（１）に記載の半導体装置において、
前記第１および第２導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第３半導体領域は、前記第１領域の第１半導体領域下にも形成され、
前記第１領域内においては、前記第１導電体、第２半導体領域、第３半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置である。
（３）前記手段（２）に記載の半導体装置において、
前記第２領域の隣接する第２導電体の中心間距離は、前記半導体基板に垂直な面内における前記溝の深さよりも大きいことを特徴とする半導体装置である。
（４）前記手段（２）に記載の半導体装置において、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第２導電体を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置である。
（５）前記手段（４）に記載の半導体装置において、
前記第４半導体領域はガードリングであることを特徴とする半導体装置である。
（６）前記手段（４）に記載の半導体装置において、
前記第２領域内の隣接する第２導電体の中心間距離は、前記第１領域内の隣接する第１導電体の中心間距離の２倍より小さくないことを特徴とする半導体装置である。
（７）前記手段（１）に記載の半導体装置において、
前記第２領域の金属と第３半導体領域はショットキー接合を形成することを特徴とする半導体装置である。
（８）前記手段（１）に記載の半導体装置において、
前記第１領域と第２領域は互いに隣接し、それぞれ複数形成されていることを特徴とする半導体装置である。
（９）前記手段（１）に記載の半導体装置において、
前記第１領域と第２領域は隣接し、前記第１領域は複数、前記第２領域は単数が形成されていることを特徴とする半導体装置である。
（１０）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記第３半導体領域は、前記金属と接触する金属接触領域を有し、
前記金属は前記第２半導体領域と電気的に接続され、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記金属接触領域の端部、および第２導電体を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置である。
（１１）前記手段（１０）に記載の半導体装置において、
前記第３半導体領域は、前記第１領域の第１半導体領域下にも形成され、
前記第１および第２導電体と前記半導体基板との間には、それぞれ第１および第２絶縁膜が形成され、
前記第１領域においては、前記第１導電体、第２半導体領域、第３半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置である。
（１２）前記手段（１１）に記載の半導体装置において、
前記第１および第２導電体は、前記半導体基板内に形成された溝内に、前記第１および第２絶縁膜を介在して形成されることを特徴とする半導体装置である。
（１３）前記手段（１１）に記載の半導体装置において、
前記第２領域の金属と第３半導体領域はショットキー接合を形成することを特徴とする半導体装置である。
（１４）前記手段（１１）に記載の半導体装置において、
前記半導体基板に垂直な面内における前記第４半導体領域の深さは、前記第１半導体領域の深さよりも深いことを特徴とする半導体装置である。
（１５）前記手段（１１）に記載の半導体装置において、
前記第２領域の半導体基板主面上にあって、前記金属接触領域の端面を含む領域に、前記第１および第２絶縁膜よりも厚い第３絶縁膜が形成されていることを特徴とする半導体装置である。
（１６）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第３半導体領域の下には第３半導体領域と同導電型で、かつ第３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記第３半導体領域は、前記金属と接触しショットキー接合を形成していることを特徴とする半導体装置である。
（１７）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記第３半導体領域は、前記金属と接触しショットキー接合が形成され、
前記第１領域と第２領域は隣接し、前記半導体基板に平行な面内において、第２領域は第１領域を囲うように形成されることを特徴とする半導体装置である。
（１８）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第１および第２領域の半導体基板上には、それぞれ第１および第２金属が形成され、
前記第１金属は前記第２半導体領域と電気的に接続され、
前記第２金属は前記第３半導体領域と接触しショットキー接合が形成され、
前記第１金属と第２金属は電気的に接続され、
前記第１金属の仕事関数よりも前記第２金属の仕事関数の方が大きいことを特徴とする半導体装置である。
（１９）本発明の半導体装置は、半導体基板の主面に第１および第２領域を有し、
前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、
前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、
前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、
前記第１領域の第１半導体領域下には、前記第３半導体領域と同導電型でかつ前記第３半導体領域より高濃度の第４半導体領域が形成され、
前記第２領域の半導体基板上には金属が形成され、
前記金属は前記第２半導体領域と電気的に接続され、
前記金属は前記第３半導体領域と接触しショットキー接合が形成されていることを特徴とする半導体装置である。
（２０）前記手段（１９）に記載の半導体装置において、
前記第１および第２導電体は前記半導体基板内に形成された溝内に、絶縁膜を介在して形成され、
前記第１領域内においては、前記第１導電体、第２半導体領域、第４半導体領域をそれぞれゲート、ソース、ドレインとするＭＩＳＦＥＴが形成されていることを特徴とする半導体装置である。
（２１）前記手段（１９）に記載の半導体装置において、
前記第２領域の第３半導体領域内にあって、前記第３半導体領域と逆の導電型を持ち、前記ショットキー接合部の端部を囲うように形成された第４半導体領域を含むことを特徴とする半導体装置である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置の小型化を図ることができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、設計の自由度を確保することができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、ショットキーバリアダイオード素子の耐圧を高めることができる。
本発明によれば、同一の半導体基板にパワートランジスタ及びショットキーバリアダイオード素子を有する半導体装置において、パワートランジスタの耐圧（ソース／ドレイン間の耐圧）を高めることができる。

本発明の実施形態１である半導体装置の等価回路図である。 図１の半導体装置の概略構成を示すチップレイアウト図である。 図２の一部を拡大した模式的平面図である。 図３のＡ−Ａ線に沿う模式的断面図である。 本発明の実施形態２である半導体装置の概略構成を示すチップレイアウト図である。 図５の一部分である領域Ｃを拡大した模式的平面図である。 図５の一部分である領域Ｄを拡大した模式的平面図である。 図５のＢ−Ｂ線に沿う模式的断面図であって、中間部分を省略した模式的断面図である。 図５のＣ−Ｃ線に沿う模式的断面図であって、中間部分を省略した模式的断面図である。 図８の一部を拡大した模式的断面図である。 図９の一部を拡大した模式的断面図である。 本発明の実施形態３である半導体装置の概略構成を示すチップレイアウト図である。 本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態９である半導体装置の概略構成を示す模式的断面図である。 従来の一般的な同期整流方式のＤＣ／ＤＣコンバータの回路図である。 図１９に示すメインスイッチ用パワーＭＩＳＦＥＴ及び同期整流用パワーＭＩＳＦＥＴのタイミングチャートである。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態では、同一の半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。
図１は、本発明の実施形態１である半導体装置の等価回路図であり、
図２は、図１の半導体装置の概略構成を示すチップレイアウト図であり、
図３は、図２の一部を拡大した模式的平面図であり、
図４は、図３のＡ−Ａ線に沿う模式的断面図である。

図１に示すように、本実施形態の半導体装置は、パワーＭＩＳＦＥＴ−Ｑ、ボディダイオード素子ＢＤ及びショットキーバリアダイオード素子ＳＢＤを有する構成となっている。これらの素子（Ｑ，ＢＤ，ＳＢＤ）は同一の半導体基板に搭載され、ボディダイオード素子ＢＤ及びショットキーバリアダイオード素子ＳＢＤはパワーＭＩＳＦＥＴ−Ｑに対して並列に接続されている。ボディダイオード素子ＢＤ及びショットキーバリアダイオード素子ＳＢＤにおいて、夫々のカソード領域はパワーＭＩＳＦＥＴ−Ｑのドレイン領域に接続され、夫々のアノード領域はパワーＭＩＳＦＥＴ−Ｑのソース領域に接続されている。パワーＭＩＳＦＥＴ−Ｑは、微細パターンのＭＩＳＦＥＴからなる複数のトランジスタセルを並列に接続して大電力を得る構造になっている。

本実施形態の半導体装置は、図２乃至図４に示すように、半導体基板１を主体に構成されている。半導体基板１としては、例えば、単結晶シリコンからなるｎ^＋型半導体層１ａの一主面上に単結晶シリコンからなるｎ⁻型半導体層１ｂが設けられた半導体基板（半導体基体）を用いている。半導体基板１の一主面と対向する他の主面（裏面）には電極１６が設けられている。この電極１６はドレイン電極として使用され、例えば金（Ａｕ）を主体とする導電性材料で形成されている。

半導体基板１の一主面の周辺部１Ｎで囲まれた中央部１Ｍには、溝５によって規定された複数のセルからなるセルアレイ部が設けられている。複数のセルの中から選択されたセルは、ショットキーバリアダイオード素子が形成されるショットキーセル２０Ａであり、複数のセルの中のショットキーセル２０Ａを除く他のセルは、溝５の中にゲート絶縁膜６を介在して形成された導電体をゲート電極とするＭＩＳＦＥＴが形成されるトランジスタセル２０Ｂである。本実施形態において、ショットキーセル２０Ａ及びトランジスタセル２０Ｂを含む複数のセルは第２の方向（Ｙ方向）に沿って延在するストライプ型で構成されている。また、本実施形態において、複数のセルは、第２の方向と直行する第１の方向（Ｙ方向）に沿って、一つのショットキーセル２０Ａと二つのトランジスタセル２０Ｂとを交互に配置した構成となっている。

各トランジスタセル２０ＢのＭＩＳＦＥＴは、図４に示すように、主に、チャネル形成領域、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域はｎ⁻型半導体層１ｂの主面に設けられたｐ⁻型半導体領域（ウエル領域）４で形成されている。ゲート絶縁膜６は、溝５の内壁に沿って形成され、例えば酸化シリコン膜で形成されている。ゲート電極７は、溝５の中にゲート絶縁膜６を介在して形成され、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ソース領域はｐ⁻型半導体領域４の表層部にこのｐ⁻型半導体領域４と接して設けられたｎ^＋型半導体領域８で形成されている。ドレイン領域はｎ⁻型半導体層１ｂ及びｎ^＋型半導体層１ａで形成されている。このＭＩＳＦＥＴは、半導体基板１の主面から深さ方向に向かって、ｎ^＋型半導体領域８からなるソース領域、ｐ⁻型半導体領域４からなるチャネル形成領域、ｎ⁻型半導体層１ｂ及びｎ^＋型半導体層１ａからなるドレイン領域が順次配置された構成になっている。即ち、ＭＩＳＦＥＴは、半導体基板１の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるｎチャネル導電型で構成されている。

ｐ⁻型半導体領域４の主面にはｐ^＋型半導体領域１２が設けられている。このｐ^＋型半導体領域１２は、半導体基板１の一主面から深さ方向に伸びる厚さがｎ^＋型半導体領域８よりも厚く形成され、ｐ⁻型半導体領域４と接触している。

半導体基板１の主面上には、ゲート電極７上を覆うようにして例えば酸化シリコン膜からなる層間絶縁膜９が形成されている。層間絶縁膜９の上層には例えばアルミニウム（Ａｌ）若しくはアルミニウム合金からなる電極１４及び電極１５（図２参照）が形成されている。電極１４は、層間絶縁膜９に形成された接続孔１０を通してトランジスタセル２０Ｂのｎ^＋型半導体領域８及びｐ^＋型半導体領域１２と電気的に接続され、更に層間絶縁膜９に形成された接続孔１０を通してショットキーセル２０Ａの内部におけるｎ⁻型半導体層１ｂと電気的に接続されている。電極１５は、層間絶縁膜に形成された接続孔を通して、ゲート電極７と一体に形成されたゲート引き出し用配線と電気的に接続されている。

各ショットキーセル２０Ａのショットキーバリアダイオード素子は、ｎ⁻型半導体層１ｂと電極１４とのショットキー接合によって形成され、ｎ⁻型半導体層１ｂをカソード領域、電極１４をアノード領域とする構成になっている。即ち、電極１４は、ソース電極及びアノード電極として使用されている。

各ショットキーセル２０Ａのセル幅（互いに向かい合う二つの溝５の一方の中心から他方の中心までの距離）ｙは、トランジスタセル２０Ｂのセル幅（互いに向かい合う二つの溝５の一方の中心から他方の中心までの距離）ｘよりも大きく設定されている。また、各ショットキーセル２０Ａの平面面積は、トランジスタセル２０Ｂの平面面積よりも大きく設定されている。

ここで、一つの半導体基板に対してショットキーバリアダイオード素子ＳＢＤとパワーＭＩＳＦＥＴ−Ｑとが占有する割合を一定にした場合、トランジスタセル２０Ｂのセル幅ｘよりもショットキーセル２０Ａのセル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａのセル幅）、ショットキーセル２０Ａの個数を減らすことによって溝５の個数を減らすことができるため、半導体基板１の平面サイズを小さくすることができる。一方、ショットキーセル２０Ａのセル幅ｙよりもトランジスタセル２０Ｂのセル幅ｘを大きくして（２０Ｂのセル幅ｘ＞２０Ａのセル幅ｙ）、トランジスタセル２０Ｂの個数を減らす場合においても半導体基板１の平面サイズを小さくすることができる。しかしながら、パワーＭＩＳＦＥＴ−Ｑにおいては低オン抵抗化が要求されており、低オン抵抗化を図るためにはトランジスタセル２０Ｂのセルサイズを小さくして単位面積当たりのチャネル幅を大きくする必要がある。従って、半導体基板１の平面サイズを小さくして半導体装置の小型化を図るためには、トランジスタセル２０Ｂのセル幅ｘよりもショットキーセル２０Ａのセル幅ｙを大きくしてショットキーセル２０Ａの個数を減らす方が望ましい。

同一の半導体基板にトレンチゲート構造のパワーＭＩＳＦＥＴとショットキーバリアダイオード素子とを有する半導体装置においては、顧客ユーザが要求するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバリアダイオード素子ＳＢＤのＶＦ（順方向電圧）特性からその特性を満たすのに必要となるパワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積が決定されるため、パワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積との割合を顧客ニーズに合わせて自由に変化させることが必要である。パワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積との割合を変化させる方法としては以下に示す二つの方法が考えられる。

第１の方法は、ショットキーセル２０Ａとトランジスタセル２０Ｂとが交互に並んだパターンでショットキーセル２０Ａのセル幅ｙとトランジスタセル２０Ｂのセル幅ｘとを異なる寸法に設定し、ショットキーセル２０Ａとトランジスタセル２０Ｂとのセルサイズを変化させてパワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積との割合を変える。この方法においては、ショットキーセル２０Ａのセルサイズとトランジスタセル２０Ｂのセルサイズとが等しい場合、パワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積との割合が等しくなる。

第２の方法は、ショットキーセル２０Ａとトランジスタセル２０Ｂとのセル数の比を変化させてパワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積との割合を変える。

チップのレイアウトでは、顧客ユーザが要求するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバリアダイオード素子ＳＢＤのＶＦ特性からその特性を満たすのに必要となるパワーＭＩＳＦＥＴ−Ｑの面積とショットキーバリアダイオード素子ＳＢＤの面積とを決定する。この時、顧客ユーザが要求するパワーＭＩＳＦＥＴ−Ｑの特性、ショットキーバリアダイオード素子ＳＢＤのＶＦ特性は、設計する回路によって違うため、設計の自由度が必要になる。

そこで、前記第１の方法、若しくは前記第２の方法を行うが、先に述べた面積効率の理由により、ショットキーセル２０Ａはセル幅ｙを大きくして出来るだけまとめて配置する方が望ましい。また、ショットキーバリアダイオード素子ＳＢＤが必要となる同期整流用ＭＩＳＦＥＴ−Ｑ２（図１９参照）では、低オン抵抗化が必要とされるため、トランジスタセル２０Ｂは出来る限り小さくする。セルサイズを小さくすると単位面積当たりのチャネル幅（電流経路）が増えるため、オン抵抗を低くすることができる。従って、ショットキーセル２０Ａのセル幅ｙをトランジスタセル２０Ｂのセル幅ｘよりも大きくして、ショットキーセル２０Ａのセルサイズをトランジスタセル２０Ｂのセルサイズよりも大きくすることにより、同一の半導体基板１にパワートランジスタ−Ｑ及びショットキーバリアダイオード素子ＳＢＤを混載する半導体装置において、設計の自由度を確保することができる（設計の自由度を高めることができる）。

（実施形態２）
図５は、本発明の実施形態２である半導体装置の概略構成を示すチップレイアウト図であり、
図６は、図５に示す領域Ｃの部分を拡大した模式的平面図であり、
図７は、図５に示す領域Ｄの部分を拡大した模式的断面図であり、
図８は、図５のＢ−Ｂ線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、
図９は、図５のＣ−Ｃ線に沿う模式的断面図であって、中間部分を省略した模式的断面図であり、
図１０は、図８の一部を拡大した模式的断面図であり、
図１１は、図９の一部を拡大した模式的断面図である。

本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。

前述の実施形態１では複数のショットキーセル２０Ａを並列に接続して等価的に一つのショットキーバリアダイオード素子ＳＢＤを構成しているが、本実施形態では、図５に示すように、一つのショットキーセル２０Ａで一つのショットキーバリアダイオード素子ＳＢＤを構成している。また、本実施形態では、図６及び図８に示すように、ショットキーセル２０Ａにｐ⁻型半導体領域２からなるガードリングが設けられている。また、本実施形態では、図７及び図９に示すように、半導体基板１の一主面の周辺部１Ｎに、ｐ⁻型半導体領域（ウエル領域）２からなるガードリングが設けられている。

図５乃至図７に示すように、半導体基板１の一主面のセルアレイ部には、複数のトランジスタセル２０Ｂと一つのショットキーセル２０Ａが配置されている。複数のトランジスタセル２０Ｂは二つのトランジスタセル群に分割され、各トランジスタセル群のトランジスタセル２０Ｂは第１の方向（Ｘ方向）に沿って敷き詰めた状態で配置されている。

ショットキーセル２０Ａは二つのトランジスタセル群の間に配置され、この二つのトランジスタセル群によって挟まれている。ショットキーセル２０Ａのセル幅ｙはトランジスタセル２０Ｂのセル幅ｘよりも大幅に広く設定されている。このように、トランジスタセル２０Ｂのセル幅ｘよりもショットキーセル２０Ａのセル幅ｙを大きくして（２０Ｂのセル幅ｘ＜２０Ａのセル幅ｙ）、一つのショットキーバリアダイオード素子ＳＢＤを構成することにより、前述の実施形態１のように複数のショットキーセル２０Ａで等価的に一つのショットキーバリアダイオード素子ＳＢＤを構成する場合と比較して溝５の個数を大幅に減らすことができるため、半導体基板１の平面サイズを最も小さくすることができる。即ち、ショットキーバリアダイオード素子ＳＢＤでは、ショットキーセル２０Ａのセル幅ｙを大きくしてセル数を少なくし、パワーＭＩＳＦＥＴ−Ｑでは、トランジスタセル２０Ｂのセル幅ｘを小さくしてセル数を増やすことにより、パワーＭＩＳＦＥＴ−Ｑの低オン抵抗化及び半導体装置の小型化を図ることができる。

図６及び図７に示すように、ショットキーセル２０Ａとトランジスタセル２０Ｂとの間に位置する溝５、及びトランジスタセル２０Ｂ間に位置する溝５は、第２の方向（Ｙ方向）に沿って延在し、セルアレイ部を囲むように周辺部１Ｎに沿って延在する溝５と一体化されている。ガードリングであるｐ⁻型半導体領域２は、ショットキーセル２０Ａとトランジスタセル２０Ｂとの間に位置する溝５、及びセルアレイ部を囲むようにして延在する溝５に沿って形成されている。

図８に示すように、ショットキーセル２０Ａに設けられたｐ⁻型半導体領域２は、ｎ⁻型半導体層１ｂに形成され、半導体基板１の一主面（ｎ⁻型半導体層１ｂの一主面）から深さ方向に向かって伸びている。ショットキーセル２０Ａにおいて、ｎ⁻型半導体層１ｂと電極１４とのショットキー接合による接合部の端部、即ちショットキーセル２０Ａに接触するバリア金属の端部は、ショットキーセル２０Ａに設けられたｐ⁻型半導体領域２の領域で終端している。

ショットキーセル２０Ａのｐ⁻型半導体領域２は溝５の深さよりも深く拡散されており、ショットキーセル２０Ａとトランジスタセル２０Ｂとの間に位置する溝５、即ちショットキーセル２０Ａを規定する溝５は、このｐ⁻型半導体領域２の中に形成されている。

トランジスタセル２０Ｂとショットキーセル２０Ａとの間に位置するゲート電極７は、ショットキーセル２０Ａ側に引き出されたゲート引き出し用配線７Ａと一体に形成されている。ショットキーセル２０Ａにおいて、ゲート引き出し用配線７Ａとｎ⁻型半導体層１ｂの主面（半導体基板１の主面）との間には、ゲート絶縁膜６よりも膜厚が厚いフィールド絶縁膜３が形成されている。このフィールド絶縁膜３は、熱酸化法によって選択的に形成されている。

図９に示すように、周辺部１Ｎに設けられたｐ⁻型半導体領域２は、ｎ⁻型半導体層１ｂに形成され、半導体基板１の主面から深さ方向に向かって伸びている。このｐ⁻型半導体領域２は、溝５の深さよりも深く拡散されており、周辺部１Ｎとこの周辺部１Ｎと隣り合うトランジスタセル２０Ｂとの間に配置された溝５は、ｐ⁻型半導体領域２の中に形成されている。

パワーＭＩＳＦＥＴ−Ｑの基本的な性能である耐圧（ソース／ドレイン間耐圧）は、ドレイン領域であるｎ⁻型半導体層１ｂとチャネル形成領域であるｐ⁻型半導体領域４とのｐｎ接合耐圧で決定される。このｐｎ接合耐圧は、ゲート電極及びソース領域を接地した状態で、ドレイン領域に正の電圧を印加した時（ＢＶＤＳＳ状態）に、アバランシェ降伏電流が流れるまでの電圧で現される。

ゲート電極及びソース領域を接地し、ドレイン領域に正の電圧を印加してＢＶＤＳＳ状態にした時、図１０及び図１１に示すように、ｐ⁻型半導体領域２とｎ⁻型半導体層１ｂとのｐｎ接合及びｐ⁻型半導体領域４とｎ⁻型半導体層１ｂとのｐｎ接合に沿って空乏層１９が形成される。ｎ⁻型半導体層１ｂと電極１４とのショットキー接合による接合部の端部（ショットキーセル２０Ａに接触するバリア金属の端部）は、ショットキーセル２０Ａに設けられたｐ⁻型半導体領域２の領域で終端しているため、接合部の端部２５に集中する電界が空乏層１９によって緩和されることから、ショットキーバリアダイオード素子ＳＢＤの耐圧を高めることができる。

ショットキーセル２０Ａにおいて、ｐ⁻型半導体領域２上における半導体基板１の主面には厚いフィールド絶縁膜３が設けられている。この部分にフィールド絶縁膜３を設けることにより、ｐ⁻型半導体領域２に伸びる空乏層１９の電界を弱めることができるため、ショットキーバリアダイオード素子の高耐圧化をさらに図ることができる。

ショットキーセル２０Ａのｐ⁻型半導体領域２は溝５の深さよりも深く拡散されており、ショットキーセル２０Ａとトランジスタセル２０Ｂとの間に位置する溝５、即ちショットキーセル２０Ａを規定する溝５は、このｐ⁻型半導体領域２の中に形成されている。このように構成することにより、ショットキーセル２０Ａとトランジスタセル２０Ｂとの間に位置する溝５の底面部に空乏層が広がるため、ゲート絶縁膜６に直接電圧が加わらなくなる。この結果、ゲート絶縁膜６に加わる電圧を低くすることができるため、パワーＭＩＳＦＥＴ−Ｑのゲート耐圧を高めることができる。

ＭＩＳＦＥＴ部は、各トランジスタセルが均一にアバランシェ降伏するため、電流密度が高くならず（局所的に電流が流れないため）破壊しにくい。一方、周辺部１Ｎは接合の表面近傍でアバランシェ降伏するため、局所的に電流が流れ、破壊しやすい。よって、ｐ⁻型半導体領域２をｐ⁻型半導体領域４よりも深くして（半導体領域の曲率半径を大きくして）ＭＩＳＦＥＴ部の耐圧より周辺部の耐圧を高くする。さらに、ｐ⁻型半導体領域２を溝５よりも深くすることで、より一層ゲート絶縁膜６に加わる電圧を緩和でき、周辺部の耐圧を向上することができる。

なお、ショットキーセル２０Ａの一対の溝５を包囲するためには、ガードリングであるｐ⁻型半導体領域２の横方向の拡散も溝５の深さｚ以上必要である。

（実施形態３）
図１２は、本発明の実施形態３である半導体装置の概略構成を示すチップレイアウト図である。

図１２に示すように、本実施形態の半導体装置は、パワーＭＩＳＦＥＴのトランジスタセルが形成されるトランジスタ素子形成部（アクティブ領域）２１Ａをショットキーバリアダイオード素子ＳＢＤが形成されるショットキー素子形成部２１Ｂで囲むようにレイアウトされている。このようなレイアウトにおいても、前述の実施形態１と同様に、半導体基板１の平面サイズ（チップサイズ）を小さくすることができる。また、半導体装置の設計の自由度を確保することができる。

また、ショットキーバリアダイオード素子は、一般的に金属と半導体との界面で決まる表面デバイスのため、パッケージ組立時のダメージ（特にワイヤボンディング時のダメージ）はできるだけ少ない方が望ましい。従って、本実施形態のように、パワーＭＩＳＦＥＴのトランジスタセルが形成されるトランジスタ素子形成部２１Ａをショットキー素子形成部２１Ｂで囲むようにレイアウトすることにより、ショットキー素子形成部２１Ｂにワイヤボンディングしなくても組立が可能となる。

（実施形態４）
図１３は、本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。

図１３に示すように、本実施形態の半導体装置は、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。

即ち、ショットキーセル２０Ａにおいて、ｎ⁻型半導体層１ｂにこのｎ⁻型半導体層１ｂよりも高不純物濃度のｎ^＋型半導体領域２２が設けられている。ｎ^＋型半導体領域２２は、ショットキーセル２０Ａにおける金属半導体界面よりも深い位置に形成されている。即ち、ショットキーセル２０Ａは、金属半導体界面より深い領域の不純物濃度が高濃度化されている。このような構成にすることにより、耐圧を確保しながら、ショットキーバリアダイオード素子の寄生抵抗を低減することができる。

（実施形態５）
図１４は、本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。

図１４に示すように、本実施形態の半導体装置は、基本的に前述の実施形態２と同様の構成となっており、以下の構成が異なっている。

即ち、ショットキーセル２０Ａの半導体に接合される金属とトランジスタセル２０Ｂの半導体に接合される金属とが異なっており、トランジスタセル２０Ｂにおける金属接合の障壁高さｑ＊ΦＢよりもショットキーセル２０Ａにおける金属接合の障壁高さｑ＊ΦＢの方が高くなっている。本実施形態において、ショットキーセル２０Ａには例えばアルミニウム（Ａｌ）若しくはアルミニウム合金からなる電極１４が接合され、トランジスタセル２０Ｂには例えばチタンタングステン（ＴｉＷ）からなる金属膜１３が接合されている。

ショットキーバリアダイオード素子内蔵のパワーＭＩＳＦＥＴでは、数アンペアの電流を流すので、大面積のショットキーバリアダイオード素子が必要とされるが、ショットキーバリアダイオード素子の面積が大きくなるとリーク電流が懸念される。そこで、異なる金属を用いて、トランジスタセル２０Ｂにおける金属接合の障壁高さｑ＊ΦＢよりもショットキーセル２０Ａにおける金属接合の障壁高さｑ＊ΦＢの方を高くすることにより、リーク電流を低減することができる。

一般的に、電子にとっての障壁高さはｑ＊ΦＢと表される。
ここで、ｑ：電子の電荷量、
ΦＢ＝ΦＭ−χ ΦＭ：金属の仕事関数、χ：電子親和力である。

従って、トランジスタセル２０Ｂにおける金属接合の障壁高さｑ＊ΦＢよりもショットキーセル２０Ａにおける金属接合の障壁高さｑ＊ΦＢの方を高くするためには、トランジスタセル２０Ｂに接合される金属よりも仕事関数ΦＭが高い金属をショットキーセル２０Ａの接合に用いればよい。本実施形態において、ショットキーセル２０Ａとの接合にはＡｌ若しくはＡｌ合金が用いられ、トランジスタセル２０Ｂとの接合にはＴｉＷが用いられているが、Ａｌ及びＡｌ合金はＴｉＷよりも仕事関数ΦＭが高い。

（実施形態６）
図１５は、本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。

図１５に示すように、ショットキーセル２０Ａのショットキーバリアダイオード素子は、ｎ⁻型半導体層１ｂと電極１４とのショットキー接合によって形成されている。トランジスタセル２０ＢのＭＩＳＦＥＴのドレイン領域は、ｎ⁻型半導体層１ｂにチャネル形成領域であるｐ⁻型半導体領域４と接して設けられたｎ型半導体領域（ウエル領域）１７及びｎ^＋型半導体層１ａで構成されている。ｎ型半導体領域１７は、ｎ^＋型半導体基板１ａよりも低不純物濃度で形成され、ｎ⁻型半導体層１ｂよりも高不純物濃度で形成されている。即ち、ＭＩＳＦＥＴのドレイン領域は、チャネル形成領域側の不純物濃度がｎ⁻型半導体層１ｂよりも高不純物濃度に設定されている。

パワーＭＩＳＦＥＴの耐圧は、チャネル形成領域であるｐ⁻型半導体領域４とドレイン領域とのｐｎ接合耐圧であるから、空乏層がｐ型領域とｎ型領域の両方に伸びる。一方ショットキーバリアダイオード素子の耐圧は、金属とｎ型カソード領域のショットキー接合耐圧であるから、空乏層がｎ型カソード領域にしか伸びない。このため、同じ不純物濃度のｎ型領域に夫々形成してしまうと、必ずショットキーバリアダイオード素子の耐圧の方が低くなってしまう。

パワーＭＩＳＦＥＴの耐圧よりもショットキーバリアダイオード素子の耐圧が低い状態では、常にショットキーバリアダイオード素子で降伏することになるので、信頼性が低くなってしまう。パワーＭＩＳＦＥＴの方の耐圧が低い場合、バルク内のｐｎ接合で降伏するから特性変動が起こりにくい。一方、ショットキーバリアダイオード素子の方の耐圧が低い場合、ショットキーバリアダイオード素子は界面デバイスであるから降伏時に発生するキャリアによって特性変動が起こりやすい。

このような問題を解決するためには、ＭＩＳＦＥＴのｎ型ドレイン領域よりもショットキーバリアダイオード素子のｎ型カソード領域の方を低不純物濃度にすれば良い。このような構成にすることにより、パワーＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。

なお、本実施形態では、トレンチゲート構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明したが、本発明は、プレーナ構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散（ＬＤ：Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ−ａｌｉｇｎｅｄ）構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。

（実施形態７）
図１６は、本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。

図１６に示すように、ショットキーセル２０Ａにおけるショットキーバリアダイオード素子の金属接合は、半導体基板１の一主面に設けられた溝１８の底面部で行われている。隣（Ｐ）が導入されたｎ⁻型半導体層１ｂは、熱酸化工程で表面に燐が偏析し、初期状態よりも高濃度になってしまう。この偏析によって高濃度になってしまった表面部分を掘り下げて溝１８を形成し、この溝１８の内部の底面部において、ショットキーセル２０Ａにおけるショットキーバリアダイオード素子の金属接合を行うことにより、ショットキーバリアダイオード素子をより高耐圧化することができる。

（実施形態８）
本実施形態では、プレーナ構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。

図１７は、本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。

図１７に示すように、本実施形態の半導体装置は、基本的に前述の実施形態６と同様の構成になっており、以下の構成が異なっている。

即ち、トランジスタセル２０ＢのＭＩＳＦＥＴは、半導体基板１の主面（ｎ⁻型半導体層１ｂの主面）上にゲート絶縁膜６を介在してゲート電極７が配置された構造になっている。

このようなプレーナ構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置においても、前述の実施形態６と同様に、ＭＩＳＦＥＴのｎ型ドレイン領域よりもショットキーバリアダイオード素子のｎ型カソード領域の方を低不純物濃度にすることにより、前述の実施形態６と同様に、パワーＭＩＳＦＥＴの耐圧を低く、ショットキーバリアダイオード素子の耐圧を高くすることができる。

（実施形態９）
本実施形態では、横型二重拡散構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に本発明を適用した例について説明する。

図１８は、本発明の実施形態９である半導体装置の概略構成を示す模式的断面図である。

図１８に示すように、ショットキーセルのショットキーバリアダイオード素子は、ｎ⁻型半導体層１ｂと電極２４Ａとのショットキー接合によって形成されている。トランジスタセルのＭＩＳＦＥＴは、電流が半導体基板１の表面方向に流れる横型構造になっている。

トランジスタセルのＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜６、ゲート電極７、ソース領域及びドレイン領域を有する構成となっている。チャネル形成領域は、ｎ⁻型半導体層１ｂの主面に設けられたｐ⁻型半導体領域４で形成されている。ゲート絶縁膜６は、ｎ⁻型半導体層１ｂの主面上であってチャネル形成領域と向かい合って設けられている。ゲート電極７は、ｎ⁻型半導体層１ｂの主面上にゲート絶縁膜６を介在して設けられている。ソース領域は、ｐ⁻型半導体領域４の表層部にこのｐ⁻型半導体領域４と接して設けられたｎ^＋型半導体領域８で形成されている。ドレイン領域は、チャネル形成領域であるｐ⁻型半導体領域４と接してｎ⁻型半導体層１ｂに設けられたｎ型半導体領域１７と、ｎ⁻型半導体層１ｂの主面であって、ｐ⁻型半導体領域４から離間してｎ型半導体領域１７の中に設けられたｎ^＋型半導体領域２３とで形成されている。ｎ型半導体領域１７は、ｎ^＋型半導体領域２３よりも低不純物濃度で形成され、ｎ⁻型半導体層１ｂよりも高不純物濃度で形成されている。即ち、本実施形態のＭＩＳＦＥＴにおいても、ドレイン領域のチャネル形成領域側の不純物濃度がｎ⁻型半導体層１ｂよりも高不純物濃度に設定されている。

ｐ⁻型半導体領域４の主面にはｐ^＋型半導体領域１２が設けられ、このｐ^＋型半導体領域１２及びｎ^＋型半導体領域８には層間絶縁膜９に形成された接続孔を通してソース電極２４Ｂが電気的に接続されている。即ち、トランジスタセルのＭＩＳＦＥＴは、ソース領域とチャネル形成領域とが同一の電位に電位固定される。

ｎ^＋型半導体領域２３には層間絶縁膜９に形成された接続孔を通してドレイン電極２４Ｃが電気的に接続されている。ショットキーセルにおいて、ｎ⁻型半導体層１ｂには、層間絶縁膜９に形成された接続孔を通して電極２４Ａが電気的に接続されている。

ショットキーセルのショットキーバリアダイオード素子は、ｎ⁻型半導体層１ｂと電極２４Ａとのショットキー接合によって形成されている。一方、トランジスタセルＭＩＳＦＥＴは、ドレイン領域のチャネル形成領域側の不純物濃度がｎ⁻型半導体層１ｂよりも高不純物濃度になっている。即ち、本実施形態においても、前述の実施形態６と同様に、ＭＩＳＦＥＴのドレイン領域のチャネル形成領域側の領域よりもショットキーバリアダイオード素子のカソード領域の方が低不純物濃度になっているため、前述の実施形態６と同様に、パワーＭＩＳＦＥＴの耐圧よりもショットキーバリアダイオード素子の耐圧を高くすることができる。

なお、前述の実施形態１〜５では、同一の基板にトレンチゲート構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を混載した半導体装置について説明したが、実施形態１〜５において実施した本発明は、プレーナ構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置や、横型二重拡散構造のパワーＭＩＳＦＥＴ及びショットキーバリアダイオード素子を有する半導体装置に適用することができる。

以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１…半導体基板、１ａ…ｎ^＋型半導体層、１ｂ…ｎ⁻型半導体層、２…ｐ⁻型半導体領域（ウエル領域）、３…フィールド絶縁膜、４…ｐ⁻型半導体領域（ウエル領域）、５，１８…溝、６…ゲート絶縁膜、７…ゲート電極、８…ｎ^＋型半導体領域、９…層間絶縁膜、１０，１１…接続孔、１２…ｐ^＋型半導体領域、１３…金属膜、１４，１５，１６…電極、１７…ｎ型半導体領域、２０Ａ…ショットキーセル、２０Ｂ…トランジスタセル、２１Ａ…トランジスタ素子形成部、２１Ｂ…ショットキー素子形成部、Ｑ，Ｑ１，Ｑ２…パワーＭＩＳＦＥＴ、ＳＢＤ…ショットキーバリアダイオード素子。

Claims (5)

1. ＭＩＳＦＥＴを含む半導体装置であって、
   主面と前記主面に対向する裏面とを有する半導体基板と、
   前記半導体基板は、複数のトランジスタセル領域を有し、前記複数のトランジスタセル領域のおのおのは、
   前記半導体基板に設けられた複数の溝と、
   前記複数の溝間に設けられた、前記ＭＩＳＦＥＴのチャネルとされるウェル領域と、
   前記複数の溝のおのおのの内部に設けられた、前記ＭＩＳＦＥＴのゲート絶縁膜と、
   前記複数の溝のおのおのの内部に設けられ、前記ゲート絶縁膜の上に設けられた、前記ＭＩＳＦＥＴのゲート電極と、
   前記ウェル領域内に設けられた、前記ＭＩＳＦＥＴのソース領域と、
   前記半導体基板の前記主面上に設けられ、前記複数のトランジスタセル領域の前記ソース領域の上面に接触するソース電極と、を具備し、
   前記半導体基板は、更に、
   前記半導体基板の前記裏面に設けられ、前記半導体基板に電気的に接続されたドレイン電極と、
   前記半導体基板の前記複数のトランジスタセル領域の間に設けられたショットキーセル領域と、を具備し、
   前記ソース電極は、前記ショットキーセル領域においてショットキー接合を形成するように、前記半導体基板の一部分と接触しており、
   前記ショットキー接合の接合面は、前記半導体基板の前記主面に垂直な方向において、前記複数のトランジスタセル領域の１つと前記ショットキーセル領域との間に位置する前記半導体基板の前記主面の上面と、前記複数の溝の底部との間に位置し、
   前記ショットキー領域内の前記半導体基板の前記主面に、複数のフィールド絶縁膜を、さらに、有し、
   前記ソース電極の一部は、前記複数のフィールド絶縁膜上に配置され、
   前記ショットキー接合は、平面視において、前記複数のフィールド絶縁膜の間に設けられる半導体装置。
2. 前記半導体基板と前記ソース領域とは、第１導電型であり、
   前記ウェル領域は、前記第１導電型と異なる第２導電型である請求項１記載の半導体装置。
3. 前記第１導電型及び前記第２導電型は、それぞれ、ｎ型及びp型である請求項２記載の半導体装置。
4. 前記半導体基板は、リンを含む請求項３記載の半導体装置。
5. 前記ソース電極は、アルミニウムである請求項１記載の半導体装置。

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