JP4967236B2 - 半導体素子 - Google Patents

Description

この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体素子に関する。

一般に、半導体素子は、電極が片面に形成された横形の素子と、両面に電極を有する縦形の素子に分類される。縦形半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴでは、高抵抗のｎ^-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ^-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。

その一方で、高抵抗のｎ^-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ^-ドリフト層が薄くなると、Ｐベース領域とｎ^-ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ^-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。

このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの逆バイアスによる空乏層の伸びる方向とが異なる横形半導体素子にも共通である。

上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（例えば、特許文献１、特許文献２、特許文献３参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。

一方、半導体素子の高耐圧化を実現するためには、素子周縁部構造が必要である。素子終端構造がないと、ドリフト層の終端で耐圧が低下してしまうため、高耐圧を実現することが困難となる。この問題を解決するための構造として、素子活性部の並列ｐｎ構造の外周において、その表面側の領域に、素子活性部の並列ｐｎ構造よりもピッチの小さい並列ｐｎ構造を配置することが提案されている（例えば、特許文献４、特許文献５参照。）。この提案によれば、素子活性部付近の表面電界が緩和され、高耐圧が保持される。

また、超接合半導体素子におけるドリフト層のアバランシェ耐量の向上については、アバランシェ降伏時の負性抵抗を改善する構造が提案されている（例えば、特許文献６参照。）。さらに、低抵抗層と並列ｐｎ構造との間に、並列ｐｎ構造のｎ型ドリフト領域よりも低い不純物濃度のｎ^-ドリフト層を有する構造が公知である（例えば、特許文献７参照。）。

図２３は従来の縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２４は図２３中のＡ−Ａ’線に沿って切断した状態を示す縦断面図、図２５は図２３中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。なお、図２３ではドレイン・ドリフト部（素子活性部）の１／４を示してある（図１、図７、図１０および図１２においても同じ）。

この縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ⁺ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドレイン・ドリフト部２２の表面層に選択的に形成された素子活性部となる高不純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ⁺ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａおよびｎ⁺ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ⁺ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ⁺コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート電極配線が導電接触している。

ドレイン・ドリフト部２２は、素子活性部となる複数ウェルのｐベース領域１３ａの直下部分に概ね相当し、基板の厚み方向に配向する層状縦形の第１のｎ型領域２２ａと基板の厚み方向に配向する層状縦形の第１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿面方向へ交互に繰り返して接合してなる第１の並列ｐｎ構造である。いずれかの第１のｎ型領域２２ａは、その上端がｐベース領域１３ａの挾間領域１２ｅに達し、その下端がｎ⁺ドレイン層１１に接している。挾間領域１２ｅに達する第１のｎ型領域２２ａはオン状態では電路領域であるが、その余の第１のｎ型領域２２ａは概ね非電路領域となっている。また第１のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ⁺ドレイン層１１に接している。

ドレイン・ドリフト部２２の周りは第２の並列ｐｎ構造からなる素子周縁部３０となっている。素子周縁部３０は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造に連続して繰り返しピッチＰ１で基板の厚み方向に配向する層状縦形の第２のｎ型領域３０ａと基板の厚み方向に配向する層状縦形の第２のｐ型領域３０ｂを基板の沿面方向に交互に繰り返して接合してなる。第１の並列ｐｎ構造と第２の並列ｐｎ構造は繰り返しピッチが略同一であり、また不純物濃度とも略同一である。

素子周縁部３０における基板表面側である表層域には、第３の並列ｐｎ構造が形成されている。この第３の並列ｐｎ構造は層状縦形の第３のｎ型領域３４ａと層状縦形の第３のｐ型領域３４ｂとが繰り返しピッチＰ２で基板の沿面方向に交互に繰り返し接合してなる。第３の並列ｐｎ構造の不純物濃度は第２の並列ｐｎ構造の不純物濃度よりも低く、繰り返しピッチＰ２は繰り返しピッチＰ１よりも狭くなっている。

第３の並列ｐｎ構造の表面には酸化膜（絶縁膜）３３が形成されている。この酸化膜３３はその膜厚がドレイン・ドリフト部２２から素子周縁部３０にかけて段階的に厚くなるように形成されている。この酸化膜３３の上にはソース電極１７から延長されたフィールドプレート電極ＦＰが形成されており、第３の並列ｐｎ構造を覆っている。また、素子周縁部３０の外側には、ｎ⁺ドレイン層１１に接続するｎ型チャネルストッパー領域５０が形成され、このｎ型チャネルストッパー領域５０の表面側にはストッパー電極５１が導電接触している。

米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２００３−２２４２７３号公報 特開２００４−２２７１６号公報 特開２００４−７２０６８号公報 特開２００３−２７３３５５号公報

しかしながら、上記特許文献４では、低オン抵抗化と高耐圧の確保に関しては開示されているものの、アバランシェ耐量（破壊電流）に関しては記載されていない。また、上記特許文献６では、素子周縁部までを含めてアバランシェ降伏時の負性抵抗を改善する構造は開示されていない。素子活性部のアバランシェ耐量が向上したとしても、素子周縁部のアバランシェ耐量が向上しなければ、全体としてアバランシェ耐量を確保し、保証することは困難である。

本発明者らは、図２３〜図２５に示す構造の６００Ｖクラスの縦形ＭＯＳＦＥＴ素子について、アバランシェ降伏時における素子周縁部と素子活性部の電流電圧特性のシミュレーションを行った。シミュレーションに用いた並列ｐｎ構造の各部の寸法および不純物濃度は次の値をとる。ドレイン・ドリフト部２２の厚さ（深さ方向）は４４．０μｍ、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3、素子周縁部３０の第２の並列ｐｎ構造の厚さ（深さ方向）は３１．０μｍ、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3、素子周縁部３０の第３の並列ｐｎ構造の厚さ（深さ方向）は１３．０μｍ、第３のｎ型領域３４ａおよび第３のｐ型領域３４ｂの幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）、第３のｎ型領域３４ａおよび第３のｐ型領域３４ｂの不純物濃度は４．８×１０¹⁴ｃｍ^-3である。

図２６〜図２８は、図２３のＡ−Ａ’線に沿う部分でのシミュレーション結果を示す特性図である。このシミュレーションでは、不純物濃度のばらつきを考慮し、各ｎ型領域の不純物濃度Ｎｎを各ｐ型領域の不純物濃度Ｎｐに対して−１０％（図２６）、０％（図２７）および＋１０％（図２８）とした。図２６〜図２８より、いずれの場合も、素子周縁部の電流電圧特性に負性抵抗領域が存在していることがわかる。

負性抵抗領域に入ると、電流を流す方向に正帰還がかかるため、電流の局所集中が起き、素子を破壊させてしまう。それ故、素子活性部の破壊までに素子活性部で流すことができる電流（アバランシェ耐量）は、素子周縁部の負性抵抗が現われるアバランシェ電圧（ドレイン−ソース間電圧）で制限されることになる。不純物量ばらつきを考慮すると、従来構造の素子では、アバランシェ耐量は５０Ａ／ｃｍ²程度になってしまう（図２８参照）。従って、所定の不純物量ばらつき範囲においてアバランシェ耐量を向上させるためには、素子周縁部の負性抵抗が現われるアバランシェ電圧を素子活性部と同等以上に高める必要がある。あるいは、負性抵抗特性を緩和し、できれば正性抵抗化する必要がある。

この発明は、上述した従来技術による問題点を解消するため、並列ｐｎ構造であるドリフト部の周りにも素子周縁部として並列ｐｎ構造を有し、オン抵抗と耐圧とのトレードオフ関係を大幅に改善することができる超接合半導体素子において、素子周縁部のアバランシェ耐量を改善し、それによって素子全体としてアバランシェ耐量を向上させることができる半導体素子を提供することを目的とする。また、ドリフト部に並列ｐｎ構造を有し、オン抵抗と耐圧とのトレードオフ関係を大幅に改善することができる超接合半導体素子において、アバランシェ降伏時の負性抵抗を緩和し、それによって素子全体としてアバランシェ耐量を向上させることができる半導体素子を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子は、基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも高い不純物濃度の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、前記第２の縦形第１導電型領域の不純物濃度と前記第２の縦形第２導電型領域の不純物濃度とが同じであることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第３の縦形第２導電型領域の不純物濃度は、前記第３の縦形第１導電型領域の不純物濃度の１２０％以上であることを特徴とする。

この発明にかかる半導体素子は、基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも広い幅の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、前記第２の縦形第１導電型領域の幅と前記第２の縦形第２導電型領域の幅とが同じであることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第３の縦形第２導電型領域の幅は、前記第３の縦形第１導電型領域の幅の１２０％以上であることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低いことを特徴とする。

この発明にかかる半導体素子は、基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも高いキャリア濃度の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、前記第２の縦形第１導電型領域のキャリア濃度と前記第２の縦形第２導電型領域のキャリア濃度とが同じであることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第３の縦形第２導電型領域のキャリア濃度は、前記第３の縦形第１導電型領域のキャリア濃度の１２０％以上であることを特徴とする。

この発明にかかる半導体素子は、基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも多いキャリア量の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、前記第２の縦形第１導電型領域のキャリア量と前記第２の縦形第２導電型領域のキャリア量とが同じであることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第３の縦形第２導電型領域のキャリア量は、前記第３の縦形第１導電型領域のキャリア量の１２０％以上であることを特徴とする。

上述した発明によれば、第２の部分にチャージインバランス領域が設けられるので、アバランシェ降伏時の負性抵抗が現われるアバランシェ電圧が高められ、素子活性部において流すことができるアバランシェ電流が向上する。従って、アバランシェ破壊電流（耐量）を高めることができる。また、上述した発明によれば、第３の並列ｐｎ構造の不純物量またはキャリア量のインバランスが２０％以上になるので、不純物量またはキャリア量のばらつきに対するアバランシェ耐量のばらつきを低減することができる。また、上述した発明によれば、第２の部分の不純物濃度が低いほど素子活性部付近の表面電界が緩和されるので、容易に高耐圧化を図ることができる。

この発明にかかる半導体素子は、基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第１主面側である表層域に、前記第１の繰り返しピッチよりも広い第２導電型領域よりなる第２の部分を有し、前記第２の部分の第２導電型の不純物濃度は、前記第２の縦形第２導電型領域の不純物濃度よりも低く、前記第２の部分の全体に、第１導電型の不純物と第２導電型の不純物との双方がドープされていることを特徴とする。

この発明によれば、アバランシェ降伏時の負性抵抗が現われるアバランシェ電圧が高められ、素子活性部において流すことができるアバランシェ電流が向上する。従って、アバランシェ破壊電流（耐量）を高めることができる。

この発明にかかる半導体素子は、上述した発明において、前記第２の部分の一部は、前記素子活性部に設けられた第２導電型領域の端部の下側に配置されていることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第２の部分の厚さは、前記第１の部分と前記第２の部分を足した厚さの５０％以下であることを特徴とする。このの発明によれば、耐圧の低下を抑えることができる。チャージインバランスに対する耐圧の低下分は、ピッチの変わり目となる接続部が厚いほど大きくなるので、第１の部分が、第１の部分と第２の部分を足した厚さの５０％よりも厚いのが望ましい。また、第１の並列ｐｎ構造と第２の並列ｐｎ構造が同じ第１のピッチで連続した構成にすれば、ピッチの変わり目となる接続部がないので、この部分での耐圧低下を回避することができる。

この発明にかかる半導体素子は、上述した発明において、前記第１の部分と前記第２の部分の外周に、第１導電型のチャネルストッパー領域を有することを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記チャネルストッパー領域は、前記低抵抗層に接続していることを特徴とする。この発明によれば、耐圧を安定化させることができる。

この発明にかかる半導体素子は、上述した発明において、前記第２の部分は、絶縁膜で覆われていることを特徴とする。

この発明にかかる半導体素子は、上述した発明において、前記第２の部分の一部は、前記絶縁膜を介してフィールドプレート電極で覆われていることを特徴とする。この発明によれば、フィールドプレート電極の下の絶縁膜で分担する電圧分が、ピッチの変わり目となる接続部でのチャージインバランスにより生じる耐圧低下分を補償するため、容易に耐圧を確保することができる。

本発明にかかる半導体素子によれば、アバランシェ降伏時の負性抵抗が現われるアバランシェ電圧を高めることができる。あるいは、アバランシェ降伏時に素子周縁部に現われる負性抵抗特性を緩和することができる。従って、素子活性部において流すことができるアバランシェ電流が大きくなるので、アバランシェ破壊電流（耐量）を向上させることができる。また、並列ｐｎ構造の不純物量ばらつきに対して、アバランシェ耐量ばらつきを小さくすることができる。従って、アバランシェ耐量の高い超接合半導体素子が得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体素子の好適な実施の形態を詳細に説明する。以下でｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付した「⁺」および「^-」はそれぞれ比較的高不純物濃度または比較的低不純物濃度であることを意味している。すべての実施の形態において第１導電型にｎを、第２導電型にｐを選んでいるが、これが逆の場合であってもよい。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は本発明の実施の形態１にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２は図１中のＡ−Ａ’線に沿って切断した状態を示す縦断面図、図３は図１中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。実施の形態１の縦形ＭＯＳＦＥＴは、第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの不純物濃度が第３のｎ型領域３４ａ，３４ａａ，３４ａｂの不純物濃度よりも高くなっていることを除いて、図２３〜図２５に示す従来の構成と同じである。

図１に示すように、実施の形態１では、第１の並列ｐｎ構造、第２の並列ｐｎ構造および第３の並列ｐｎ構造は平面的にストライプ状で互いに平行配置となっている。第３の並列ｐｎ構造においては、第３のｎ型領域３４ａ，３４ａａ，３４ａｂと第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの幅は概ね同じである。また、図２に示すように、第２の並列ｐｎ構造が第１の並列ｐｎ構造と連続しているため、ピッチが不連続になるピッチの変わり目の部分が存在しない。そして、チャージインバランスに対する耐圧の低下を抑制するため、第３の並列ｐｎ構造の厚さは、第２の並列ｐｎ構造と第３の並列ｐｎ構造とを足した厚さの５０％以下であるとよい。

また、第３の並列ｐｎ構造のうち、第１の並列ｐｎ構造に平行に隣接する第３のｐ型領域３４ｂａおよび第３のｎ型領域３４ａａの内側部分は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。同様に、図３に示すように、第３の並列ｐｎ構造のうち、第１の並列ｐｎ構造の第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの端面に突き当たる層状縦形の第３のｐ型領域３４ｂｂおよび層状縦形の第３のｎ型領域３４ａｂの内側部分は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。

特に限定しないが、例えば実施の形態１の縦形ＭＯＳＦＥＴが耐圧６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドレイン・ドリフト部２２の厚さ（深さ方向）は４４．０μｍ、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3である。素子周縁部３０の第２の並列ｐｎ構造の厚さ（深さ方向）は３１．０μｍ、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3である。

素子周縁部３０の第３の並列ｐｎ構造の厚さ（深さ方向）は１３．０μｍ、第３のｎ型領域３４ａ，３４ａａ，３４ａｂおよび第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。第３のｎ型領域３４ａ，３４ａａ，３４ａｂの不純物濃度は４．８×１０¹⁴ｃｍ^-3、第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの不純物濃度は７．２×１０¹⁴ｃｍ^-3である。

ｐベース領域１３ａの拡散深さは３．０μｍ、その表面不純物濃度は３．０×１０¹⁷ｃｍ^-3、ｎ⁺ソース領域１４の拡散深さは１．０μｍ、その表面不純物濃度は３．０×１０²⁰ｃｍ^-3、表面ドリフト領域である挾間領域１２ｅの拡散深さは２．５μｍ、その表面不純物濃度は２．０×１０¹⁶ｃｍ^-3、ｎ⁺ドレイン層１１の厚さは３００μｍ、その不純物濃度は２．０×１０¹⁸ｃｍ^-3、ｎ型チャネルストッパー領域５０の幅は３０．０μｍ、その不純物濃度は６．０×１０¹⁵ｃｍ^-3である。

ここで、上記並列ｐｎ構造の不純物濃度（不純物量）は、正確にはキャリア濃度（キャリア量）を意味する。不純物濃度が高くてもキャリア濃度が低ければ、十分なアバランシェ耐量の向上効果は得られない。一般に、十分な活性化を行った領域では不純物濃度とキャリア濃度は同等とみなせる。同様に、十分な活性化を行った領域では不純物量とキャリア量は同等とみなせる。従って、本明細書においては、便宜上、不純物濃度にはキャリア濃度が含まれるものとし、また不純物量にはキャリア量が含まれるものとする。

次に、アバランシェ降伏時に負性抵抗が発生する原理について説明する。ドレインとソース・ゲート間に電圧が印加され、ｐベース領域１３ａのコーナー部が臨界電界に到達すると、アバランシェ降伏が起こり、アバランシェ電流が流れ始める。アバランシェ電流が増えていくと、アバランシェによって発生するキャリアも増え、正孔および電子はそれぞれ素子の表面側および裏面側に蓄積され、電界の再分布を引き起こす。このとき、正孔は、高電界領域をｐベース領域１３ａのコーナー部からｐベース領域１３ａの底に移行するように、電界の再分布を引き起こす。それによって、アバランシェ電圧としては縦方向の電界分布と空乏層の積が現われることになる。

さらにアバランシェ電流が流れ、アバランシェによって発生する可動キャリアが増えると、縦方向電界はさらに下に凸の電界分布となり、アバランシェ電圧が低下することになる。つまり、負性抵抗が現われることになる。従って、アバランシェ耐量を高める、すなわち負性抵抗が現われるアバランシェ電圧を高めるためには、素子周縁部３０において、ｐベース領域１３ａの下の第３の並列ｐｎ構造と第２の並列ｐｎ構造からなる構造を、アバランシェ電流が流れたときに表面側の電界が緩和されるような構造とすればよいことになる。

そこで、実施の形態１では、ｐベース領域１３ａの下に配置される第３の並列ｐｎ構造において、第３のｐ型領域３４ｂａの不純物濃度を第３のｎ型領域３４ａａの不純物濃度よりも高くし、表面側の電界を緩和する構造としている。具体的には、第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの不純物濃度を第３のｎ型領域３４ａ，３４ａａ，３４ａｂの不純物濃度の１５０％としている。なお、十分な電界緩和効果を得るためには、第３のｐ型領域３４ｂ，３４ｂａ，３４ｂｂの不純物濃度を第３のｎ型領域３４ａ，３４ａａ，３４ａｂの不純物濃度の１２０％以上とすることが望ましい。

次に、本発明者らが、図１〜図３に示す構造の６００Ｖクラスの縦形ＭＯＳＦＥＴ素子について、アバランシェ降伏時における素子周縁部と素子活性部の電流電圧特性のシミュレーションを行った結果を、図４〜図６に示す。なお、シミュレーションに用いた並列ｐｎ構造の各部の寸法および不純物濃度は、実施の形態１において先に述べた値とする。また、従来同様、不純物濃度のばらつきを考慮し、各ｎ型領域の不純物濃度Ｎｎを各ｐ型領域の不純物濃度Ｎｐに対して−１０％（図４）、０％（図５）および＋１０％（図６）としてシミュレーションを行った。

図４〜図６を図２６〜図２８（従来例）と比較すると、いずれの場合も、従来構造に対して素子周縁部３０の負性抵抗が現われるアバランシェ電圧が高く、素子活性部で流すことができるアバランシェ電流が大きくなっているので、アバランシェ耐量を向上させることができる。また、ｎ型領域の不純物濃度が±１０％変動しても、２５０Ａ／ｃｍ²以上のアバランシェ耐量が得られる（図６参照）。さらに、第３のｐ型領域３４ｂがガードリングとしても機能するので、容易に耐圧を確保することができる。図１のｙ方向、すなわち並列ｐｎ構造のストライプに平行な方向については、第３の並列ｐｎ構造が、ｐベース領域１３ａとｎ型チャネルストッパー領域５０とに挟まれているため、耐圧の低下はほとんどない。

また、第３の並列ｐｎ構造の不純物濃度が第２の並列ｐｎ構造の不純物濃度よりも低いことにより、素子活性部付近の表面電界が緩和されるので、容易に高耐圧化を図ることができる。さらに、第１の並列ｐｎ構造と第２の並列ｐｎ構造との間にピッチの変わり目となる接続部がなく、また第３の並列ｐｎ構造が薄いので、この部分における耐圧の低下を回避することができる。また、ｎ型チャネルストッパー領域５０が設けられていることによって、耐圧を安定化させることができる。また、フィールドプレート電極ＦＰが設けられていることによって、フィールドプレート電極ＦＰの下の酸化膜３３で分担する電圧分が、ピッチの変わり目となる接続部でのチャージインバランスにより生じる耐圧低下分を補償するため、容易に耐圧を確保することができる。

実施の形態２．
図７は本発明の実施の形態２にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図８は図７中のＡ−Ａ’線に沿って切断した状態を示す縦断面図、図９は図７中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。実施の形態２の縦形ＭＯＳＦＥＴは、実施の形態１の変形例であり、実施の形態１と異なる点は、以下の通りである。すなわち、第３のｎ型領域３４ａと第３のｐ型領域３４ｂの不純物濃度が同じであり、かつ第３のｐ型領域３４ｂの幅Ｗｐが第３のｎ型領域３４ａの幅Ｗｎよりも広い。例えば、第３のｎ型領域３４ａおよび第３のｐ型領域３４ｂの不純物濃度は、４．８×１０¹⁴ｃｍ^-3であり、第３のｐ型領域３４ｂの幅Ｗｐは、第３のｎ型領域３４ａの幅Ｗｎの１２０％以上である。

また、素子周縁部３０の表層部にある第３の並列ｐｎ構造における繰り返しピッチの方向がドレイン・ドリフト部２２の第１の並列ｐｎ構造における繰り返しピッチの方向に対して直交している。繰り返しピッチＰ２が狭い第３の並列ｐｎ構造の厚さが第１の並列ｐｎ構造の厚さよりも十分薄ければ、第３の並列ｐｎ構造は第１の並列ｐｎ構造に対して直交していても平行であっても構わない。

実施の形態２では、第３のｐ型領域３４ｂの幅Ｗｐを広げることによってチャージインバランスを達成しているので、実施の形態１と同様の効果が得られる。加えて、第３のｐ型領域３４ｂの不純物量を制御する際に、第３のｐ型領域３４ｂの不純物濃度を制御するよりも第３のｐ型領域３４ｂの幅を制御する方が容易であるので、実施の形態２の方が実施の形態１よりも量産性が高いという効果が得られる。さらに、第３の並列ｐｎ構造と第１の並列ｐｎ構造とが交差していることにより、設計の自由度が高くなるという利点がある。

実施の形態３．
図１０は本発明の実施の形態３にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図１１は図１０中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。実施の形態３の縦形ＭＯＳＦＥＴは、実施の形態２の変形例であり、実施の形態２と異なる点は、以下の通りである。すなわち、第１〜第３の並列ｐｎ構造におけるｐ型領域２２ｂ’，３０ｂ’，３４ｂ’およびｎ型領域２２ａ’，３０ａ’，３４ａ’は縦形層状ではあるが、平面的にはストライプ状ではなく、ｐ型領域２２ｂ’，３０ｂ’，３４ｂ’が平面的に六方格子点状にあり、その残余部分がｎ型領域２２ａ’，３０ａ’，３４ａ’となっている。逆に、ｎ型領域が六方格子点状にあり、その残余部分がｐ型領域となっていてもよい。

また、第３の並列ｐｎ構造において第３のｐ型領域３４ｂ’の不純物量が第３のｎ型領域３４ａ’の不純物量よりも多くなっていれば、第１〜第３の並列ｐｎ構造の平面的な形状は、六方格子に限らず、三方格子や四方格子等の多角形格子でもよい。さらに、第１〜第３の並列ｐｎ構造のうち、いずれかの並列ｐｎ構造が平面的に格子点状であり、その他の並列ｐｎ構造が平面的にストライプ状であってもよい。なお、本例の場合も、第３の並列ｐｎ構造のうち、第３のｎ型領域３４ａａ’および第３のｐ型領域３４ｂａ’は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。

また、実施の形態３では、図１１に示すように、第１および第２の並列ｐｎ構造とｎ⁺ドレイン層１１との間にｎ型バッファー領域６１が設けられている。なお、ｎ型バッファー領域６１がなくてもよい。実施の形態３によれば、並列ｐｎ構造の平面的な形状に関係なく、またｎ型バッファー領域６１の有無に関係なく、アバランシェ降伏時の負性抵抗に入る電圧値を高めることができるので、アバランシェ耐量を向上させることができる。

実施の形態４．
図１２は本発明の実施の形態４にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図１３は図１２中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。実施の形態４の縦形ＭＯＳＦＥＴは、素子周縁部３０の基板表面側の表層域に、第３の並列ｐｎ構造の代わりに、不純物濃度の低いｐ型領域３４ｄが配置されている。このｐ型領域３４ｄの一部は、実施の形態１と同様に、酸化膜３３を介して、ｐベース領域１３ａに接続するフィールドプレート電極ＦＰに覆われている。

実施の形態４では、ｐ型領域３４ｄにおいて表面電界の緩和を図っている。ｐ型領域３４ｄの不純物濃度については、ソース、ドレイン、ゲート間に電圧が印加されたときに、ｐ型領域３４ｄが空乏化するような不純物濃度でなければ耐圧の低下を招くため、第２のｐ型領域３０ｂの不純物濃度よりも低いことが望ましい。例えば、ｐ型領域３４ｄの不純物濃度は４．８×１０¹⁴ｃｍ^-3である。その他の寸法や濃度等は、実施の形態１と同じである。また、抵抗の高いｐ型領域３４ｄは、ｎ型不純物とｐ型不純物との双方をドープしたものとなる。ｎ型不純物とｐ型不純物は相互に補償するため、概ね同量ドープされた領域は高抵抗領域として作用する。従って、ｐ型不純物の量をｎ型不純物よりも多くすることによって、抵抗の高いｐ型領域を容易に形成することができる。さらには、抵抗の高いｐ型領域の不純物濃度は各不純物量あるいは各不純物が導入される領域の幅で容易に制御できるので、量産性よく製造することが可能となる。

次に、本発明者らが、図１２および図１３に示す構造の６００Ｖクラスの縦形ＭＯＳＦＥＴ素子について、アバランシェ降伏時における素子周縁部と素子活性部の電流電圧特性のシミュレーションを行った結果を、図１４〜図１６に示す。なお、シミュレーションに用いた並列ｐｎ構造の各部の寸法および不純物濃度は、ｐ型領域３４ｄの不純物濃度を４．８×１０¹⁴ｃｍ^-3とした以外は、実施の形態１において述べた値と同じである。また、実施の形態１と同様に、不純物濃度のばらつきを考慮し、各ｎ型領域の不純物濃度Ｎｎを各ｐ型領域の不純物濃度Ｎｐに対して−１０％（図１４）、０％（図１５）および＋１０％（図１６）としてシミュレーションを行った。

図１４〜図１６を図２６〜図２８（従来例）と比較すると、いずれの場合も、従来構造に対して素子周縁部３０の負性抵抗が現われるアバランシェ電圧が高く、素子活性部で流すことができるアバランシェ電流が大きくなっているので、アバランシェ耐量を向上させることができる。また、ｎ型領域の不純物濃度が±１０％変動しても、３４０Ａ／ｃｍ²以上のアバランシェ耐量が得られる（図１５参照）。

実施の形態５．
図１７は本発明の実施の形態５にかかる縦形ＭＯＳＦＥＴ素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態５にかかる縦形ＭＯＳＦＥＴ素子のチップを、例えば図１中のＡ−Ａ’線に相当する切断線に沿って切断したときの切断面に相当する。

実施の形態５の縦形ＭＯＳＦＥＴは、最も外側のｐベース領域（以下、最外周ｐベース領域とする）１３ｂにおいて、ソース電極１７に接触するｐ⁺コンタクト領域２６よりも外側で、かつ酸化膜３３により覆われた部分の幅Ｗｂが、第１のｎ型領域２２ａと第１のｐ型領域２２ｂよりなる第１の並列ｐｎ構造の繰り返しピッチＰ１よりも広くなっていることを除いて、図２４に示す従来の構成と同じである。最外周ｐベース領域１３ｂにおいて、ｐ⁺コンタクト領域２６は、相対的に不純物濃度が高い第２の部分に相当し、それ以外のｐ領域は、相対的に不純物濃度が低い第１の部分に相当する。

図１７に示すように、実施の形態５では、実施の形態１と同様に、第２のｎ型領域３０ａと第２のｐ型領域３０ｂよりなる第２の並列ｐｎ構造が第１の並列ｐｎ構造と連続しており、ピッチが不連続になるピッチの変わり目の部分が存在しない。それによって、チャージインバランスによる耐圧の低下が緩和されている。

特に限定しないが、例えば実施の形態５の縦形ＭＯＳＦＥＴが耐圧６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドレイン・ドリフト部２２の厚さ（深さ方向）は４４．０μｍ、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第１のｎ型領域２２ａおよび第１のｐ型領域２２ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3である。

素子周縁部３０の第２の並列ｐｎ構造の厚さ（深さ方向）は３１．０μｍ、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第２のｎ型領域３０ａおよび第２のｐ型領域３０ｂの不純物濃度は２．４×１０¹⁵ｃｍ^-3である。素子周縁部３０の第３の並列ｐｎ構造の厚さ（深さ方向）は１３．０μｍ、第３のｎ型領域３４ａおよび第３のｐ型領域３４ｂの幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。第３のｎ型領域３４ａおよび第３のｐ型領域３４ｂの不純物濃度は４．８×１０¹⁴ｃｍ^-3である。

ｐベース領域１３ａの拡散深さおよび表面不純物濃度はそれぞれ３．０μｍおよび１．０×１０¹⁷ｃｍ^-3、ｐ⁺コンタクト領域２６の拡散深さおよび表面不純物濃度はそれぞれ１．０μｍおよび４．０×１０¹⁹ｃｍ^-3である。ｎ⁺ソース領域１４の拡散深さおよび表面不純物濃度はそれぞれ１．０μｍおよび３．０×１０²⁰ｃｍ^-3、表面ドリフト領域となる挾間領域１２ｅの拡散深さおよび表面不純物濃度はそれぞれ２．５μｍおよび２．０×１０¹⁶ｃｍ^-3である。

ｎ⁺ドレイン層１１の厚さおよび不純物濃度はそれぞれ３００μｍおよび２．０×１０¹⁸ｃｍ^-3、ｎ型チャネルストッパー領域５０の幅および不純物濃度はそれぞれ３０．０μｍおよび６．０×１０¹⁵ｃｍ^-3である。最外周ｐベース領域１３ｂにおいて、その拡散深さ、ｐ⁺コンタクト領域２６よりも外側で酸化膜３３に覆われた部分の幅Ｗｂ、および表面不純物濃度はそれぞれ３．０μｍ、５０μｍおよび１．０×１０¹⁷ｃｍ^-3である。

実施の形態１においては、アバランシェ降伏時の負性抵抗の発生原理に基づいて、アバランシェ耐量を高めるためには、素子周縁部３０においてアバランシェ電流が流れたときに表面側の電界が緩和されるような構造とすればよいことを説明した。それ以外にも、上記原理によれば、アバランシェ耐量を高めるために、アバランシェ電流が流れる最外周ｐベース領域１３ｂの抵抗を高くすればよいことがわかる。そこで、実施の形態５では、最外周ｐベース領域１３ｂの不純物濃度を低くし、かつアバランシェ電流が流れる部分の幅Ｗｂを広くすることによって、負性抵抗の緩和を図る構造としている。

ここで、アバランシェ降伏時の負性抵抗を回避するには、最外周ｐベース領域１３ｂの抵抗値が最外周ｐベース領域１３ｂの全体で２Ω以上であればよい。その理由は、従来例においてｎ型領域の不純物濃度Ｎｎがｐ型領域の不純物濃度Ｎｐよりも高い場合の素子周縁部の負性抵抗値が２Ω前後であるからである。例えば、実施の形態５において、最外周ｐベース領域１３ｂの総周縁長（全長）、シート抵抗および幅Ｗｂがそれぞれ約１６ｍｍ、８００Ω／□および５０μｍである場合、最外周ｐベース領域１３ｂの全体で抵抗値は２．５Ω程度になる。この場合には、最外周ｐベース領域１３ｂの一部に局所的にアバランシェが発生しても、電流の集中が緩和される。

その一方で、素子がオン状態のときには、最外周ｐベース領域１３ｂは、電流を流さない無効領域となる。従って、面積効率をよくするためには、最外周ｐベース領域１３ｂの幅はできるだけ狭いのが望ましい。しかし、アバランシェ降伏時の負性抵抗を回避するには、最外周ｐベース領域１３ｂの幅をある程度、広くする必要がある。具体的には、最外周ｐベース領域１３ｂの幅は、前記繰り返しピッチＰ１よりも広ければよい。

次に、本発明者らが、図１７に示す構造の６００Ｖクラスの縦形ＭＯＳＦＥＴ素子について、アバランシェ降伏時における素子周縁部と素子活性部の電流電圧特性のシミュレーションを行った結果を、図１８〜図２０に示す。なお、シミュレーションに用いた並列ｐｎ構造の各部の寸法および不純物濃度は、実施の形態５において先に述べた値とする。また、従来同様、不純物濃度のばらつきを考慮し、各ｎ型領域の不純物濃度Ｎｎを各ｐ型領域の不純物濃度Ｎｐに対して−１０％（図１８）、０％（図１９）および＋１０％（図２０）としてシミュレーションを行った。

図２０と図２８（従来例）の比較より明らかなように、ｐ型領域の不純物濃度Ｎｐがｎ型領域の不純物濃度Ｎｎよりも低い場合、負性抵抗が緩和されて正性抵抗になっているので、アバランシェ耐量を向上させることができる。それに対して、図１８と図２６（従来例）の比較、および図１９と図２７（従来例）の比較より明らかなように、ｐ型領域の不純物濃度Ｎｐがｎ型領域の不純物濃度Ｎｎよりも高い場合、および両者が等しい場合には、負性抵抗はほとんど緩和されていない。これは、アバランシェ電流が最外周ｐベース領域１３ｂの途中または一部分にしか流れないからである。

しかし、いずれの場合も、素子周縁部３０の負性抵抗が現われるアバランシェ電圧が高いので、高いアバランシェ耐量を確保することができる。図１８〜図２０より、ｎ型領域の不純物濃度が±１０％変動しても、３００Ａ／ｃｍ²程度のアバランシェ耐量を確保することができる（図１９参照）。

なお、前記特許文献４には、最外周ｐベース領域においてその中の高濃度ｐ領域よりも素子周縁部側の部分の幅が若干広い断面構造の図（例えば、図１４）が記載されているが、当該特許文献では、アバランシェ降伏時に現われる負性抵抗については考慮されていない。また、特許文献４の例えば図１４を参照するとわかるように、最外周ｐベース領域においてその中の高濃度ｐ領域よりも素子周縁部側の部分で、かつ酸化膜により覆われた部分の幅は、特に広いわけではない。実施の形態５は、特許文献４の例えば図１４と比べて、当該部分の幅が極めて広い点で、特許文献４に記載されている素子とは異なる。

実施の形態６．
図２１は本発明の実施の形態６にかかる縦形ＭＯＳＦＥＴ素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態６にかかる縦形ＭＯＳＦＥＴ素子のチップを、例えば図１中のＡ−Ａ’線に相当する切断線に沿って切断したときの切断面に相当する。

実施の形態６の縦形ＭＯＳＦＥＴは、実施の形態５の変形例であり、実施の形態５と異なる点は、以下の通りである。すなわち、第３のｎ型領域３４ａと第３のｐ型領域３４ｂよりなる第３の並列ｐｎ構造が最外周ｐベース領域１３ｂに接続していない。このような構造でも、ｐ型領域の不純物濃度Ｎｐがｎ型領域の不純物濃度Ｎｎよりも低い場合に、最外周ｐベース領域１３ｂのコーナー部でアバランシェが発生し、アバランシェ電流が最外周ｐベース領域１３ｂの、ｐ⁺コンタクト領域２６よりも外側の幅の広い部分を通ってソース電極１７へ流れるので、アバランシェ降伏時の負性抵抗が緩和される。従って、実施の形態５と同様の効果が得られる。

実施の形態７．
図２２は本発明の実施の形態７にかかる縦形ＭＯＳＦＥＴ素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態７にかかる縦形ＭＯＳＦＥＴ素子のチップを、例えば図１中のＡ−Ａ’線に相当する切断線に沿って切断したときの切断面に相当する。

実施の形態７の縦形ＭＯＳＦＥＴは、実施の形態５の変形例であり、実施の形態５と異なる点は、以下の通りである。すなわち、第３のｎ型領域３４ａと第３のｐ型領域３４ｂよりなる第３の並列ｐｎ構造がｎ⁺ドレイン層１１まで達していることである。つまり、実施の形態７では、第２のｎ型領域３０ａと第２のｐ型領域３０ｂよりなる第２の並列ｐｎ構造が設けられていない。このような構造でも、実施の形態５と同様に、ｐ型領域の不純物濃度Ｎｐがｎ型領域の不純物濃度Ｎｎよりも低い場合のアバランシェ降伏時の負性抵抗が緩和されるので、実施の形態５と同様の効果が得られる。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、表面エッジ構造にフィールドプレート構造を適用する代わりに、ガードリングを用いてもよいし、表面エッジ構造が素子活性部の最外周部に位置するｐベース領域１３ｂの曲率を十分緩和することができる構造であれば、フィールドプレート構造やガードリング構造だけでなく、それら両者を併用した構造であってもよい。また、基板の第１主面側に形成された素子活性部とは、例えば縦形ＭＯＳＦＥＴの場合は第１主面側で反転層を形成するチャネル拡散層とソース領域を含むスイッチング部、バイポーラトランジスタの場合はエミッタまたはコレクタ領域を含むスイッチング部であり、ドリフト部の第１主面側で導通と非導通の選択機能を持つ能動部分または受動部分を指すので、本発明はＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等にも適用できる。

以上のように、本発明は、大電力用半導体装置に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。

本発明の実施の形態１にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。 図１中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。 図１中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。 図１中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 本発明の実施の形態２にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。 図７中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。 図７中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。 本発明の実施の形態３にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。 図１０中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。 本発明の実施の形態４にかかる縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。 図１２中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。 図１２中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１２中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１２中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 本発明の実施の形態５にかかる縦形ＭＯＳＦＥＴ素子の要部を示す縦断面図である。 図１７に示す部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１７に示す部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図１７に示す部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 本発明の実施の形態６にかかる縦形ＭＯＳＦＥＴ素子の要部を示す縦断面図である。 本発明の実施の形態７にかかる縦形ＭＯＳＦＥＴ素子の要部を示す縦断面図である。 従来の縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。 図２３中のＡ−Ａ’線に沿って切断した状態を示す縦断面図である。 図２３中のＢ−Ｂ’線に沿って切断した状態を示す縦断面図である。 図２３中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図２３中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。 図２３中のＡ−Ａ’線に沿う部分でのアバランシェ降伏時における電流電圧特性のシミュレーション結果を示す特性図である。

符号の説明

ＦＰ フィールドプレート電極
１１ 第１導電型の低抵抗層（ｎ⁺ドレイン層）
１３ｂ 最外周ｐベース領域
２２ 縦形ドリフト部（ドレイン・ドリフト部）
２２ａ，２２ａ’ 第１の縦形第１導電型領域（第１のｎ型領域）
２２ｂ，２２ｂ’ 第１の縦形第２導電型領域（第１のｐ型領域）
３０ 素子周縁部
３０ａ，３０ａ’ 第２の縦形第１導電型領域（第２のｎ型領域）
３０ｂ，３０ｂ’ 第２の縦形第２導電型領域（第２のｐ型領域）
３３ 絶縁膜（酸化膜）
３４ａ，３４ａａ，３４ａｂ，３４ａ’，３４ａａ’ 第３の縦形第１導電型領域（第３のｎ型領域）
３４ｂ，３４ｂａ，３４ｂｂ，３４ｂ’，３４ｂａ’ 第３の縦形第２導電型領域（第３のｐ型領域）
３４ｄ 第２導電型領域（ｐ型領域）
５０ ｎ型チャネルストッパー領域

Claims (16)

1. 基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、
   前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも高い不純物濃度の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、
   前記第２の縦形第１導電型領域の不純物濃度と前記第２の縦形第２導電型領域の不純物濃度とが同じであることを特徴とする半導体素子。
2. 前記第３の縦形第２導電型領域の不純物濃度は、前記第３の縦形第１導電型領域の不純物濃度の１２０％以上であることを特徴とする請求項１に記載の半導体素子。
3. 基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、
   前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも広い幅の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、
   前記第２の縦形第１導電型領域の幅と前記第２の縦形第２導電型領域の幅とが同じであることを特徴とする半導体素子。
4. 前記第３の縦形第２導電型領域の幅は、前記第３の縦形第１導電型領域の幅の１２０％以上であることを特徴とする請求項３に記載の半導体素子。
5. 前記第２の部分の不純物濃度は、前記第１の部分の不純物濃度よりも低いことを特徴とする請求項１〜４のいずれか一つに記載の半導体素子。
6. 基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、
   前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも高いキャリア濃度の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、
   前記第２の縦形第１導電型領域のキャリア濃度と前記第２の縦形第２導電型領域のキャリア濃度とが同じであることを特徴とする半導体素子。
7. 前記第３の縦形第２導電型領域のキャリア濃度は、前記第３の縦形第１導電型領域のキャリア濃度の１２０％以上であることを特徴とする請求項６に記載の半導体素子。
8. 基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、
   前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と、該第３の縦形第１導電型領域よりも多いキャリア量の第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合してなる第３の並列ｐｎ構造よりなる第２の部分を有し、
   前記第２の縦形第１導電型領域のキャリア量と前記第２の縦形第２導電型領域のキャリア量とが同じであることを特徴とする半導体素子。
9. 前記第３の縦形第２導電型領域のキャリア量は、前記第３の縦形第１導電型領域のキャリア量の１２０％以上であることを特徴とする請求項８に記載の半導体素子。
10. 基板の第１主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが交互に繰り返し接合してなる第１の並列ｐｎ構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の繰り返しピッチを以って交互に繰り返し接合してなる第２の並列ｐｎ構造よりなる第１の部分を有する半導体素子であって、
    前記素子周縁部は、前記基板の第１主面側である表層域に、前記第１の繰り返しピッチよりも広い第２導電型領域よりなる第２の部分を有し、
    前記第２の部分の第２導電型の不純物濃度は、前記第２の縦形第２導電型領域の不純物濃度よりも低く、
    前記第２の部分の全体に、第１導電型の不純物と第２導電型の不純物との双方がドープされていることを特徴とする半導体素子。
11. 前記第２の部分の一部は、前記素子活性部に設けられた第２導電型領域の端部の下側に配置されていることを特徴とする請求項１〜１０のいずれか一つに記載の半導体素子。
12. 前記第２の部分の厚さは、前記第１の部分と前記第２の部分を足した厚さの５０％以下であることを特徴とする請求項１〜１１のいずれか一つに記載の半導体素子。
13. 前記第１の部分と前記第２の部分の外周に、第１導電型のチャネルストッパー領域を有することを特徴とする請求項１〜１２のいずれか一つに記載の半導体素子。
14. 前記チャネルストッパー領域は、前記低抵抗層に接続していることを特徴とする請求項１３に記載の半導体素子。
15. 前記第２の部分は、絶縁膜で覆われていることを特徴とする請求項１〜１４のいずれか一つに記載の半導体素子。
16. 前記第２の部分の一部は、前記絶縁膜を介してフィールドプレート電極で覆われていることを特徴とする請求項１５に記載の半導体素子。

Images