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JP2007173418A - 半導体装置 - Google Patents

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Wataru Saito
渉 齋藤
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Toshiba Corp
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Abstract

【課題】高耐圧かつ高アバランシェ耐量が得られる半導体装置を提供すること。
【解決手段】終端側におけるｎ＋層２の主面上にｎ型領域１０とｐ型領域１１とが並列して設けられ、ｎ型領域１０及びｐ型領域１１の上に高抵抗半導体層１２が設けられ、高抵抗半導体層１２の上にｎ型領域１３とｐ型領域１４とが並列して設けられ、第１の主電極７側ではｎ型ピラー領域３の不純物量がｐ型ピラー領域４の不純物量よりも少なく、第２の主電極１側ではｎ型ピラー領域３の不純物量がｐ型ピラー領域４の不純物量よりも多くなるように、ｎ型ピラー領域３とｐ型ピラー領域４のうち少なくとも一方の不純物量が、第１の主電極７から第２の主電極１に向かう方向で徐々に変化している。
【選択図】図１

Description

本発明は、半導体装置に関し、特にスーパージャンクション構造を有する半導体装置に関する。
従来より、パワーエレクトロニクス用途に適した縦形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。そのＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存する。ドリフト層の不純物濃度を高くすれば低抵抗にできるが、所望の耐圧を確保するために、不純物濃度を高くすることには限界がある。すなわち、素子耐圧とオン抵抗にはトレードオフの関係がある。このトレードオフを改善することが低消費電力素子には重要となる。
そのトレードオフを改善するＭＯＳＦＥＴの一例として、ドリフト層に、ｐ型ピラー領域とｎ型ピラー領域とを並列して設けた「スーパージャンクション構造」と呼ばれる構造を有するものが知られている。これは、ｐ型ピラー領域とｎ型ピラー領域に含まれる不純物量を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高濃度でドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗の素子を実現する。
また、スーパージャンクション構造を有する半導体装置において、耐圧やアバランシェ耐量は、素子部の構造だけでなく、終端部の構造にも依存する。
例えば特許文献１には、終端部にも素子部と同様にスーパージャンクション構造を設けた半導体装置が開示されているが、この構造では不純物量ばらつきに対する終端部の耐圧低下の程度が大きくなってしまう。
また、終端部にスーパージャンクション構造を設けない場合、アバランシェ降伏が起こると、発生した電子と正孔により、終端部の上部と下部の電界が増大し、降伏電流が増加して素子が破壊に至りやすい。つまり、アバランシェ耐量が小さい。
特開２００３−１１５５８９号公報
本発明は、高耐圧かつ高アバランシェ耐量が得られる半導体装置を提供する。
本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域に隣接して、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第２導電型の第４の半導体領域と、
前記第３の半導体領域及び前記第４の半導体領域の上に設けられた高抵抗半導体層と、
前記高抵抗半導体層の上に設けられた第１導電型の第５の半導体領域と、
前記第５の半導体領域に隣接して、前記高抵抗半導体層の上に設けられた第２導電型の第６の半導体領域と、
を備え、
前記第１の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、前記第２の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多くなるように、前記第１の半導体ピラー領域と前記第２の半導体ピラー領域のうち少なくとも一方の不純物量が、前記第１の主電極から前記第２の主電極に向かう方向で徐々に変化していることを特徴とする半導体装置が提供される。
また、本発明の他の態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第１導電型の第３の半導体領域と、
前記第３の半導体領域の上に設けられた高抵抗半導体層と、
前記高抵抗半導体層の上に設けられた第２導電型の第４の半導体領域と、
を備え、
前記第１の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、前記第２の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多くなるように、前記第１の半導体ピラー領域と前記第２の半導体ピラー領域のうち少なくとも一方の不純物量が、前記第１の主電極から前記第２の主電極に向かう方向で徐々に変化していることを特徴とする半導体装置が提供される。
また、本発明のさらに他の態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第１の主電極側の上部では、前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第２の主電極側の下部では、前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多く、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記上部と前記下部との間の部分では、前記第１の半導体ピラー領域の不純物量と前記第２の半導体ピラー領域の不純物量とが略等しいことを特徴とする半導体装置が提供される。
本発明によれば、高耐圧かつ高アバランシェ耐量な半導体装置が提供される。
以下に、図面を参照しつつ、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、各図面中の同一部分には同一符号を付している。
［第１の実施形態］
図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
図２は、同半導体装置の要部平面構造を例示する模式平面図である。
高不純物濃度のｎ＋型シリコンの半導体層２の主面上に、ｎ型シリコンの第１のピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンの第２のピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、ストライプ状に並列して設けられている。
ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆるスーパージャンクション構造を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合部を形成している。そのスーパージャンクション構造の最外部には、最外ｐ型ピラー領域１５が、ｎ型ピラー領域３に隣接して設けられている。
ｐ型ピラー領域４の上には、ｐ型シリコンのベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。ベース領域５の表面には、ｎ＋型シリコンのソース領域（第２の半導体領域）６が選択的に設けられている。
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、第１の主電極としてソース電極７が設けられ、ソース領域６はそのソース電極７に電気的に接続されている。
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜８が設けられている。絶縁膜８は、例えば、シリコン酸化膜であり、膜厚は約０．１マイクロメータである。なお、絶縁膜８は、チャネル（ｎ型ピラー領域３とソース領域６との間のベース領域５表面）の上に形成されるゲート絶縁膜と、ゲート電極-ソース電極間の層間絶縁膜と、をまとめて表したものである。
絶縁膜（ゲート絶縁膜）８の上には、制御電極（ゲート電極）９が設けられている。半導体層２の主面の反対側の面には、第２の主電極としてドレイン電極１が設けられている。
以上の構成要素は、半導体装置における素子部２８の主要な要素を構成する。制御電極９に所定の制御電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー領域３とが導通する。その結果、ソース領域６、ｎ型ピラー領域３、半導体層２を介して、ソース電極７とドレイン電極１間に主電流経路が形成され、それら電極７、１間はオン状態とされる。
また、本実施形態では、ｎ型ピラー領域３とｐ型ピラー領域４それぞれの不純物量が、ソース電極７からドレイン電極１に向かう方向（厚さ方向）で徐々に変化している。ｐ型ピラー領域４の不純物量は、ソース電極９からドレイン電極１に向かって徐々に少なくなり、ｎ型ピラー領域３の不純物量は、ソース電極９からドレイン電極１に向かって徐々に多くなっている。
すなわち、スーパージャンクション構造において、ソース電極７側の上部では、ｎ型ピラー領域３の不純物量がｐ型ピラー領域４の不純物量よりも少なく、ドレイン電極１側の下部では、ｎ型ピラー領域３の不純物量がｐ型ピラー領域４の不純物量よりも多い。これにより、スーパージャンクション構造の上部と下部における電界の増大を抑制でき、アバランシェ耐量を高めることができる。ピラー領域不純物量の厚さ方向の変化の程度は、例えば、ｐ型ピラー領域４の上部の不純物量が、下部の不純物量に対して、１．１〜２．３倍程度あることが望ましい。
スーパージャンクション構造における電界分布を決めるのは、ｎ型ピラー領域３の不純物量と、ｐ型ピラー領域４の不純物量との差であるため、ｎ型ピラー領域３及びｐ型ピラー領域４の両方の不純物量を厚さ方向で変化させても、どちらか一方のピラー領域の不純物量は厚さ方向で一様にし、他方のピラー領域のみの不純物量を厚さ方向で変化させてもよい。
なお、ここでの「不純物量」とは、ピラー領域中に含まれる不純物の量であり、不純物濃度［ｃｍ−３］とピラー領域断面積［ｃｍ−２］との積である。したがって、ピラー領域の不純物濃度と、ピラー領域断面積の少なくともどちらか一方を厚さ方向で変化させれば、ピラー領域の不純物量を厚さ方向で変化させることができる。
以上述べた素子部２８よりも外側には終端部２９が形成されている。その終端部２９における半導体層２の主面上には、ｎ型シリコンの終端下部ｎ型領域（第３の半導体領域）１０と、ｐ型シリコンの終端下部ｐ型領域（第４の半導体領域）１１とが、ストライプ状に並列して設けられている。
終端下部ｎ型領域１０と終端下部ｐ型領域１１は互いに隣接してｐｎ接合を形成している。また、終端下部ｎ型領域１０の不純物量の方が、終端下部ｐ型領域１１の不純物量よりも多い。
終端下部ｎ型領域１０及び終端下部ｐ型領域１１の上には、これらよりも高抵抗な高抵抗半導体層１２が設けられている。高抵抗半導体層１２の上には、ｎ型シリコンの終端上部ｎ型領域（第５の半導体領域）１３と、ｐ型シリコンの終端上部ｐ型領域（第６の半導体領域）１４とが、ストライプ状に並列して設けられている。
終端上部ｎ型領域１３と終端上部ｐ型領域１４は互いに隣接してｐｎ接合を形成している。また、終端上部ｎ型領域１３の不純物量の方が、終端上部ｐ型領域１４の不純物量よりも少ない。
高抵抗半導体層１２を介して、終端下部ｎ型領域１０の上に終端上部ｎ型領域１３が位置し、終端下部ｐ型領域１１の上に終端上部ｐ型領域１４が位置している。また、最も内側の終端上部ｎ型領域１３は、最も外側のベース領域５に接している。
高抵抗半導体層１２は、ｎ型ピラー領域３、ｐ型ピラー領域４、１５、終端下部ｎ型領域１０、終端下部ｐ型領域１１、終端上部ｎ型領域１３、終端上部ｐ型領域１４よりも高抵抗である。
終端上部ｎ型領域１３及び終端上部ｐ型領域１４の表面の一部には、高電圧が印加されたときに横方向に空乏層を伸ばし、高耐圧を実現するためのｐ型シリコンのリサーフ（Reduced Surface Field）領域１７が形成されている。リサーフ領域１７は、最外部のベース領域５に接している。
終端部２９の最外部には、ｎ型シリコンのフィールドストップ層１６が形成されているため、チップのダイシングラインに空乏層が到達せず、リーク電流の発生や耐圧変化などの信頼性低下を防げる。このため、高抵抗半導体層１２は、ｐ型でもｎ型でも実施可能である。フィールドストップ層１６は、ｎ型ピラー領域３と同時に形成することが可能である。また、終端部２９の上には絶縁膜１８が設けられている。また、フィールドストップ層１６の表面上にフィールドストップ電極を形成してもよい。
ここで、本発明者が本発明に至る過程で検討した比較例について説明する。
図３は、比較例１の半導体装置の要部断面構造を例示する模式断面図である。
図４は、比較例２の半導体装置の要部断面構造を例示する模式断面図である。
図３に表される比較例１では、終端部に、スーパージャンクション構造が設けられていない。
図４に表される比較例２では、終端部に、素子部と同様なスーパージャンクション構造が設けられている。すなわち、上部と下部との間にもスーパージャンクション構造が設けられている。
スーパージャンクション構造を構成するｎ型ピラー領域とｐ型ピラー領域との不純物量がばらつく（等しくなくなる）と、耐圧が低下してしまう。また、耐圧低下の程度は、素子部だけでなく、終端部の構造にも大きく依存する。
図５は、ｎ型ピラー領域とｐ型ピラー領域との不純物量ばらつき（横軸）に対する、耐圧変化（縦軸）を表すグラフである。
実線の細線は、本発明実施形態（図１）、比較例１（図３）および比較例２（図４）に共通な素子部の耐圧変化を表す。
終端部にスーパージャンクション構造を設けない比較例１では、素子部の不純物量がばらついても、２点鎖線で表されるように終端部の耐圧は殆ど変化しない。素子耐圧は、素子部と終端部のどちらか低い方の耐圧で決まり、比較例１では、必要耐圧を得るための不純物量ばらつきのマージンは、素子部の不純物量ばらつきのマージンａとなる。
終端部にも素子部と同様なスーパージャンクション構造を設ける比較例２では、１点鎖線で表されるように、不純物量ばらつきに対する終端部の耐圧低下の程度が大きい。しかも、終端部の耐圧変化のグラフは、素子部の耐圧変化のグラフに対してずれている。そして、素子耐圧は、素子部と終端部のどちらか低い方の耐圧で決まるため、比較例２では、必要耐圧を得るための不純物量ばらつきのマージンｂが、比較例１に比べて狭くなってしまう。
図１に表される本実施形態では、終端部２９において下部と上部のみにスーパージャンクション構造を設け、それら下部と上部との間には高抵抗半導体層１２を設けているため、終端部２９の耐圧はｎ型領域及びｐ型領域の不純物量ばらつきに対して低下し難く、実線の太線で表されるように、素子部２８よりも高い耐圧を得ることができる。このため、本実施形態では、比較例１と同様に、必要耐圧を得るための不純物量ばらつきのマージンを比較的広く確保できる。この結果、高いプロセス精度を要求されず、低コスト化を図れる。
また、パワーＭＯＳＦＥＴでは、高アバランシェ耐量も要求される。アバランシェ耐量は、素子を破壊せずに流すことができるアバランシェ降伏による電流の大きさで決まる。アバランシェ耐量も、素子部だけでなく終端部の構造にも依存する。
図６は、ｎ型ピラー領域とｐ型ピラー領域との不純物量ばらつき（横軸）に対する、アバランシェ耐量変化（縦軸）を表すグラフである。
比較例１、比較例２、本発明実施形態のアバランシェ耐量変化は、それぞれ、１点鎖線、２点鎖線、実線で表される。
比較例２では、終端部にもスーパージャンクション構造が設けられていることで、上部と下部の電界が小さくなる。これにより、必要耐量よりも高いアバランシェ耐量を得ることができる。
比較例１では、終端部にスーパージャンクション構造を設けないため、アバランシェ降伏が起こると、発生した電子と正孔により、上部と下部の電界が高まり、降伏電流が増大し、素子が破壊に至りやすい。つまり、アバランシェ耐量が小さい。
本発明実施形態では、終端部２９の下部に、ｎ型ピラー領域１０とｐ型ピラー領域１１によるスーパージャンクション構造が設けられ、終端部２９の上部に、ｎ型ピラー領域１３とｐ型ピラー領域１４によるスーパージャンクション構造が設けられているため、終端部上部と下部における電界の増大を抑制でき、高アバランシェ耐量を得ることができる。
終端部上部と下部における電界増大の抑制効果をより高めるためには、素子部２８のスーパージャンクション構造と同様に、終端下部スーパージャンクション構造では、ｎ型ピラー領域１０の不純物量がｐ型ピラー領域１１の不純物量よりも多く、終端上部スーパージャンクション構造では、ｐ型ピラー領域１４の不純物量がｎ型ピラー領域１３の不純物量よりも多いことが望ましい。
以上述べたように、本実施形態によれば、終端部のスーパージャンクション構造における不純物量ばらつきによる耐圧低下を抑制し、且つ、素子部と同様に上部と下部の電界強度を緩和することができ高アバランシェ耐量を実現できる。
また、終端上部に設けられるｎ型ピラー領域１３及びｐ型ピラー領域１４を、ベース領域５よりも深くすることで、ベース領域５の底部角部の電界が小さくなり、より高耐圧かつ高アバランシェ耐量を実現することができる。
本実施形態の構造は、例えば、イオン注入と埋め込みエピタキシャル成長とを複数回繰り返すプロセスによって得ることができる。
図７は、そのプロセスを模式的に表す図である。
すなわち、ｎ型ピラー領域３とｐ型ピラー領域４とをそれぞれ形成するための不純物イオンを、高抵抗半導体層表面に選択的に注入し、高抵抗半導体層で埋め込みエピタキシャル成長を行うプロセスを、イオン注入のドーズ量を変化させながら、複数回繰り返す。
終端下部ｎ型領域１０、終端下部ｐ型領域１１、終端上部ｎ型領域１３、終端上部ｐ型領域１４は、素子部のｎ型ピラー領域３、ｐ型ピラー領域４と同時に形成することができる。
また、素子部スーパージャンクション構造の最外部にあたる最外ｐ型ピラー領域１５は、片側側面だけでｎ型ピラー領域４に接するため、スーパージャンクション構造を完全空乏化させるために、最外ｐ型ピラー領域１５の不純物量は、両側面でｎ型ピラー領域４に接する内側のｐ型ピラー領域４の不純物量の半分にする必要がある。このため、最外ｐ型ピラー領域１５を設ける部分には、２回の埋め込みプロセスにつき１回の頻度でｐ型領域を形成するようにすれば、最外ｐ型ピラー領域１５の不純物量を、ｐ型ピラー領域４の不純物量の半分にすることができる。また、素子部スーパージャンクション構造の最外部が、ｐ型ピラー領域で終わることに限らず、ｎ型ピラー領域で終わってもかまわない。
素子部スーパージャンクション構造のその他の製造方法としては、ｎ型半導体層中にトレンチを形成し、そのトレンチにｐ型半導体層の埋め込み成長を行う方法、トレンチを形成した後にトレンチ側壁にイオン注入を行う方法などが採用可能である。トレンチを形成した後、トレンチ内を結晶成長により埋め込むことでスーパージャンクション構造を形成する場合には、トレンチ形状をストレートにではなく、テーパー状にすることで、厚さ方向の不純物量を変化させることができる。
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
この半導体装置では、第１の実施形態と同様に上部と下部にのみスーパージャンクション構造が設けられた終端部の上に、絶縁膜１８を介して、ソース電極７に接続されたフィールドプレート電極１９が設けられている。これにより、第１の実施形態のように、リサーフ領域１７（図１参照）を設けなくても、終端部における横方向に速やかに空乏層を広げることができ、高耐圧を実現する。なお、フィールドプレート電極１９は、制御電極９に接続してもよい。
［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
終端部における半導体層２の主面上には、ｎ型シリコンの終端下部ｎ型領域（第３の半導体領域）２０が設けられている。終端下部ｎ型領域２０の上には、高抵抗半導体層１２が設けられ、高抵抗半導体層１２の上には、ｐ型シリコンの終端上部ｐ型領域（第４の半導体領域）２１が設けられている。本実施形態では、第１の実施形態と異なり、終端部の上部と下部はスーパージャンクション構造となっていない。高抵抗半導体層１２は、終端下部ｎ型領域２０及び終端上部ｐ型領域２１よりも高抵抗である。
本実施形態によれば、終端部下部に設けられた終端下部ｎ型領域２０と、終端部上部に設けられた終端上部ｐ型領域２１により、終端部下部と上部における電界の増大を抑制でき、高アバランシェ耐量を得ることができる。
また、本実施形態では、終端部にスーパージャンクション構造を形成しないことで、チャージアンバランスによる耐圧低下を抑えることができる。
また、終端上部ｐ型領域２１を、ベース領域５よりも深くすることで、ベース領域５の底部角部の電界が小さくなり、より高耐圧かつ高アバランシェ耐量を実現することができる。
本実施形態の構造は、例えば、イオン注入と埋め込みエピタキシャル成長とを複数回繰り返すプロセスによって得ることができる。
図１０は、そのプロセスを模式的に表す図である。
イオン注入と埋め込み成長を繰り返して素子部のスーパージャンクション構造を形成するプロセスにおいて、最底部のスーパージャンクション構造を形成するときに、終端下部ｎ型領域２０も同時に形成し、最上部のスーパージャンクション構造を形成するときに、終端上部ｐ型領域２１を同時に形成することができる。
また、第１の実施形態と同様、素子部スーパージャンクション構造を完全空乏化させるために、最外ｐ型ピラー領域１５の不純物量は、内側のｐ型ピラー領域４の不純物量の半分にする必要がある。このため、最外ｐ型ピラー領域１５を設ける部分には、２回の埋め込みプロセスにつき１回の頻度でｐ型領域を形成するようにすれば、最外ｐ型ピラー領域１５の不純物量を、ｐ型ピラー領域４の不純物量の半分にすることができる。
［第４の実施形態］
図１１は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
この半導体装置では、第３の実施形態と同様に、下部にｎ型領域２０が、上部にｐ型領域２１が設けられた終端部の上に、絶縁膜１８を介して、ソース電極７に接続されたフィールドプレート電極１９が設けられている。これにより、第３の実施形態のようにリサーフ領域１７（図９参照）を設けなくても、終端部における横方向に速やかに空乏層を広げることができ、高耐圧を実現する。なお、フィールドプレート電極１９は、制御電極９に接続してもよい。
［第５の実施形態］
図１２（ａ）は、本発明の第５の実施形態に係る半導体装置の要部断面構造であり、図１２（ｂ）は、その半導体装置におけるピラー領域の深さ方向（厚さ方向）の電界変化を表す模式図である。
本実施形態では、素子部スーパージャンクション構造において、ｎ型ピラー領域３３の不純物量は深さ方向で一様であり、ｐ型ピラー領域３４の不純物量は深さ方向で３段階に変化している。ｐ型ピラー領域３４の不純物量は、ベース領域５の直下で最も多く、底部（下部）で最も少なく、これらの中間部分では、ベース領域５の直下よりも少なく、底部よりも多く、かつ中間部分の不純物量は深さ方向で一様となっている。
すなわち、本実施形態では、素子部スーパージャンクション構造におけるソース電極７側の上部では、ｐ型ピラー領域３４の不純物量がｎ型ピラー領域３３の不純物量よりも多く、ドレイン電極１側の下部では、ｎ型ピラー領域３３の不純物量がｐ型ピラー領域３４の不純物量よりも多く、これら上部と下部との間の部分では、ｎ型ピラー領域３３の不純物量とｐ型ピラー領域３４の不純物量とが略等しい。
スーパージャンクション構造における電界分布を決めるのは、ｎ型ピラー領域３３の不純物量と、ｐ型ピラー領域３４の不純物量との差であるため、ｎ型ピラー領域３３及びｐ型ピラー領域３４の両方の不純物量を上部と下部で変化させても、どちらか一方のピラー領域の不純物量を厚さ方向で一様にし、他方のピラー領域の不純物量のみ上部と下部で変化させてもよい。また、ここでの不純物量は、ピラー領域中に含まれる不純物の量であり、不純物濃度［ｃｍ−３］とピラー領域断面積［ｃｍ−２］との積である。したがって、ピラー領域の不純物濃度と、ピラー領域断面積の少なくともどちらか一方を変化させれば、ピラー領域の不純物量を変化させることができる。
ここで、図１３（ａ）は、素子部ピラー領域の不純物量を深さ方向で連続的に変化させた第１の実施形態と同様の構造の半導体装置の要部断面図であり、図１３（ｂ）は、その半導体装置におけるピラー領域の深さ方向の電界変化を表す模式図である。
素子部ピラー領域の不純物量を深さ方向で連続的に変化させると、高電圧印加時のドリフト部分の電界分布は、図１３（ｂ）において実線で表されるように鞍型（山型）の電界分布となる。深さ方向で一定の不純物量とした場合の電界分布は図１３（ｂ）において点線で表されるように矩形となるため、ピラー領域不純物量を深さ方向で連続的に変化させることに伴う耐圧低下分は、図１３（ｂ）中のハッチングした領域に相当し、ピラー領域深さ方向のほぼ全域にわたる。
これに対して、本実施形態のように、ｐ型ピラー領域３４の不純物量を階段状に変化させると、高電圧印加時のドリフト部分の電界分布は、図１２（ｂ）において実線で表されるように台形となり、深さ方向で一定の不純物量とした場合に対する耐圧低下分は、図１２（ｂ）中でハッチングで表された、スーパージャンクション構造の上部と下部のみの領域に相当し、ピラー領域の不純物量を深さ方向で連続的に変化させた構造に比べて耐圧低下分を小さくできる。すなわち、本実施形態の構造では、ピラー領域の不純物量を深さ方向で連続的に変化させた構造に比べて、最大耐圧を大きくすることができる。これにより、プロセスマージンを大きくすることができる。
また、図１４（ａ）は、素子部におけるｎ型ピラー領域４３及びｐ型ピラー領域４４の不純物量が深さ方向で一様な半導体装置の要部断面構造であり、図１４（ｂ）は、その半導体装置におけるドリフト部（ｎ型ピラー領域４３）の深さ方向の電界変化を表す模式図である。
例えばパワーＭＯＳＦＥＴでは、耐圧低下を抑え、かつ、高アバランシェ耐量を確保することが要求される。アバランシェ耐量は、高電圧印加時のドリフト部の電界分布で決まる。高電圧印加によりアバランシェ降伏が起きると、ドリフト部で電子と正孔が発生する。電子はドレイン側で多く、正孔はソース側で多くなる。キャリア量がある程度以上になると、電位分布を変化させる。これにより、ドリフト部の電界分布は、図１４（ｂ）に表されるように、ソース電極７側の上部と、ドレイン電極１側の下部でピーク（Ｅｍａｘ）を持つようになる。
このようにアバランシェ降伏によって発生したキャリアで電界分布が変化するようになると、ドレイン側とソース側でのインパクトイオン化が更に促進され、より電界ピークが大きくなる。そして、ドリフト部の中央部分の電界は小さくなる。つまり、アバランシェにより流れる電流が増えるのに対して、保持電圧は小さくなるという負性抵抗が発生する。
このような負性抵抗が発生することで電流集中が起きやすくなり、破壊に至りやすくなる。このため、高アバランシェ耐量を実現するには、負性抵抗を発生し難くする必要があり、これには、ドレイン側とソース側での電界ピークを発生し難くすることが有効である。
ドレイン側とソース側の電界ピークは、ベース領域５とｎ＋ドレイン層２の近傍に発生するため、この部分の電界を小さくすべく、図１２に表される本実施形態のように、ソース電極７側の上部では、ｐ型ピラー領域３４の不純物量がｎ型ピラー領域３３の不純物量よりも多く、ドレイン電極１側の下部では、ｎ型ピラー領域３３の不純物量がｐ型ピラー領域３４の不純物量よりも多くなるようにすれば、アバランシェ耐量を高めることができる。
深さ方向で不純物量が一様なｎ型ピラー領域３３に対して、ｐ型ピラー領域３４の上部と下部の不純物量を変化させても、逆に、深さ方向で不純物量が一様なｐ型ピラー領域３４に対して、ｎ型ピラー領域３３の上部と下部の不純物量を変化させてもよい。あるいは、ｎ型ピラー領域３３及びｐ型ピラー領域３４の両方の上部と下部の不純物量を変化させてもよい。
また、スーパージャンクション構造の上部と下部との間の部分では、ｎ型ピラー領域３３の不純物量とｐ型ピラー領域３４の不純物量とが略等しくなるようにすることで、最大耐圧の低下を抑制し、高耐圧も実現することができる。
アバランシェ降伏により発生したキャリアで変化した電界は、図１４（ｂ）に表されるように、ベース領域５から下に３μｍ程度と、ｎ＋ドレイン層２から上に３μｍ程度で半分（Ｅｍａｘ／２）になり、ベース領域５から下に１０μｍ程度と、ｎ＋ドレイン層２から上に１０μｍ程度で中央部と同程度となる。したがって、ｐ型ピラー領域３４の不純物量をｎ型ピラー領域３３の不純物量より多くする上部については、ベース領域５から下方に３μｍ以上かつ１０μｍ以下の部分とすることが望ましく、ｎ型ピラー領域３３の不純物量をｐ型ピラー領域３４の不純物量より多くする下部については、ｎ＋ドレイン層２から上方に３μｍ以上かつ１０μｍ以下の部分とすることが望ましい。
例えば、イオン注入と埋め込み結晶成長を繰り返してスーパージャンクション構造を形成する場合、最初と最後の埋め込み結晶成長層の不純物濃度を変化させることで、本実施形態の構造が得られる。不純物濃度の変化の程度は、中央部の不純物濃度に対して、上部と下部の不純物濃度を５〜４０％程度増減させることが望ましい。
図１５は、図１２（ａ）に表される素子部に加えて終端部の構造まで含んだ断面構造の一例を表す。
この具体例では、終端部にスーパージャンクション構造を設けていないため、不純物量ばらつきによる終端部の耐圧低下を抑制することができる。また、第３の実施形態と同様に、終端部の上部にｐ型領域２１を、終端部の下部にｎ型領域２０を形成することで、終端部においても上下端に電界ピークが発生し難くなり、高アバランシェ耐量を得ることができる。
また、ｐ型領域２１がダイシングラインまで形成されていると、高電圧印加時の空乏層がダイシングラインに到達し、リーク電流の発生や耐圧変化などの信頼性低下などが起きてしまう可能性がある。このため、チップ終端にｎ型のフィールドストップ層１６を設けて、それを防ぐようにしている。
［第６の実施形態］
図１６は、本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態では、図１５に表される構造に加えて、フィールドストップ層１６に接続されたフィールドストップ電極２２を設けている。これにより、空乏層の、ダイシングラインへの到達を確実に防ぐようにしている。
［第７の実施形態］
図１７は、本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態では、ベース領域５と同時に形成されたｐ型のフィールドストップ領域２３と、ソース領域６と同時に形成されたｎ型のフィールドストップ領域２４が、フィールドストップ層１６の上に設けられている。フィールドストップ領域２３、２４は、フィールドストップ電極２２に接続されている。
［第８の実施形態］
図１８は、本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態では、終端部にも、素子部と同様に、上部ではｐ型ピラー領域３４の不純物量がｎ型ピラー領域３３の不純物量よりも多く、下部ではｎ型ピラー領域３３の不純物量がｐ型ピラー領域３４の不純物量よりも多く、上部と下部との間の部分ではｐ型ピラー領域３４の不純物量とｎ型ピラー領域３３の不純物量とが略等しくなっているスーパージャンクション構造を設けている。
終端部にスーパージャンクション構造を形成すると、終端部の耐圧が両ピラー領域３３、３４間の不純物量ばらつきで低下してしまうが、本実施形態のスーパージャンクション構造では図１２を参照して前述したように、不純物量の深さ方向の変化を階段状にすることで最大耐圧の低下を抑制しているため、終端部スーパージャンクション構造の不純物量が深さ方向に連続的に変化している比較例２（図４）よりも高耐圧を得やすい。また、プロセスマージンの狭まりも抑制できる。
また、終端部にスーパージャンクション構造を形成することで、図１５〜１７に表される最外ｐ型ピラー領域１５の不純物量をｐ型ピラー領域３４の半分にしなくとも高耐圧を実現することができる。また、終端部表面にリサーフ領域１７を設ける場合、そのリサーフ領域１７が設けられた部分の下に、スーパージャンクション構造が形成されていることが望ましい。
［第９の実施形態］
図１９は、本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態では、素子部には、第５の実施形態と同様に、ｎ型ピラー領域３３とｐ型ピラー領域３４によるスーパージャンクション構造が設けられ、終端部には、第１の実施形態と同様に、終端下部ｎ型領域１０、終端下部ｐ型領域１１、高抵抗半導体層１２、終端上部ｎ型領域１３、終端上部ｐ型領域１４が設けられている。
すなわち、終端部上部ではｐ型不純物量が多く、終端部下部ではｎ型不純物量が多くなっている。これにより、高電圧印加時に終端部上部と終端部下部での電界ピークを緩和でき、高アバランシェ耐量を得ることができる。また、終端部には厚さ方向全体にわたってスーパージャンクション構造を形成しないので、ｐ型とｎ型の不純物量ばらつきによる終端部の耐圧低下を抑制できる。
［第１０の実施形態］
図２０は、本発明の第１０の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態が、図１８に表される第８の実施形態と異なるのは、終端下部ｎ型領域２０と、終端上部ｐ型領域２１を設けていない点である。本実施形態でも、スーパージャンクション構造における不純物量の深さ方向の変化を階段状にすることで最大耐圧の低下を抑制しているため、終端部スーパージャンクション構造の不純物量が深さ方向に連続的に変化している比較例２（図４）よりも高耐圧を得やすい。また、プロセスマージンの狭まりも抑制できる。
不純物量が深さ方向で階段状に変化しているｎ型ピラー領域３３とｐ型ピラー領域３４によるスーパージャンクション構造は、例えば、イオン注入と埋め込み結晶成長を繰り返すプロセスにおいて、最初と最後のドーズ量を変化させて、成長層の不純物濃度を一定することで得ることができる。なお、ドーズ量や不純物濃度は、上記繰り返しプロセスの２回目まで、３回目まで変化させても実施可能であり、また繰り返しプロセスの回数も図示される回数に限定されるものではない。
また、図１５〜２０に表される構造では、リサーフ領域１７を有する終端構造としたが、図８、１１に表されるようなフィールドプレート電極１９を有する終端構造としてもよい。
［第１１の実施形態］
図２１（ａ）は、本発明の第１１の実施形態に係る半導体装置の要部断面構造であり、図２１（ｂ）は、その半導体装置におけるピラー領域の深さ方向（厚さ方向）の電界変化を表す模式図である。
本実施形態では、第１の半導体層としてのｎ＋型層２の主面上に、第２の半導体層としてｎ−型層２５を設け、このｎ−型層２５の上に、ｎ型ピラー領域５３とｐ型ピラー領域５４によるスーパージャンクション構造を設けている。ｎ−型層２５の不純物量は、ｎ＋型層２、ｎ型ピラー領域５３及びｐ型ピラー領域５４の不純物量よりも少なく、ｎ−型層２５は、ｎ＋型層２、ｎ型ピラー領域５３及びｐ型ピラー領域５４よりも高抵抗である。
図２１（ｂ）に表されるように、ｎ−型層２５においてドレイン電極１側の電界は小さくなる。このため、スーパージャンクション構造下部の不純物量を変化させなくてもドレイン電極１側での電界を小さくできる。
よって、スーパージャンクション構造の上部の電界を小さくすべく、スーパージャンクション構造の上部のみ、ｐ型ピラー領域５４の不純物量がｎ型ピラー領域５３の不純物量よりも多くなるようにすればよい。これより下の部分では、ｐ型ピラー領域５４とｎ型ピラー領域５３の不純物量が等しいことが望ましい。
スーパージャンクション構造における電界分布を決めるのは、ｎ型ピラー領域５３の不純物量と、ｐ型ピラー領域５４の不純物量との差であるため、ｎ型ピラー領域５３及びｐ型ピラー領域５４の両方の不純物量を上部で変化させても、どちらか一方のピラー領域の不純物量は厚さ方向で一様にし、他方のピラー領域のみの不純物量を上部で変化させてもよい。また、ここでの不純物量とは、ピラー領域中に含まれる不純物の量であり、不純物濃度［ｃｍ−３］とピラー領域断面積［ｃｍ−２］との積である。したがって、ピラー領域の不純物濃度と、ピラー領域断面積の少なくともどちらか一方を上部で変化させればよい。
例えば、ｐ型ピラー領域５４の上部のみ、ｎ型ピラー領域５３よりも不純物濃度を高くする場合、ｐ型ピラー領域５４上部の不純物濃度は、他の部分の不純物濃度に対して、５〜４０％程度高いことが望ましい。
また、ｐ型ピラー領域５４の不純物量をｎ型ピラー領域５３の不純物量より多くする上部については、第５の実施形態と同様に、ベース領域５から下方に３μｍ以上かつ１０μｍ以下の部分とすることが望ましい。
［第１２の実施形態］
図２２は、本発明の第１２の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
図２２は、図２１（ａ）に表される前述の構造の素子部を有する半導体装置において、終端部の構造までを例示した図である。終端部におけるｎ−型層２５上には高抵抗半導体層１２が設けられ、高抵抗半導体層１２の上には、終端上部ｐ型領域２１が設けられ、終端上部ｐ型領域２１の表面にはｐ型リサーフ領域１７が設けられている。
本実施形態によれば、ｎ−型層２５と、終端上部ｐ型領域２１により、終端部下部と上部における電界の増大を抑制でき、高アバランシェ耐量を得ることができる。また、終端部にスーパージャンクション構造を形成しないことで、チャージアンバランスによる耐圧低下を抑えることができる。
［第１３の実施形態］
図２３は、本発明の第１３の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
本実施形態が、図２２に表される第１２の実施形態と異なるのは、終端部にも、素子部と同様に、ｎ型ピラー領域５３とｐ型ピラー領域５４によるスーパージャンクション構造を設けている点である。
本実施形態では、スーパージャンクション構造の上部のみ、不純物量を変化させているため、終端部のスーパージャンクション構造部における最大耐圧の低下を上部だけにすることができ、終端部スーパージャンクション構造の不純物量が深さ方向に連続的に変化している比較例２（図４）よりも高耐圧を得やすい。また、プロセスマージンの狭まりも抑制できる。
また、終端部にスーパージャンクション構造を形成することで、図１５〜１７に表される最外ｐ型ピラー領域１５の不純物量をｐ型ピラー領域５４の半分にしなくとも高耐圧を実現することができる。また、終端部表面にリサーフ領域１７を設ける場合、そのリサーフ領域１７が設けられた部分の下に、スーパージャンクション構造が形成されていることが望ましい。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
上述の具体例では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
また、ＭＯＳゲート構造やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状にしてもよい。
また、ＭＯＳゲート構造は、プレナーゲート構造に限らず、トレンチゲート構造を用いてもよい。
スーパージャンクション構造の形成方法としては、イオン注入と埋め込みエピタキシャル成長とを複数回繰り返す方法、トレンチを形成し、そのトレンチに埋め込み成長を行う方法、トレンチを形成した後にトレンチ側壁にイオン注入を行う方法などを用いることができる。
また、図１６、１７に表されるフィールドストップ電極２２は、他の図面に表される構造の半導体装置に設けてもよい。
また、第１〜第４の実施形態にて示した構造においても、不純物量を変化させた終端部上部及び下部の厚さを３μｍ以上１０μｍ以下とすることで、高耐圧を得ながら、高アバランシェ耐量を得ることができる。
半導体としては、シリコンに限らず、例えば、化合物半導体（炭化シリコンや窒化ガリウムなど）、ダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。
また、ＭＯＳＦＥＴに限らず、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも本発明は適用可能である。
本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 同第１の実施形態に係る半導体装置の要部平面構造を例示する模式断面図である。 比較例１に係る半導体装置の要部断面構造を例示する模式断面図である。 比較例２に係る半導体装置の要部断面構造を例示する模式断面図である。 不純物量ばらつきに対する耐圧低下の度合いを示すグラフである。 不純物量ばらつきに対するアバランシェ耐量の変化を示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を例示する模式断面図である。 本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を例示する模式断面図である。 本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第５の実施形態に係る半導体装置の要部断面構造及びピラー領域の深さ方向の電界変化を例示する模式図である。 ピラー領域の不純物量が深さ方向で連続的に変化している構造の半導体装置の要部断面構造及びピラー領域の深さ方向の電界変化を例示する模式図である。 ピラー領域の不純物量が深さ方向で一様である半導体装置の要部断面構造及びピラー領域の深さ方向の電界変化を例示する模式図である。 本発明の第５の実施形態に係る半導体装置の製造方法を例示する模式断面図である。 本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第１０の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第１１の実施形態に係る半導体装置の要部断面構造及びピラー領域の深さ方向の電界変化を例示する模式図である。 本発明の第１２の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。 本発明の第１３の実施形態に係る半導体装置の要部断面構造を例示する模式断面図である。
符号の説明
１…ドレイン電極（第２の主電極）、２…ドレイン層、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７…ソース電極（第１の主電極）、８…絶縁膜、９…制御電極、１０…終端下部ｎ型領域（第３の半導体領域）、１１…終端下部ｐ型領域（第４の半導体領域）、１２…高抵抗半導体層、１３…終端上部ｎ型領域（第５の半導体領域）、１４…終端上部ｐ型領域（第６の半導体領域）、１５…ｐ型ピラー領域、１６…フィールドストップ層、１７…リサーフ領域、１８…絶縁膜、１９…フィールドプレート電極、２０…終端下部ｎ型領域（第３の半導体領域）、２１…終端上部ｐ型領域（第４の半導体領域）、２２…フィールドストップ電極、２３…ｐ型領域、２４…ｎ型領域、２５…ｎ−型層（第２の半導体層）、２８…素子部、２９…終端部、３３…ｎ型ピラー領域（第１の半導体ピラー領域）、３４…ｐ型ピラー領域（第２の半導体ピラー領域）、５３…ｎ型ピラー領域（第１の半導体ピラー領域）、５４…ｐ型ピラー領域（第２の半導体ピラー領域）

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
    前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
    前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第１導電型の第３の半導体領域と、
    前記第３の半導体領域に隣接して、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第２導電型の第４の半導体領域と、
    前記第３の半導体領域及び前記第４の半導体領域の上に設けられた高抵抗半導体層と、
    前記高抵抗半導体層の上に設けられた第１導電型の第５の半導体領域と、
    前記第５の半導体領域に隣接して、前記高抵抗半導体層の上に設けられた第２導電型の第６の半導体領域と、
    を備え、
    前記第１の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、前記第２の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多くなるように、前記第１の半導体ピラー領域と前記第２の半導体ピラー領域のうち少なくとも一方の不純物量が、前記第１の主電極から前記第２の主電極に向かう方向で徐々に変化していることを特徴とする半導体装置。
  2. 前記第３の半導体領域の不純物量は、前記第４の半導体領域の不純物量よりも多く、
    前記第５の半導体領域の不純物量は、前記第６の半導体領域の不純物量よりも少ないことを特徴とする請求項１記載の半導体装置。
  3. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
    前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
    前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域よりも終端側における前記半導体層の前記主面上に設けられた第１導電型の第３の半導体領域と、
    前記第３の半導体領域の上に設けられた高抵抗半導体層と、
    前記高抵抗半導体層の上に設けられた第２導電型の第４の半導体領域と、
    を備え、
    前記第１の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、前記第２の主電極側では前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多くなるように、前記第１の半導体ピラー領域と前記第２の半導体ピラー領域のうち少なくとも一方の不純物量が、前記第１の主電極から前記第２の主電極に向かう方向で徐々に変化していることを特徴とする半導体装置。
  4. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
    前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
    前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の主電極と、
    前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    を備え、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第１の主電極側の上部では、前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少なく、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第２の主電極側の下部では、前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多く、
    前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記上部と前記下部との間の部分では、前記第１の半導体ピラー領域の不純物量と前記第２の半導体ピラー領域の不純物量とが略等しいことを特徴とする半導体装置。
  5. 前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも少ない前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第１の主電極側の上部の厚さは、前記第１の半導体領域の底部から、３μｍ以上１０μｍ以下であり、
    前記第１の半導体ピラー領域の不純物量が前記第２の半導体ピラー領域の不純物量よりも多い前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域における前記第２の主電極側の下部の厚さは、前記半導体層表面から、３μｍ以上１０μｍ以下であることを特徴とする請求項４記載の半導体装置。


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