JP5251102B2 - 半導体装置 - Google Patents

Description

本発明は、トランジスタ素子を有する半導体装置に関するものである。

従来、例えば特許文献１に示されるように、縦型ＭＯＳトランジスタ素子を有する半導体装置が提案されている。縦型ＭＯＳトランジスタ素子では、ソース電極とドレイン電極が基板の両表面に分けて配置されており、ソース電極とドレイン電極が基板の一方の表面にまとめて配置された横型ＭＯＳトランジスタ素子と比べて、ＭＯＳトランジスタ素子の低オン抵抗化を図ることができる構成となっている。
特開平５−１２９６１０号公報

ところで、縦型ＭＯＳトランジスタ素子などの縦型トランジスタ素子を有する半導体装置では、複数個の微細セルを並列接続構造とし、無効領域を極小とする最適設計によりオン抵抗を低減するようにしている。しかしながら、微細化が進むにつれて、ソース（エミッタ）電極のコンタクト面積も小さくなるため、オン抵抗が上昇するという問題がある。

そこで、本発明は上記問題点に鑑み、微細化に依らず、オン抵抗を低減することのできる半導体装置を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、ソース電極とドレイン電極との間であって半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、ソース電極は、半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、ドレイン電極は、半導体基板の少なくとも一方の表面上であって、同一表面上に形成されたソース電極とは離れた位置に形成され、半導体基板の両表面側に、ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、第１半導体層における第２半導体層の積層面の裏面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、半導体基板の一方の表面側における第２半導体層の表層に、第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、第１ウェル領域内の表層に、ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、第１ウェル領域に対して、第１ウェル領域内にチャネルを構成するようにゲート電極としての第１ゲート電極が形成され、半導体基板の他方の表面側における第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、第２ウェル領域内の表層に、ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、第２ウェル領域に対して、第２ウェル領域内にチャネルを構成するようにゲート電極としての第２ゲート電極が形成され、半導体基板の両表面側における、第１ソース領域及び第１ゲート電極の形成領域である第１セル領域と、第２ソース領域及び第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、ドレイン電極と電気的に接続される第１導電型のドレイン領域が、第２半導体層の表層における第１ウェル領域とは離れた領域、及び、第３半導体層の表層における第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、ドレイン領域と該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域との間に、半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする。

このように本発明によれば、第１セル領域と第２セル領域との少なくとも一部が互いに対向するように、半導体基板の両表面側にＭＯＳトランジスタ素子を構成するソース領域及びゲート電極がそれぞれ形成されている。また、ドレイン領域が半導体基板の少なくとも一方の表面に形成されている。したがって、半導体基板の一方の表面側のみにソース領域とゲート電極（セル領域）が形成された構成に比べて、ソース電極とドレイン電極との間を流れるチャネル電流密度を向上させることができる。すなわち、オン抵抗を低減することができる。また、本発明では、ドレイン領域と該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域との間に、半導体基板の表面から所定深さまで絶縁分離領域が形成されている。これによれば、ソース領域とドレイン領域との間の耐圧を向上させることができる。なお、請求項３に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同様なので、その記載を省略する。

上記した目的を達成するために、請求項２に記載の発明は、半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、ソース電極とドレイン電極との間であって半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、ソース電極は、半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、ドレイン電極は、半導体基板の少なくとも一方の表面上であって、同一表面上に形成されたソース電極とは離れた位置に形成され、半導体基板の両表面側に、ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、第１半導体層における第２半導体層の積層面の裏面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、半導体基板の一方の表面側における第２半導体層の表層に、第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、第１ウェル領域内の表層に、ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、第１ウェル領域に対して、第１ウェル領域内にチャネルを構成するようにゲート電極としての第１ゲート電極が形成され、半導体基板の他方の表面側における第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、第２ウェル領域内の表層に、ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、第２ウェル領域に対して、第２ウェル領域内にチャネルを構成するようにゲート電極としての第２ゲート電極が形成され、半導体基板の両表面側における、第１ソース領域及び第１ゲート電極の形成領域である第１セル領域と、第２ソース領域及び第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、ドレイン電極と電気的に接続される第１導電型のドレイン領域が、第２半導体層の表層における第１ウェル領域とは離れた領域、及び、第３半導体層の表層における第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、ドレイン領域は、該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域を取り囲むように環状に形成されていることを特徴とする。これによれば、請求項１に記載の発明と同様にして、半導体基板の一方の表面側のみにソース領域とゲート電極（セル領域）が形成された構成に比べて、ソース電極とドレイン電極との間を流れるチャネル電流密度を向上させることができる。すなわち、オン抵抗を低減することができる。また、本発明では、ドレイン領域が、該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域を取り囲むように環状に形成されている。これによれば、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などを抑制することができる。

請求項４に記載のように、第１セル領域及び第２セル領域において、対をなすソース領域及びゲート電極が、それぞれ複数対形成された構成とすると良い。

これによれば、１対のソース領域及びゲート電極が、第２半導体層及び第３半導体層の表層に形成される構成に比べて、チャネル電流密度を向上させることができる。すなわち、オン抵抗を効果的に低減することができる。

請求項５に記載のように、第１セル領域及び第２セル領域において、対をなすソース領域及びゲート電極が、同数対形成された構成とすると良い。また、請求項５に記載の発明においては、請求項６に記載のように、第１セル領域と第２セル領域とが、完全に対向された構成とすると良い。

いずれにおいても、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などを抑制することができる。また、チャネル電流密度を向上させ、各半導体層の積層方向に対して垂直な方向における半導体装置の体格を小型化することができる。

請求項６に記載の発明においては、請求項７に記載のように、第２半導体層及び第３半導体層が、積層方向の厚さと不純物濃度が互いに等しくされ、ドレイン領域は、互いに対向するように第２半導体層の表層と第３半導体層の表層にそれぞれ形成され、第２半導体層と第３半導体層の積層方向において、第１ウェル領域と第２ウェル領域、第１ソース領域と第２ソース領域、第１ゲート電極と第２ゲート電極、及び第２半導体層の表層に形成されたドレイン領域と第３半導体層の表層に形成されたドレイン領域が、第１半導体層の中線に対してそれぞれ線対称とされた構成とすることが好ましい。

これによれば、第２半導体層及び第３半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、第２半導体層側に構成されたＭＯＳトランジスタ素子の要素と、第３半導体層側に構成されたＭＯＳトランジスタ素子の要素とが、それぞれ線対称となっている。したがって、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などをより効果的に抑制することができる。また、チャネル電流密度を向上させ、積層方向に対して垂直な方向における半導体装置の体格を小型化することができる。

また、ＭＯＳトランジスタ素子に換えて、ＩＧＢＴ素子を採用することができる。これによれば、ＩＧＢＴ素子のオン抵抗を低減することができる。以下においては、各構成の関連を明示するために、「請求項」という単語を用いて、半導体装置がＩＧＢＴ素子を有する参考例を記載するが、これは、本明細書における特許請求の範囲に含まれるものではない。

［請求項Ａ］
半導体基板の表面上に対をなすエミッタ電極及びコレクタ電極が形成され、前記エミッタ電極と前記コレクタ電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＩＧＢＴ素子を有する半導体装置であって、
前記エミッタ電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、
前記コレクタ電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記エミッタ電極とは離れた位置に形成され、
前記半導体基板の両表面側に、前記エミッタ電極と電気的に接続されるエミッタ領域及びゲート電極がそれぞれ構成されており、
前記半導体基板は、第１導電型の第４半導体層と、該第４半導体層の一面上に積層され、前記第４半導体層よりも不純物濃度の低い前記第１導電型とは逆の第２導電型の第５半導体層と、前記第４半導体層における前記第５半導体層の積層面の裏面上に積層され、前記第４半導体層よりも不純物濃度の低い第２導電型の第６半導体層とを有し、
前記半導体基板の一方の表面側における前記第５半導体層の表層に、第１導電型の第３ウェル領域が選択的に形成され、
前記第３ウェル領域内の表層に、前記エミッタ領域としての第２導電型の第１エミッタ領域が選択的に形成されるとともに、前記第３ウェル領域に対して、前記第３ウェル領域内にチャネルを構成するように前記ゲート電極としての第３ゲート電極が形成され、
前記半導体基板の他方の表面側における前記第６半導体層の表層に、第１導電型の第４ウェル領域が選択的に形成され、
前記第４ウェル領域内の表層に、前記エミッタ領域としての第２導電型の第２エミッタ領域が選択的に形成されるとともに、前記第４ウェル領域に対して、前記第４ウェル領域内にチャネルを構成するように前記ゲート電極としての第４ゲート電極が形成され、
前記半導体基板の両表面側における、前記第１エミッタ領域及び前記第３ゲート電極の形成領域である第３セル領域と、前記第２エミッタ領域及び前記第４ゲート電極の形成領域である第４セル領域とは、少なくとも一部が互いに対向し、
前記コレクタ電極と前記第４半導体層とを電気的に接続する第１導電型の接続領域が、前記第５半導体層における前記第３ウェル領域とは離れた領域、及び、前記第６半導体層における前記第４ウェル領域とは離れた領域の少なくとも一方に選択的に形成されていることを特徴とする半導体装置。

これによれば、第３セル領域と第４セル領域との少なくとも一部が互いに対向するように、半導体基板の両表面側にＩＧＢＴ素子を構成するエミッタ領域及びゲート電極がそれぞれ形成されている。また、コレクタ電極と第４半導体層とを電気的に接続する接続領域が、第５半導体層における第３セル領域とは離れた領域及び第６半導体層における第４セル領域とは離れた領域の少なくとも一方に形成されている。したがって、半導体基板の一方の表面側のみにエミッタ領域とゲート電極（セル領域）が形成された構成に比べて、エミッタ電極とコレクタ電極との間を流れる電流密度（ホール電流密度）を向上させることができる。すなわち、オン抵抗を低減することができる。

［請求項Ｂ］
前記接続領域は、前記第５半導体層の表層或いは前記第６半導体層の表層から前記第４半導体層まで延設されたトレンチ内に、エピタキシャル成長によって形成された第１導電型の半導体領域であることを特徴とする請求項Ａに記載の半導体装置。

これによれば、接続領域が同じ結晶構造を有するシリコン単結晶として構成されるので、第４半導体層とコレクタ電極との間の接続信頼性を向上することができる。

［請求項Ｃ］
前記第３セル領域及び前記第４セル領域において、対をなす前記エミッタ領域及び前記ゲート電極が、それぞれ複数対形成されていることを特徴とする請求項Ａ又は請求項Ｂに記載の半導体装置。
［請求項Ｄ］
前記第３セル領域及び前記第４セル領域において、対をなす前記エミッタ領域及び前記ゲート電極が、同数対形成されていることを特徴とする請求項Ａ〜Ｃいずれか１項に記載の半導体装置。
［請求項Ｅ］
前記第３セル領域と前記第４セル領域とは、完全に対向していることを特徴とする請求項Ｄに記載の半導体装置。
［請求項Ｆ］
前記第５半導体層及び前記第６半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、
前記接続領域は、互いに対向するように前記第５半導体層及び前記第６半導体層にそれぞれ形成され、
前記第５半導体層と前記第６半導体層の積層方向において、前記第３ウェル領域と前記第４ウェル領域、前記第１エミッタ領域と前期第２エミッタ領域、前記第３ゲート電極と前記第４ゲート電極、及び前記第５半導体層に形成された接続領域と前記第６半導体層に形成された接続領域が、前記第４半導体層の中線に対してそれぞれ線対称となっていることを特徴とする請求項Ｅに記載の半導体装置。
［請求項Ｇ］
前記接続領域は、該接続領域の形成された表面側の前記第３ウェル領域又は前記第４ウェル領域を取り囲むように環状に形成されていることを特徴とする請求項Ａ〜Ｆいずれか１項に記載の半導体装置。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。

図２に示すように、半導体装置１００は、半導体基板１０にＭＯＳトランジスタ素子７０が構成されたものである。半導体基板１０は、Ｐ導電型（Ｐ＋）の第１半導体層１１と、該第１半導体層１１の一面１１ａ上に直接積層され、第１半導体層１１よりも不純物濃度の低いＰ導電型（Ｐ−）の第２半導体層１２と、第１半導体層１１における第２半導体層１２の積層面１１ａの裏面１１ｂ上に直接積層され、第１半導体層１１よりも不純物濃度の低いＰ導電型（Ｐ−）の第３半導体層１３を有している。本実施形態においては、第１半導体層１１の積層方向の厚さが、第２半導体層１２及び第３半導体層１３よりも厚く、数１００μｍ程度となっており、第２半導体層１２及び第３半導体層１３の積層方向の厚さが互いに等しく、数μｍ〜数１０μｍ程度となっている。また、第１半導体層１１の不純物濃度が、第２半導体層１２及び第３半導体層１３よりも高く、１×１０^１９〜１×１０^２０ｃｍ^−３程度となっており、第２半導体層１２及び第３半導体層１３の不純物濃度が互いに等しく、１×１０^１６〜１×１０^１７ｃｍ^−３程度となっている。

第２半導体層１２の表層（半導体基板１０の表面１０ａ側の表層）の一部には、第１ウェル領域として、不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３程度のＮ導電型（Ｎ−）の表面側ウェル領域３０が形成されている。そして、表面側ウェル領域３０の表層の一部には、第１ソース領域として、Ｐ導電型（Ｐ＋）の表面側ソース領域３１が形成されている。この表面側ソース領域３１は、表面側ソース電極３２とのコンタクト領域であり、その不純物濃度としては、表面側ソース電極３２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０^１９〜１×１０^２０ｃｍ^−３程度としている。また、表面側ウェル領域３０の表層には、第１ゲート電極として、表面側ソース領域３１と隣接し、先端が第２半導体層１２に突き出る態様で半導体基板１０の表面１０ａからトレンチ構造の表面側ゲート電極３３が形成されている。そして、対をなす表面側ソース領域３１と表面側ゲート電極３３とによって、一つの表面側セル３４（図２において破線で囲まれた部分）が構成されている。

本実施形態においては、図２に示すように、表面側ソース領域３１と、該表面側ソース領域３１と隣接する表面側ゲート電極３３が、表面側ウェル領域３０の表層に複数形成されている。すなわち、表面側セル３４が、表面側ウェル領域３０の表層に複数構成されており、この複数の表面側セル３４が集積された領域（図２において一点鎖線で囲まれた領域）が、第１セル領域としての表面側セル領域３５となっている。

また、図１に示すように、第２半導体層１２の表層の一部には、ドレイン領域として、表面側ウェル領域３０とは離れた領域（表面側ウェル領域３０の周辺）に、表面側ウェル領域３０を取り囲むようにＰ導電型（Ｐ＋）の表面側ドレイン領域３６が環状に形成されている。この表面側ドレイン領域３６は、表面側ドレイン電極３７とのコンタクト領域であり、その不純物濃度としては、表面側ドレイン電極３７との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度が１×１０^１９〜１×１０^２０ｃｍ^−３程度となっている。

また、第２半導体層１２の表層における表面側ドレイン領域３６と表面側ウェル領域３０との間には、表面側セル領域３５と表面側ドレイン領域３６との絶縁分離領域として、Ｎ導電型（Ｎ−）の表面側低濃度領域３８が形成されている。本実施形態においては、表面側低濃度領域３８はその不純物濃度が表面側ウェル領域３０よりも低い濃度（１×１０^１４〜１×１０^１５ｃｍ^−３程度）となっており、半導体基板１０の表面１０ａからの深さが表面側ゲート電極３３よりも深くなっている。また、各半導体層１１〜１３の積層方向に垂直な方向における幅が、隣りあう表面側ソース領域３１間の幅よりも広くなっている。

このように構成される第２半導体層１２に対して、第３半導体層１３の表層（半導体基板１０の裏面１０ｂ側の表層）の一部には、第２ウェル領域として、例えば不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３程度のＮ導電型（Ｎ−）の裏面側ウェル領域５０が形成されている。そして、裏面側ウェル領域５０の表層の一部には、第２ソース領域として、Ｐ導電型（Ｐ＋）の裏面側ソース領域５１が形成されている。この裏面側ソース領域５１は、裏面側ソース電極５２とのコンタクト領域であり、その不純物濃度としては、裏面側ソース電極５２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０^１９〜１×１０^２０ｃｍ^−３程度としている。また、裏面側ウェル領域５０の表層には、第２ゲート電極として、裏面側ソース領域５１と隣接し、先端が第３半導体層１３に突き出る態様で半導体基板１０の裏面１０ｂからトレンチ構造の裏面側ゲート電極５３が形成されている。そして、対をなす裏面側ソース領域５１と裏面側ゲート電極５３とによって、一つの裏面側セル５４（図２において破線で囲まれた部分）が構成されている。

本実施形態においては、図２に示すように、裏面側ソース領域５１と、該裏面側ソース領域５１と隣接する裏面側ゲート電極５３が、裏面側ウェル領域５０の表層に複数形成されている。すなわち、裏面側セル５４が、裏面側ウェル領域５０の表層に複数構成されており、この複数の裏面側セル５４が集積された領域（図２において一点鎖線で囲まれた領域）が、第２セル領域としての裏面側セル領域５５となっている。

また、図１に示すように、第３半導体層１３の表層の一部には、ドレイン領域として、裏面側ウェル領域５０とは離れた領域（裏面側ウェル領域５０の周辺）に、裏面側ウェル領域５０を取り囲むようにＰ導電型（Ｐ＋）の裏面側ドレイン領域５６が環状に形成されている。この裏面側ドレイン領域５６は、裏面側ドレイン電極５７とのコンタクト領域であり、その不純物濃度としては、裏面側ドレイン電極５７との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度が１×１０^１９〜１×１０^２０ｃｍ^−３程度となっている。

また、第３半導体層１３の表層における裏面側ドレイン領域５６と裏面側ウェル領域５０との間には、裏面側セル領域５５と裏面側ドレイン領域５６との絶縁分離領域として、Ｎ導電型（Ｎ−）の裏面側低濃度領域５８が形成されている。本実施形態においては、裏面側低濃度領域５８はその不純物濃度が裏面側ウェル領域５０よりも低い濃度（１×１０^１４〜１×１０^１５ｃｍ^−３程度）となっており、半導体基板１０の裏面１０ｂからの深さが裏面側ゲート電極５３よりも深くなっている。また、各半導体層１１〜１３の積層方向に垂直な方向における幅が、隣りあう裏面側ソース領域５１間の幅よりも広くなっている。

さらに、本実施形態においては、第２半導体層１２と第３半導体層１３の積層方向において、表面側ソース領域３１と裏面側ソース領域５１、及び、表面側ゲート電極３３と裏面側ゲート電極５３が、第１半導体層１１の中線に対してそれぞれ線対称となっている。つまり、表面側セル領域３５及び裏面側セル領域５５がそれぞれ完全に対向するように構成されている。また、第２半導体層１２と第３半導体層１３の積層方向において、表面側ウェル領域３０と裏面側ウェル領域５０、表面側ドレイン領域３６と裏面側ドレイン領域５６、及び表面側低濃度領域３８と裏面側低濃度領域５８が、第１半導体層１１の中線に対してそれぞれ線対称となっている。すなわち、第２半導体層１２側に構成されたＭＯＳトランジスタ素子７０の要素と、第３半導体層１３側に構成されたＭＯＳトランジスタ素子７０の要素とが、線対称となっている。

そして、表面側ソース電極３２と裏面側ソース電極５２とが電気的に接続（同電位と）され、表面側ゲート電極３３と裏面側ゲート電極５３とが電気的に接続（同電位と）されている。また、表面側ドレイン電極３７と裏面側ドレイン電極５７も、互いに電気的に接続（同電位と）されている。なお、図１に示す符号３９は、表面側ゲート電極３３のパッドである。

以上説明したように、半導体装置１００では、半導体基板１０の表面１０ａ側に、ＭＯＳトランジスタ素子７０を構成する表面側ソース領域３１及び表面側ゲート電極３３が形成され、半導体基板１０の裏面１０ｂ側に、ＭＯＳトランジスタ素子７０を構成する裏面側ソース領域５１及び裏面側ゲート電極５３が形成されている。また、表面側ソース領域３１及び表面側ゲート電極３３の形成領域である表面側セル領域３５と、裏面側ソース領域５１及び裏面側ゲート電極５３の形成領域である裏面側セル領域５５とは、少なくとも一部が互いに対向するように構成されている。すなわち、表面側ソース領域３１と接続された表面側ソース電極３２と、裏面側ソース領域５１と接続された裏面側ソース電極５２とは、少なくとも一部が互いに対向するように構成されている。そして、第２半導体層１２の表層における表面側ウェル領域３０とは離れた領域及び第３半導体層１３の表層における裏面側ウェル領域５０とは離れた領域の少なくとも一方には、ドレイン領域３６，５６が形成されている。さらには、第１半導体層１１が、第２半導体層１２及び第３半導体層１３よりも不純物濃度の高い層となっている。

このように構成される半導体装置１００においては、ＭＯＳトランジスタ素子７０がオン状態（ゲート駆動信号により、表面側ゲート電極３３及び裏面側ゲート電極５３がオンされた状態）となると、ウェル領域３０，５０におけるゲート電極３３，５３に隣接するソース領域３２，５２直下の部分の導電型が反転し、Ｐ導電型のチャネルが形成される。そして、各ソース領域３２，５２から、第１半導体層１１に向けて縦方向にチャネル電流が流れ、このチャネル電流は、高濃度（低抵抗）の第１半導体層１１内を積層方向とは垂直な方向に流れて、ドレイン領域３６，５６まで伝達されることとなる。したがって、本実施形態に係る半導体装置１００は、半導体基板１０の一方の表面のみにソース領域及びゲート電極（セル領域）が形成された構成に比べて、ＭＯＳトランジスタ素子７０のチャネル電流密度が向上され、ひいてはオン抵抗が低減された構成となっている。

また、本実施形態では、セル領域３５，５５が、複数のセル３４，５４を集積して構成されている。このように、セル３４，５４の数を多くすると、チャネル電流密度がより向上された（オン抵抗がより低減された）構成となる。しかしながら、セル領域３５，５５に含まれるセル３４，５４の個数は、複数に限定されるものではない。

また、本実施形態では、セル領域３５，５５が、同数のセル３４，５４を有している。したがって、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。

また、本実施形態では、互いに完全に対向するようにセル領域３５，５５が構成されているので、これによっても、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。また、積層方向に対して垂直な方向における半導体装置１００の体格も小型化されている。特に本実施形態では、第２半導体層１２と第３半導体層１３が同一構成とされ、第２半導体層１２に構成されたＭＯＳトランジスタ素子７０の要素と、第３半導体層１３に構成されたＭＯＳトランジスタ素子７０の要素とが、線対称となっている。したがって、局所的な発熱による素子破壊などが効果的に抑制され、且つ、積層方向に対して垂直な方向における半導体装置１００の体格がより小型化された構成となっている。

また、本実施形態では、ドレイン領域３６、５６が、各セル領域３５，５５を取り囲むように環状に形成されている。このような構成とすると、各ソース領域３１，５１から最短経路でドレイン領域３６，５６までチャネル電流が流れる。これによっても、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。

また、本実施形態では、表面側ウェル領域３０と表面側ドレイン領域３６との間に、絶縁分離領域として表面側低濃度領域３８が形成されている。また、裏面側ウェル領域５０と裏面側ドレイン領域５６との間に、絶縁分離領域として裏面側低濃度領域５８が形成されている。したがって、表面側低濃度領域３８と第２半導体層１２、裏面側低濃度領域５８と第３半導体層１３との間に構成されるｐｎ接合分離（電位障壁）によって、表面側ソース領域３１と表面側ドレイン領域３６、及び裏面側ソース領域５１と裏面側ドレイン領域５６との間の耐圧が向上された構成となっている。

なお、このように構成される半導体装置１００は、例えば、以下に示す製造方法によって形成することができる。図３は、半導体装置の製造工程のうち、半導体基板を準備する工程を示す断面図である。図４は、半導体装置の製造工程のうち、表面側の素子形成工程を示す断面図である。図５は、裏面側の素子形成工程を示す断面図である。

先ず、図３に示すように、第１半導体層１１としてＰ導電型（Ｐ＋）のバルク単結晶シリコン基板（ウェハ）を採用し、第１半導体層１１の表面１１ａ及び裏面１１ｂにエピタキシャル成長によってＰ導電型（Ｐ−）の第２半導体層１２及び第３半導体層１３をそれぞれ形成する。これにより、ウェハ状の半導体基板１０が準備される。なお、上記方法以外に、Ｐ導電型（Ｐ＋）のバルク単結晶シリコン基板に対し、イオン注入や拡散などによって両表面から不純物を導入することにより、半導体基板１０を形成しても良い。

次に、図４に示すように、第２半導体層１２の表層（半導体基板１０の表面１０ａ側の表層）にイオン注入などによって表面側ウェル領域３０、表面側ソース領域３１、表面側ドレイン領域３６、及び表面側低濃度領域３８を形成する。また、フォトリソグラフィーとエッチングによって表面側ソース領域３１と隣接する位置に、トレンチ構造の表面側ゲート電極３３を形成する。

次に、図５に示すように、同じく、第３半導体層１３の表層（半導体基板１０の裏面１０ｂ側の表層）にイオン注入などによって裏面側ウェル領域５０、裏面側ソース領域５１、裏面側ドレイン領域５６、及び裏面側低濃度領域５８を形成する。また、フォトリソグラフィーとエッチングによって裏面側ソース領域５１と隣接する位置に、トレンチ構造の裏面側ゲート電極５３を形成する。

そして、半導体基板１０の表面１０ａ及び裏面１０ｂ上に、ソース電極３２，５２、ドレイン電極３７，５７、配線（図示略）、及び低濃度領域３８，５８を形成する。そして、一つのウェハ状の半導体基板１０をダイシングすることで、半導体装置１００が形成される。

なお、本実施形態においては、表面側ゲート電極３３と裏面側ゲート電極５３とが電気的に接続（同電位と）された例を示した。しかしながら、表面側ゲート電極３３と裏面側ゲート電極５３とがそれぞれ電気的に独立された構成としても良い。このような構成とすると、電流量に応じて、表面側ゲート電極３３及び裏面側ゲート電極５３の駆動制御をそれぞれ独立して行うことができる。これにより、小電流の場合には、ゲート駆動信号を表面側ゲート電極３３（又は裏面側ゲート電極５３）のみに送ることによって、半導体基板１０に形成されたＭＯＳトランジスタ素子７０の要素の一部を駆動状態とすることができる。また、大電流の場合には、ゲート駆動信号を表面側ゲート電極３３及び裏面側ゲート電極５３に送ることによって、ＭＯＳトランジスタ素子７０全体を駆動状態とすることができる。このように、電流量に応じてＭＯＳトランジスタ素子７０の駆動制御を行うと、消費電力を抑制し、ひいては半導体装置１００の発熱を抑制することができる。

また、本実施形態においては、絶縁分離領域として、低濃度領域３８，５８を採用する例を示した。しかしながら、図６に示すように、トレンチ内に絶縁体が埋め込まれてなる絶縁分離トレンチ４０を採用しても良い。なお、絶縁分離トレンチ４０としては、トレンチ内に空洞が形成されてなる絶縁分離トレンチや、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる絶縁分離トレンチを採用することもできる。図６は、半導体装置の変形例を示す断面図である。

また、本実施形態においては、ＭＯＳトランジスタ素子７０として、ＰチャネルＭＯＳトランジスタ素子を採用する例を示した。しかしながら、ＮチャネルＭＯＳトランジスタ素子を採用することもできる。

また、本実施形態においては、ゲート電極３３，５３として、トレンチ構造のゲート電極を採用する例を示した。しかしながら、ゲート電極３３，５３としては、プレーナー構造や、コンケーブ構造のゲート電極を採用することもできる。

また、本実施形態では、半導体装置１００の製造方法として、先ず、第１半導体層１１の両表面上に、エピタキシャル成長によって第２半導体層１２及び第３半導体層１３を形成して半導体基板１０とする。そして、この半導体基板１０における第２半導体層１２及び第３半導体層１３に、素子をそれぞれ作りこむ例を示した。しかしながら、半導体装置１００の製造方法としては、上記方法とは別の方法を採用することもできる。例えば、図７に示すように、第１半導体層１１の一面１１ａ（半導体基板１０とした状態で、表面となる面）上に、エピタキシャル成長によって第２半導体層１２を形成して基板９０とする。そして、基板９０における第２半導体層１２に、イオン注入などによって、表面側ウェル領域３０、表面側ソース領域３１、表面側ゲート電極３３、表面側ドレイン領域３６、及び表面側低濃度領域３８などを形成する。素子形成後、基板９０における第１半導体層１１を一面１１ａの裏面１１ｂ（後の接合面）側からエッチングや研磨などによって一部除去し、図８に示すように、第１半導体層１１の厚さを所定厚さとする。また、図示しないが、基板９０と同一工程により、第１半導体層１１の一面１１ａ（半導体基板１０とした状態で、裏面となる面）上に第３半導体層１３が形成され、第３半導体層１３に裏面側ウェル領域５０、裏面側ソース領域５１、裏面側ゲート電極５３、裏面側ドレイン領域５６、及び裏面側低濃度領域５８などが形成された基板９１を準備する。そして、第１半導体層１１の裏面１１ｂ同士を直接接合させて、準備した２つの基板９０，９１を、図９に示すように半導体基板１０とする。

このシリコン同士を直接接合する方法は、高温（８００〜１２００℃）での接合と、低温（室温〜５００℃）での接合がある。いずれにおいても、先ず接合面（例えば、図８に示す第１半導体層１１の裏面１１ｂ）を、アルゴン等の不活性ガスによるスパッタエッチングやイオンビームエッチングで軽くエッチングし、接合面上の酸化膜、吸着水、有機物（汚染物）などを除去する。これにより、接合面において、結合手を持ったシリコン原子が露出され、他のシリコン原子との結合力が大きい活性状態となる。そして、真空状態で接合面同士を接触させることで、シリコン同士が結合して一体となり、図９に示すように、基板９０，９１の第１半導体層１１同士が１つの第１半導体層１１となる。なお、高温接合の場合、接合後、ソース電極３２，５２やドレイン電極３７，５７などを形成する。低温の場合には、接合後でも良いし、基板９０，９１を準備する段階で、ソース電極３２，５２やドレイン電極３７，５７などを形成しても良い。図７〜図９は、半導体装置の製造方法の変形例を示す断面図である。

なお、図７〜図９に示す例では、シリコン同士を直接接合して半導体基板１０とする例を示した。これに対し、金属層を介してシリコン同士を結合し、半導体基板１０としても良い。例えば、基板９０，９１を準備する際に、研磨などによって所定厚さとされた第１半導体層１１の裏面１１ｂ上に、スパッタなどによって金属膜を形成する。そして、基板９０，９１の金属膜同士を接触させて接合することで、図１０に示すように、シリコン層、金属層９２、シリコン層の積層構造（３層構造）を有する第１半導体層１１、第２半導体層１２、及び第３半導体層１３からなる半導体基板１０となる。なお、第１半導体層１１が金属層９２を有する構成とすると、第１半導体層１１がシリコンのみからなる構成に比べて、第１半導体層１１の抵抗が小さくなり、これによってさらに低オン抵抗化を図ることができる。図１０は、半導体装置の変形例を示す断面図である。

（第２実施形態）
次に、本発明の第２実施形態を、図１１に基づいて説明する。図１１は、第２実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。

第１実施形態では、トランジスタ素子として、ＭＯＳトランジスタ素子が採用された例を示した。これに対し、本実施形態においては、トランジスタ素子として、ＩＧＢＴ素子が採用される点を特徴とする。なお、第１実施形態におけるゲート電極、ソース電極、及びドレイン電極が、本実施形態におけるゲート電極、エミッタ電極、及びコレクタ電極にそれぞれ対応している。

図１１に示すように、半導体装置２００は、半導体基板１１０にＩＧＢＴ素子１７０が構成されたものである。半導体基板１１０は、コレクタを担うＰ導電型（Ｐ＋）の第４半導体層１１１と、該第４半導体層１１１の一面１１１ａ上に積層され、第４半導体層１１１よりも不純物濃度の低いＮ導電型（Ｎ−）の第５半導体層１１２と、第４半導体層１１１における第５半導体層１１２の積層面１１１ａの裏面１１１ｂ上に積層され、第４半導体層１１１よりも不純物濃度の低いＮ導電型（Ｎ−）の第６半導体層１１３を有している。本実施形態においては、第４半導体層１１１の不純物濃度が、第５半導体層１１２及び第６半導体層１１３よりも高く、１×１０^１９〜１×１０^２０ｃｍ^−３程度となっており、第５半導体層１１２及び第６半導体層１１３の不純物濃度が互いに等しく、１×１０^１６〜１×１０^１７ｃｍ^−３程度となっている。また、第４半導体層１１１上に、第５半導体層１１２及び第６半導体層１１３が直接接続されている。

第５半導体層１１２の表層（半導体基板１１０の表面１１０ａ側の表層）の一部には、第３ウェル領域として、不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３程度のＰ導電型（Ｐ−）の表面側ウェル領域１３０が形成されている。そして、表面側ウェル領域１３０の表層の一部には、第１エミッタ領域として、Ｎ導電型（Ｎ＋）の表面側エミッタ領域１３１が形成されている。この表面側エミッタ領域１３１は、表面側エミッタ電極１３２とのコンタクト領域であり、その不純物濃度としては、表面側エミッタ電極１３２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０^１９〜１×１０^２０ｃｍ^−３程度としている。また、表面側ウェル領域１３０の表層には、第３ゲート電極として、表面側エミッタ領域１３１と隣接し、先端が第５半導体層１１２に突き出る態様で半導体基板１１０の表面１１０ａからトレンチ構造の表面側ゲート電極１３３が形成されている。そして、対をなす表面側エミッタ領域１３１と表面側ゲート電極１３３とによって、一つの表面側セル１３４（図１１において破線で囲まれた部分）が構成されている。

本実施形態においては、図１１に示すように、表面側エミッタ領域１３１と、該表面側エミッタ領域１３１と隣接する表面側ゲート電極１３３が、表面側ウェル領域１３０の表層に複数形成されている。すなわち、表面側セル１３４が、表面側ウェル領域１３０の表層に複数構成されており、この複数の表面側セル１３４が集積された領域（図１１において一点鎖線で囲まれた領域）が、第３セル領域としての表面側セル領域１３５となっている。

また、第５半導体層１１２の一部には、第４半導体層１１１と表面側コレクタ電極１３７との接続領域として、表面側ウェル領域１３０とは離れた領域（表面側ウェル領域１３０の周辺）に、表面側ウェル領域１３０を取り囲むようにＰ導電型（Ｐ＋）の表面側接続領域１３６が形成されている。本実施形態において、この表面側接続領域１３６は、半導体基板１１０の表面１１０ａ（第５半導体層１１２の表面）から第４半導体層１１１に達するように形成されたトレンチ内を、エピタキシャル成長によるＰ導電型（Ｐ＋）の半導体層で埋め込んでなるものである。この表面側接続領域１３６の不純物濃度は、第４半導体層１１１と同程度（１×１０^１９〜１×１０^２０ｃｍ^−３）となっており、表面側接続領域１３６の一端が第４半導体層１１１と接続され、他端が表面側コレクタ電極１３７と接続されている。

このように構成される第５半導体層に対し、第６半導体層１１３の表層（半導体基板１１０の裏面１１０ｂ側の表層）の一部には、第４ウェル領域として、不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３程度のＰ導電型（Ｐ−）の裏面側ウェル領域１５０が形成されている。そして、裏面側ウェル領域１５０の表層の一部には、第２エミッタ領域として、Ｎ導電型（Ｎ＋）の裏面側エミッタ領域１５１が形成されている。この裏面側エミッタ領域１５１は、裏面側エミッタ電極１５２とのコンタクト領域であり、その不純物濃度としては、裏面側エミッタ電極１５２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０^１９〜１×１０^２０ｃｍ^−３程度としている。また、裏面側ウェル領域１５０の表層には、第４ゲート電極として、裏面側エミッタ領域１５１と隣接し、先端が第６半導体層１１３に突き出る態様で半導体基板１１０の裏面１１０ｂからトレンチ構造の裏面側ゲート電極１５３が形成されている。そして、対をなす裏面側エミッタ領域１５１と裏面側ゲート電極１５３とによって、一つの裏面側セル１５４（図１１において破線で囲まれた部分）が構成されている。

本実施形態においては、図１１に示すように、裏面側エミッタ領域１５１と、該裏面側エミッタ領域１５１と隣接する裏面側ゲート電極１５３が、裏面側ウェル領域１５０の表層に複数形成されている。すなわち、裏面側セル１５４が、裏面側ウェル領域１５０の表層に複数構成されており、この複数の裏面側セル１５４が集積された領域（図１１において一点鎖線で囲まれた領域）が、第４セル領域としての裏面側セル領域１５５となっている。

また、第６半導体層１１３の一部には、第４半導体層１１１と裏面側コレクタ電極１５７との接続領域として、裏面側ウェル領域１５０とは離れた領域（裏面側ウェル領域１５０の周辺）に、裏面側ウェル領域１５０を取り囲むようにＰ導電型（Ｐ＋）の裏面側接続領域１５６が形成されている。本実施形態において、この裏面側接続領域１５６は、半導体基板１１０の裏面１１０ｂ（第６半導体層１１３の表面）から第４半導体層１１１に達するように形成されたトレンチ内を、エピタキシャル成長によるＰ導電型（Ｐ＋）の半導体層で埋め込んでなるものである。この裏面側接続領域１５６の不純物濃度は、第４半導体層１１１と同程度（１×１０^１９〜１×１０^２０ｃｍ^−３）となっており、裏面側接続領域１５６の一端が第４半導体層１１１と接続され、他端が裏面側コレクタ電極１５７と接続されている。

さらに、本実施形態においては、第５半導体層１１２と第６半導体層１１３の積層方向において、表面側エミッタ領域１３１と裏面側エミッタ領域１５１、及び、表面側ゲート電極１３３と裏面側ゲート電極１５３が、第４半導体層１１１の中線に対してそれぞれ線対称となっている。つまり、表面側セル領域１３５及び裏面側セル領域１５５がそれぞれ完全に対向するように構成されている。また、第５半導体層１１２と第６半導体層１１３の積層方向において、表面側ウェル領域１３０と裏面側ウェル領域１５０、及び、表面側接続領域１３６と裏面側接続領域１５６が、第４半導体層１１１の中線に対してそれぞれ線対称となっている。すなわち、第５半導体層１１２側に構成されたＩＧＢＴ素子１７０の要素と、第６半導体層１１３側に構成されたＩＧＢＴ素子１７０の要素とが、線対称となっている。

そして、表面側エミッタ電極１３２と裏面側エミッタ電極１５２とが電気的に接続（同電位と）され、表面側ゲート電極１３３と裏面側ゲート電極１５３とが電気的に接続（同電位と）されている。また、表面側コレクタ電極１３７と裏面側コレクタ電極１５７も、互いに電気的に接続（同電位と）されている。

以上説明したように、半導体装置２００では、半導体基板１１０の表面１１０ａ側に、ＩＧＢＴ素子１７０を構成する表面側エミッタ領域１３１及び表面側ゲート電極１３３が形成され、半導体基板１１０の裏面１１０ｂ側に、ＩＧＢＴ素子１７０を構成する裏面側エミッタ領域１５１及び裏面側ゲート電極１５３が形成されている。また、表面側エミッタ領域１３１及び表面側ゲート電極１３３の形成領域である表面側セル領域１３５と、裏面側エミッタ領域１５１及び裏面側ゲート電極１５３の形成領域である裏面側セル領域１５５とは、少なくとも一部が互いに対向するように構成されている。すなわち、表面側エミッタ領域１３１と接続された表面側エミッタ電極１３２と、裏面側エミッタ領域１５１と接続された裏面側エミッタ電極１５２とは、少なくとも一部が互いに対向するように構成されている。また、第５半導体層１１２における表面側ウェル領域１３０とは離れた領域及び第６半導体層１１３における裏面側ウェル領域１５０とは離れた領域の少なくとも一方には、第４半導体層１１１とコレクタ電極１３７，１５７とを接続する接続領域１３６，１５６が形成されている。

このように構成される半導体装置２００においては、ＩＧＢＴ素子１７０がオン状態（ゲート駆動信号により、表面側ゲート電極１３３及び裏面側ゲート電極１５３がオンされた状態）となると、ウェル領域１３０，１５０におけるゲート電極１３３，１５３に隣接するエミッタ領域１３２，１５２直下の部分の導電型が反転し、Ｎ導電型のチャネルが形成される。形成されたチャネルを経由して表面側エミッタ領域１３２から第５半導体層１１２に向けて電子が流れ始め、同じく、形成されたチャネルを経由して裏面側エミッタ領域１５２から第６半導体層１１３に向けて電子が流れ始める。各半導体層１１２，１１３に流れ込む電子が増えると同時に、Ｐ＋導電型の第４半導体層１１１及び接続領域１３６，１５６とＮ−導電型の各半導体層１１２，１１３との接合が順バイアスされて第４半導体層１１１及び接続領域１３６，１５６から各半導体層１１２，１１３に正孔の注入が起こり、少数キャリアの蓄積が始まる。これにより、各半導体層１１２，１１３の抵抗値は伝導度変調によって極端に減少し、各コレクタ電極１３７，１５７から、接続領域１３６，１５６及び第４半導体層１１１のコレクタ領域、第５半導体層１１２及び第６半導体層１１３のドリフト層、反転したチャネル、及びエミッタ領域１３１，１５１を介して、エミッタ電極１３２，１５２にホール電流が流れることとなる。したがって、本実施形態に係る半導体装置２００は、半導体基板１１０の一方の表面のみにエミッタ領域及びゲート電極（セル領域）が形成された構成に比べて、ＩＧＢＴ素子１７０の電流密度（ホール電流密度）が向上され、ひいてはオン抵抗が低減された構成となっている。

また、本実施形態では、セル領域１３５，１５５が、複数のセル１３４，１５４を集積して構成されている。このように、セル１３４，１５４の数を多くすると、電流密度がより向上された（オン抵抗がより低減された）構成となる。しかしながら、セル領域１３５，１５５に含まれるセル１３４，１５４の個数は、複数に限定されるものではない。

また、本実施形態では、セル領域１３５，１５５が、同数のセル１３４，１５４を有している。したがって、半導体基板１１０における電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。

また、本実施形態では、互いに完全に対向するようにセル領域１３５，１５５が構成されているので、これによっても、半導体基板１１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。また、積層方向に対して垂直な方向における半導体装置２００の体格も小型化されている。特に本実施形態では、第５半導体層１１２と第６半導体層１１３が同一構成とされ、第５半導体層１１２に構成されたＩＧＢＴ素子１７０の要素と、第６半導体層１１３に構成されたＩＧＢＴ素子１７０の要素とが、線対称となっている。したがって、局所的な発熱による素子破壊などが効果的に抑制され、且つ、積層方向に対して垂直な方向における半導体装置２００の体格がより小型化された構成となっている。

また、本実施形態では、接続領域１３６、１５６が、各セル領域１３５，１５５を取り囲むように環状に形成されている。このような構成とすると、接続領域１３６，１５６から最短経路で各エミッタ領域１３１，１５１まで電流が流れる。これによっても、半導体基板１１０における電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。

なお、本実施形態においては、表面側ゲート電極１３３と裏面側ゲート電極１５３とが電気的に接続（同電位と）された例を示した。しかしながら、表面側ゲート電極１３３と裏面側ゲート電極１５３とがそれぞれ電気的に独立された構成としても良い。このような構成とすると、電流量に応じて、表面側ゲート電極１３３及び裏面側ゲート電極１５３の駆動制御をそれぞれ独立して行うことができる。これにより、小電流の場合には、ゲート駆動信号を表面側ゲート電極１３３（又は裏面側ゲート電極１５３）のみに送ることによって、半導体基板１１０に形成されたＩＧＢＴ素子１７０の要素の一部を駆動状態とすることができる。また、大電流の場合には、ゲート駆動信号を表面側ゲート電極１３３及び裏面側ゲート電極１５３に送ることによって、ＩＧＢＴ素子１７０全体を駆動状態とすることができる。このように、電流量の必要に応じてＩＧＢＴ素子１７０の駆動制御を行うと、消費電力を抑制し、ひいては半導体装置２００の発熱を抑制することができる。

また、本実施形態においては、ＩＧＢＴ素子１７０として、ＮチャネルＩＧＢＴ素子を採用する例を示した。しかしながら、ＰチャネルＩＧＢＴ素子を採用することもできる。

また、本実施形態においては、ゲート電極１３３，１５３として、トレンチ構造のゲート電極を採用する例を示した。しかしながら、ゲート電極１３３，１５３としては、プレーナー構造や、コンケーブ構造のゲート電極であっても採用することができる。

また、本実施形態においては、接続領域１３６，１５６として、トレンチ内をエピタキシャル成長による半導体層で埋め込んで形成された接続領域の例を示した。しかしながら、接続領域１３６，１５６としては、コレクタ電極１３７，１５７と第４半導体層１１１とを電気的に接続し、且つ、第４半導体層１１１とともにＩＧＢＴ素子１７０のコレクタ領域としての機能を果たすものであれば採用することができる。例えば、第４半導体層１１１と同一導電型の不純物で濃度調整されたポリシリコンをトレンチ内に埋め込んでなる接続領域を採用することもできる。また、第５半導体層１１２や第６半導体層１１３にイオン注入によって形成された接続領域を採用することもできる。

また、本実施形態に示した半導体装置２００は、第１実施形態に示した半導体装置１００（図２）に対応するものであった。しかしながら、第１実施形態の変形例として示した構造や製造方法（図７〜図９や図１０）を、本実施形態に示した半導体装置２００に適用することも可能である。

また、本実施形態においては、半導体基板１０として、Ｐ導電型の第４半導体層１１１の両表面上にＮ導電型の第５半導体層１１２及び第６半導体層１１３が直接的にそれぞれ積層された例を示した。しかしながら、第４半導体層１１１と第５半導体層１１２との間、及び、第４半導体層１１１と第６半導体層１１３との間に、第５半導体層１１２及び第６半導体層１１３と同一導電型であって、第５半導体層１１２及び第６半導体層１１３よりも高濃度のフィールドストップ層がそれぞれ介在された構成としても良い。この場合、接続領域１３６，１５６は、フィールドストップ層を貫通して第４半導体層１１１に達する構造となる。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

第１実施形態に係る半導体装置の概略構成を示す断面図である。 図１に示す半導体装置において、ドレイン領域とウェル領域との位置関係を示す平面図である。 半導体装置の製造工程のうち、半導体基板を準備する工程を示す断面図である。 半導体装置の製造工程のうち、表面側の素子形成工程を示す断面図である。 半導体装置の製造工程のうち、裏面側の素子形成工程を示す断面図である。 半導体装置の変形例を示す断面図である。 半導体装置の製造方法の変形例を示す断面図である。 半導体装置の製造方法の変形例を示す断面図である。 半導体装置の製造方法の変形例を示す断面図である。 半導体装置の変形例を示す断面図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。

符号の説明

１０・・・半導体基板
３０・・・表面側ウェル領域
３１・・・表面側ソース領域
３３・・・表面側ゲート電極
３５・・・表面側セル領域
３６・・・表面側ドレイン領域
５０・・・裏面側ウェル領域
５１・・・裏面側ソース領域
５３・・・裏面側ゲート電極
５５・・・裏面側セル領域
５６・・・裏面側ドレイン領域
７０・・・ＭＯＳトランジスタ素子
１００・・・半導体装置

Claims (7)

1. 半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、
   前記ソース電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、
   前記ドレイン電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記ソース電極とは離れた位置に形成され、
   前記半導体基板の両表面側に、前記ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、
   前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第１半導体層における前記第２半導体層の積層面の裏面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、
   前記半導体基板の一方の表面側における前記第２半導体層の表層に、前記第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、
   前記第１ウェル領域内の表層に、前記ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、前記第１ウェル領域に対して、前記第１ウェル領域内にチャネルを構成するように前記ゲート電極としての第１ゲート電極が形成され、
   前記半導体基板の他方の表面側における前記第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、
   前記第２ウェル領域内の表層に、前記ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、前記第２ウェル領域に対して、前記第２ウェル領域内にチャネルを構成するように前記ゲート電極としての第２ゲート電極が形成され、
   前記半導体基板の両表面側における、前記第１ソース領域及び前記第１ゲート電極の形成領域である第１セル領域と、前記第２ソース領域及び前記第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、
   前記ドレイン電極と電気的に接続される第１導電型のドレイン領域が、前記第２半導体層の表層における前記第１ウェル領域とは離れた領域、及び、前記第３半導体層の表層における前記第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、
   前記ドレイン領域と該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域との間に、前記半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする半導体装置。
2. 半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、
   前記ソース電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、
   前記ドレイン電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記ソース電極とは離れた位置に形成され、
   前記半導体基板の両表面側に、前記ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、
   前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第１半導体層における前記第２半導体層の積層面の裏面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、
   前記半導体基板の一方の表面側における前記第２半導体層の表層に、前記第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、
   前記第１ウェル領域内の表層に、前記ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、前記第１ウェル領域に対して、前記第１ウェル領域内にチャネルを構成するように前記ゲート電極としての第１ゲート電極が形成され、
   前記半導体基板の他方の表面側における前記第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、
   前記第２ウェル領域内の表層に、前記ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、前記第２ウェル領域に対して、前記第２ウェル領域内にチャネルを構成するように前記ゲート電極としての第２ゲート電極が形成され、
   前記半導体基板の両表面側における、前記第１ソース領域及び前記第１ゲート電極の形成領域である第１セル領域と、前記第２ソース領域及び前記第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、
   前記ドレイン電極と電気的に接続される第１導電型のドレイン領域が、前記第２半導体層の表層における前記第１ウェル領域とは離れた領域、及び、前記第３半導体層の表層における前記第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、
   前記ドレイン領域は、該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域を取り囲むように環状に形成されていることを特徴とする半導体装置。
3. 前記ドレイン領域と該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域との間に、前記半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１セル領域及び前記第２セル領域において、対をなす前記ソース領域及び前記ゲート電極が、それぞれ複数対形成されていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
5. 前記第１セル領域及び前記第２セル領域において、対をなす前記ソース領域及び前記ゲート電極が、同数対形成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
6. 前記第１セル領域と前記第２セル領域とは、完全に対向していることを特徴とする請求項５に記載の半導体装置。
7. 前記第２半導体層及び前記第３半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、
   前記ドレイン領域は、互いに対向するように前記第２半導体層の表層と前記第３半導体層の表層にそれぞれ形成され、
   前記第２半導体層と前記第３半導体層の積層方向において、前記第１ウェル領域と前記第２ウェル領域、前記第１ソース領域と第２ソース領域、前記第１ゲート電極と前記第２ゲート電極、及び前記第２半導体層の表層に形成されたドレイン領域と前記第３半導体層の表層に形成されたドレイン領域が、前記第１半導体層の中線に対してそれぞれ線対称となっていることを特徴とする請求項６に記載の半導体装置。

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