JP4198251B2 - 電力用半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電力用半導体装置およびその製造方法に関し、特にインバータに用いられる電力用半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、省エネルギーの観点から、例えば、エアコンディショニングに見るように電動機のインバータ駆動化が進んできており、インバータ用の電力用半導体装置の生産量が増加している。
【０００３】
このような、電力用半導体装置に対しては低損失であるだけでなく、省スペース化の観点から小型化、低コスト化の要望も強まっている。
【０００４】
以下、従来の電力用半導体装置について、図３８〜図４３を用いて説明する。まず、図３８に３相インバータＩＶの回路図を示す。
【０００５】
図３８に示すように３相インバータＩＶは３つのインバータＩＶ１〜ＩＶ３で構成されている。インバータＩＶ１は、電源電圧ＶDDが与えられる電源線Ｐと、接地電位に接続される電源線Ｎ間に直列に接続されたＩＧＢＴ（insulated gate bipolar transistor：以後、単にトランジスタと呼称する場合もあり）Ｑ１ＬおよびＱ１Ｕと、トランジスタＱ１ＬおよびＱ１Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ１ＬおよびＤ１Ｕとを備えている。そして、トランジスタＱ１ＬおよびＱ１Ｕの接続ノードは負荷ＬＵの一端に接続されている。
【０００６】
インバータＩＶ２も同様の構成であり、電源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ２ＬおよびＱ２Ｕと、トランジスタＱ２ＬおよびＱ２Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ２ＬおよびＤ２Ｕとを備え、トランジスタＱ２ＬおよびＱ２Ｕの接続ノードは負荷ＬＷの一端に接続されている。
【０００７】
インバータＩＶ３は、電源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ３ＬおよびＱ３Ｕと、トランジスタＱ３ＬおよびＱ３Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ３ＬおよびＤ３Ｕとを備え、トランジスタＱ３ＬおよびＱ３Ｕの接続ノードは負荷ＬＶの一端に接続されている。そして、負荷ＬＵ，ＬＶ，ＬＷは互いに共通して接続される他端を有している。
【０００８】
また、図中においてはインバータＩＶ１のうちトランジスタＱ１ＬとダイオードＤ１Ｌとで構成される部分において、トランジスタＱ１Ｌのエミッタ、コレクタ、ゲート端子をそれぞれ、Ｅ、Ｃ、Ｇとして示す。なお、ダイオードＤ１Ｌのアノード端子およびカソード端子はエミッタ端子Ｅおよびコレクタ端子Ｃに接続される。
【０００９】
次に、図３９を用いてトランジスタＱ１ＬとダイオードＤ１Ｌの断面構造の一例について説明する。なお、以下の説明においては、トランジスタＱ１Ｌをｎチャネル型とし、ダイオードＤ１Ｌをｎ型半導体基板上に形成されたｐ型アノードを有するダイオードとして説明する。
【００１０】
図３９に示すように、トランジスタＱ１Ｌはｎ型のシリコン基板１Ｔの上主面表面内において、ｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８とエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。
【００１１】
そして、ｐ型半導体領域１２を両側から挟むように、ｎ型不純物を比較的高濃度に含んだｎ型エミッタ領域９が形成されている。なおｎ型エミッタ領域９はゲート電極１１の表面に形成されたゲート絶縁膜（図示省略）に接触する構成となっている。ここで、シリコン基板１ＴはＩＧＢＴのｎ型ベース層となる。
【００１２】
そして、ｎ型エミッタ領域９の表面の一部にはエミッタ電極１９が形成され、エミッタ電極１９はエミッタ端子Ｅに電気的に接続され、ゲート電極１１はゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列接続によってトランジスタＱ１Ｌが構成されている。これら、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１が形成される領域をセル領域２ＴＣと呼称する。
【００１３】
また、セル領域２ＴＣを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＴＧを形成している。なお、セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造を総称して、エミッタ側構造２とする。
【００１４】
そして、シリコン基板１Ｔの下主面上には、ｎ型バッファ層３ａ、ｐ型コレクタ層４、金属のコレクタ電極５ａが順に積層されている。
【００１５】
ここで、トランジスタＱ１Ｌをエミッタ電極側から見た平面構成を図４０に示す。図４０に示すようにトランジスタＱ１Ｌは矩形形状の基板上に形成され、矩形のセル領域２ＴＣを矩形の電界緩和リング領域２ＴＧが取り囲む形状となっている。そして、電界緩和リング領域２ＴＧを取り囲むように浮遊電位のｎ型半導体領域２７が形成されている。
【００１６】
セル領域２ＴＣには複数のゲートラインＧＬが並列に形成され、ゲートラインＧＬの端部はセル領域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続され、全ゲートラインＧＬが共通の電位となる構成となっている。また、ゲートラインＧＬと外部との電気的接続を行うゲートパッドＧＰが部分的に設けられている。
【００１７】
なお、ゲートラインＧＬ間はエミッタ電極１９で覆われ、その上には各エミッタ電極１９を電気的に接続する上部エミッタ電極１９０で覆われているが、図４０においては便宜的に上部エミッタ電極１９０の一部を省略している。
【００１８】
なお、図３９に示したトランジスタＱ１Ｌの断面構成は、図４０におけるＡ−Ａ線での断面を示しており、図３９に示すゲート電極１１は、ゲートラインＧＬの長手方向に沿って垂直に配設された複数のゲート電極１１のごく一部だけである。
【００１９】
また、ダイオードＤ１Ｌは、図３９に示すように、ｎ型のシリコン基板１Ｄの上主面表面内において、ｐ型のアノード層２９が形成され、アノード層２９の表面には図示しないアノード電極が形成され、アノード電極はエミッタ端子Ｅに電気的に接続されている。これらアノード層２９、アノード電極が形成される領域をアノード領域２ＤＡと呼称する。
【００２０】
そして、アノード領域２ＤＡを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＤＧを形成している。なお、アノード領域２ＤＡおよび電界緩和リング領域２ＤＧの構造を総称して、アノード側構造２Ｄとする。
【００２１】
そして、シリコン基板１Ｄの下主面上には、ｎ型バッファ層３ｂ、ｎ型不純物を比較的高濃度に含んだｎ型半導体層６、金属のカソード電極５ｂが順に積層されている。また、カソード電極５ｂはコレクタ端子Ｃに電気的に接続されている。
【００２２】
ここで、ｎ型半導体層６はカソード電極５ｂとｎ型バッファ層３ｂとのオーミックコンタクトを達成するための層であり、シリコン基板１Ｄはｐｉｎダイオードのｉ（intrinsic）層に対応する層である。
【００２３】
次に、ダイオードＤ１Ｌをアノード電極側から見た平面構成を図４１に示す。図４１に示すようにダイオードＤ１Ｌは矩形形状の基板上に形成され、矩形のアノード領域２ＤＡを矩形の電界緩和リング領域２ＤＧが取り囲む形状となっている。そして、電界緩和リング領域２ＤＧを取り囲むように浮遊電位のｎ型半導体領域２７が形成されている。
【００２４】
図３９に示したダイオードＤ１Ｌの断面構成は、図４１におけるＢ−Ｂ線での断面を示しており、図３９に示すアノード層２９はアノード層２９のごく一部だけである。
【００２５】
以上説明したように、３相インバータＩＶを実現するための一例としては、別個に形成されたＩＧＢＴとフリーホイールダイオードの２種類の素子を並列に配置する構成を採用していた。従って、３相インバータのモジュール面積が大きくなるという問題があった。
【００２６】
そこで、フリーホイールダイオードをＩＧＢＴに内蔵した構成が開発された。以下、図４２および図４３を用いてフリーホイールダイオードを内蔵したＩＧＢＴの構成について説明する。
【００２７】
図４２にフリーホイールダイオードを内蔵したＩＧＢＴ９０の断面構成を示す。ＩＧＢＴ９０の基本構成は、図３９を用いて説明したトランジスタＱ１Ｌと同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。なお、図４２におけるエミッタ側構造２は、図３９におけるエミッタ側構造２Ｔに対応しており、両者は実質的に同じものである。また、図３９におけるシリコン基板１Ｔはｎ型ベース層１と呼称する。
【００２８】
ＩＧＢＴ９０はｎ型バッファ層３の主面内に、ｐ型コレクタ層４がｐ型ベース領域８の形成領域（すなわち図３９におけるセル領域２ＴＣ）にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むようにｎ型カソード領域６が選択的に形成された構成となっている。そして、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６に接触するように金属のコレクタ電極５が形成された構成となっている。
【００２９】
次に、図４２に示す２つの電流経路ａおよびｂについて図４３を用いて詳細に説明する。
【００３０】
図４３は複数のＩＧＢＴ構造のうち２つのゲート電極１１を含む部分を抜き出した図である。なお、図４３においては、図３９、図４２において省略したゲート絶縁膜１０を明示している。ゲート絶縁膜１０はゲート電極１１を囲むように形成され、ゲート電極１１に所定の電位を与えることで、ゲート絶縁膜１０の近傍のｐ型ベース領域８の一部の導電型が反転し、ｎ型エミッタ領域９とｎ型ベース層１との間にチャネルが形成されることになる。
【００３１】
図４３に示すように、電流経路ａはエミッタ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域６、コレクタ電極５で構成され、電流経路ｂはコレクタ電極５、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８、ｎ型エミッタ領域９、エミッタ電極１９で構成されている。
【００３２】
従って、図４３に示すように、電流経路ｂに沿っては２つのＩＧＢＴが並列に存在するが、電流経路ａに沿ってはＩＧＢＴに寄生してフリーホイールダイオード構造が存在している。なお、図４３においては便宜的に電流経路ａを形成する構成および電流経路ｂを形成する構成を別個に示したが、両者の構成は大部分が共通である。
【００３３】
次に、ＩＧＢＴ９０の動作について説明する。コレクタ端子Ｃに負の電圧が印加された場合、ｐ型コレクタ層４とｎ型バッファ層３とで構成されるｐｎ接合のため、電流経路ｂに沿っては電流が流れずに、電流経路ａに沿った電流が流れ、ダイオード動作を行う。
【００３４】
しかし、電流経路ａ、ｂは互いにコレクタ電極５、ｎ型バッファ層３、ｎ型ベース層１、エミッタ側構造２を共通とするため、コレクタ端子Ｃに正電圧が印加された場合、コレクタ電極５からｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路ｃが形成され、ｎ型バッファ層３の電位が上昇し、ｎ型バッファ層３とｐ型コレクタ層４との間の電圧Ｖｘが電導度変調を起こすに十分な電圧となるのが困難となる。その結果、構造上はＩＧＢＴであってもＩＧＢＴとして動作せず、ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）として動作してしまう。
【００３５】
これを回避するためには、フリーホイールダイオードを構成するｎ型カソード領域６および、ｎ型バッファ層３の一部の面積を小さくする一方で、ｐ型コレクタ層４の面積を大きくして、抵抗Ｒｘに流れる電流ｉｘを小さくしなければならない。
【００３６】
しかし、ｎ型カソード領域６（およびｎ型バッファ層３の一部）の面積を小さくすると、電流経路ａの構成、すなわちフリーホイールダイオードが動作している場合の、フリーホイールダイオードの順方向電圧Ｖｆが高くなったり、フリーホイールダイオードのオン電流およびリカバリ電流が、ｎ型カソード領域６（およびｎ型バッファ層３の一部）に集中して電流密度が高くなり、素子が破壊することもある。
【００３７】
【発明が解決しようとする課題】
従来のインバータは、別個に形成されたＩＧＢＴとフリーホイールダイオードの２種類の素子を並列に配置した構成、あるいはフリーホイールダイオードをＩＧＢＴに内蔵した構成を採用していたが、前者の場合はインバータのモジュール面積が大きくなるという問題があり、後者の場合は、ＩＧＢＴをオンさせるためには、ｎ型バッファ層３の電位上昇を抑制するために、ｎ型カソード領域６の面積をできるだけ小さくする必要があり、フリーホイールダイオードの動作時に電流集中による素子破壊が発生する可能性が高いという問題があった。
【００３８】
本発明は上記のような問題点を解消するためになされたもので、ＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置の小型化を実現するとともに、ＩＧＢＴに内蔵されるフリーホイールダイオードの動作時に電流集中による素子破壊を防止した構成を提供することを目的とする。
【００４８】
【課題を解決するための手段】
本発明に係る請求項１記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極とを備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの所定位置から、前記第２ユニットの集合体までの前記第１の半導体層のキャリアライフタイムは、前記第１ユニットの集合体側の前記第１の半導体層よりも短く設定されている。
【００４９】
本発明に係る請求項２記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、ライフタイム設定領域をさらに備え、前記ライフタイム設定領域のキャリアライフタイムは、前記第１の半導体層よりも短く設定され、前記第１の半導体層は、前記第１ユニットの集合体側と、前記第２ユニットの集合体側とで、結晶面方位および結晶軸方位のうち少なくとも一方が異なっており、前記ライフタイム設定領域は、前記第１ユニットの集合体側の前記第１の半導体層と、前記第２ユニットの集合体側の前記第１の半導体層の境界領域である。
【００５２】
本発明に係る請求項３記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、金属層あるいは不純物濃度が前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層をさらに備えている。
【００５６】
本発明に係る請求項４記載の電力用半導体装置の製造方法は、第１導電型の第１の半導体基板を準備し、前記第１の半導体基板の第１の主面の表面内に選択的に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域の表面内に選択的に第１導電型の第２の半導体領域を形成し、少なくとも、前記第２の半導体領域と前記第１の半導体基板の間の前記第１の半導体領域の表面に接するように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成して第１ユニットの集合体を形成する工程(ａ)と、第１導電型の第２の半導体基板を準備し、前記第２の半導体基板の第１の主面の表面内に選択的に第２導電型の第３の半導体領域を形成し、前記第３の半導体領域の表面内に選択的に第１導電型の第４の半導体領域を形成し、少なくとも、前記第４の半導体領域と前記第２の半導体基板の間の前記第３の半導体領域の表面に接するように第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成して第２ユニットの集合体を形成する工程(ｂ)と、前記第１および第２の半導体基板のそれぞれの第２の主面どうしを貼り合わせ法により接合する工程(ｃ)とを備え、前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１および第２の半導体基板の一方に、粒子線の照射、あるいは基板濃度の変更により、キャリアライフタイムを短くする工程をさらに備えている。
【００５８】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態１を図１〜図４を用いて説明する。図１はフリーホイールダイオードを内蔵したＩＧＢＴ１００の全体構成を示す断面図であり、図２は図１における領域Ｚ部分の詳細構成を示す図である。
【００５９】
ＩＧＢＴ１００はｎチャネル型であり、図１および図２に示すように、ｎ型のシリコン基板１（ｎ型ベース層１と呼称する場合あり）の上主面表面内において、不純物濃度１×１０16〜１×１０19／ｃｍ3程度のｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。なお、ゲート電極１１の周囲にはゲート絶縁膜が形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度（１×１０19〜１×１０21／ｃｍ3程度）に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８と後述するエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。
【００６０】
そして、ｐ型半導体領域１２を両側から挟むように、ｎ型不純物を比較的高濃度（１×１０18〜１×１０21／ｃｍ3程度）に含んだｎ型エミッタ領域９が形成されている。なおｎ型エミッタ領域９はゲート電極１１の表面に形成されたゲート絶縁膜１０に接触する構成となっている。ここで、シリコン基板１はＩＧＢＴのｎ型ベース層となる。
【００６１】
そして、ｎ型エミッタ領域９の表面にはエミッタ電極１９が形成され、エミッタ電極１９はエミッタ端子Ｅに電気的に接続され、ゲート電極１１はゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列接続によってＩＧＢＴ１００が構成されている。
【００６２】
また、ｐ型ベース領域８を取り囲むようにｐ型不純物を１×１０17〜１×１０20／ｃｍ3程度含んだ浮遊電位の複数のｐ型半導体領域２８が同心状に形成されている。
【００６３】
これら、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導体領域２８で構成される構造の集まりを総称して、エミッタ側構造２（ユニットの集合体）とする。
【００６４】
そして、シリコン基板１の下主面上には不純物濃度１×１０17〜１×１０19／ｃｍ3程度のｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内には不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むように不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｎ型カソード領域６が選択的に形成された構成となっている。なお、ｐ型コレクタ層４およびｎ型カソード領域６はシリコン基板１とは距離を隔てて形成されている。
【００６５】
また、ｐ型コレクタ層４に接触するように金属のコレクタ電極５ｐが形成され、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するように金属のカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）が形成され、コレクタ電極５ｐとカソード電極５ｎの間には絶縁層７が形成されている。
【００６６】
そして、カソード電極５ｎとコレクタ端子Ｃとの間には、アノードがカソード電極５ｎに接続され、カソードがコレクタ端子Ｃに接続されたダイオード１３が電流抑制用素子として配設されている。
【００６７】
＜Ａ−２．動作＞
次にＩＧＢＴ１００の動作について説明する。
まず、コレクタ端子Ｃに負電圧（エミッタ端子に比べて負を意味する）が印加された場合、電流はエミッタ端子Ｅからエミッタ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード６、カソード電極５ｎ、外部接続されたダイオード１３を経てコレクタ端子Ｃに達する。
【００６８】
すなわち、コレクタ端子Ｃに負電圧が印加された場合、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域６で構成される内蔵ダイオード（フリーホイールダイオード）と、カソード電極５ｎを介して外部から直列に接続されたダイオード１３とは、エミッタ端子Ｅをアノード端子、コレクタ端子Ｃをカソード端子としていずれも順バイアスされて動作することになる。
【００６９】
また、コレクタ端子Ｃに印加される負電圧が大きくなり、ｐ型コレクタ層４とｎ型バッファ層３のｐｎ接合の耐圧、いわゆる逆耐圧を超えた場合や、上記ｐｎ接合にリーク電流がある場合にはｎ型バッファ層３、ｐ型コレクタ層４、コレクタ電極５ｐを経て、コレクタ端子Ｃに達する経路にも電流は流れる。
【００７０】
一方、コレクタ端子Ｃに正電圧（エミッタ端子に比べて正を意味する）が印加され、ゲート端子Ｇの電圧がオフ電位の場合、ｐ型ベース領域８とｎ型ベース層１との間のｐｎ接合で電圧が保持され、空乏層によって電流は遮断される。
【００７１】
そして、コレクタ端子Ｃに正電圧が印加された状態で、ゲート端子Ｇの電圧がオン電圧となった場合、コレクタ端子Ｃ、コレクタ電極５ｐ、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８中のチャネル、ｎ型エミッタ領域９、エミッタ電極１９を経て、エミッタ端子Ｅに達する電流が流れる。
【００７２】
ここで、コレクタ端子Ｃに正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路（すなわち図４３に示した電流ｉｘ）は、外部接続されたダイオード１３によって遮断されるため、コレクタ端子Ｃに印加された電圧が従来の電力用半導体装置に比べて低くても、ｎ型バッファ層３とｐ型コレクタ層４との間の電圧（すなわち図４３に示した電圧Ｖｘ）は電導度変調を十分に起こすことができる電圧となる。
【００７３】
従って、コレクタ端子Ｃに正電圧が印加された場合に、ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）として動作することを防止し、オン電圧の低いＩＧＢＴを動作させることができる。
【００７４】
外部接続されたダイオード１３は、コレクタ端子Ｃに正の電圧が印加された場合に、カソード電極５ｎを介して電流が流れるのを抑制するものであり、動作上は高電圧がかからない。すなわち、コレクタ端子Ｃに正の電圧が印加されれば、ＩＧＢＴ１００のｐ型コレクタ層４には順方向の電圧が印加されることになるため、ｎ型バッファ層３は印加された電圧とほぼ同じ電圧となる。従って、ダイオード１３は印加された電圧とｎ型バッファ層３の電圧との差に相当する耐圧があれば良いことになる。
【００７５】
その結果、順方向電圧を低くでき、電流密度も高くすることができるので、ダイオード１３のチップ面積を小さくできる。
【００７６】
なお、図１においては、ダイオード１３は２つ配設されているように記載されているが、平面的にはｎ型カソード領域６はｐ型コレクタ層４の周囲に形成されているのでダイオード１３は１つで良い。
【００７７】
図３および図４にダイオード１３が外部接続されたＩＧＢＴ１００の外観構成を示す。
【００７８】
図３はダイオード１３が外部接続されたＩＧＢＴ１００をエミッタ側の外部から見た図であり、図４は図３のＬ−Ｌ線での断面図である。なお、図４においては主要な構成の断面のみを示している。
【００７９】
図３および図４に示すように絶縁基板ＩＺ上に金属材料で、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇ、ダイオード接続端子Ｈがパターニングされている。ＩＧＢＴ１００はコレクタ電極５ｐがコレクタ端子Ｃ上に、カソード電極５ｎがダイオード接続端子Ｈ上に接触するように載置されている。
【００８０】
ダイオード１３は、アノード層ＡＮがダイオード接続端子Ｈ上に接触するように載置されている。そして、ダイオード１３のカソード層ＫＮは、ワイヤボンディングによりコレクタ端子Ｃに電気的に接続されている。
【００８１】
なお、ＩＧＢＴ１００のゲートパッドＧＰはゲート端子Ｇに、上部エミッタ電極１９０はエミッタ端子Ｅにワイヤボンディングにより電気的に接続されている。
【００８２】
＜Ａ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態１のＩＧＢＴ１００は、低耐圧、小面積の電流抑制用のダイオード１３をカソード電極５ｎとコレクタ端子Ｃとの間に外部接続したので、フリーホイールダイオードを内蔵した構成であっても、コレクタ端子に正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に電流が流れることが防止され、ｎ型バッファ層３の電位が上昇することを防止して、ＩＧＢＴとして動作することが可能となる。電流抑制用のダイオード１３を接続することで、ｎ型カソード領域６の面積を小さくする必要がなくなるので、フリーホイールダイオードの動作時に電流集中による素子破壊が発生することを防止できる。
【００８３】
なお、ＩＧＢＴ１００およびダイオード１３をインバータに採用してモデュール化した場合には、ダイオード１３が小型化できるのでモデュール面積を小さくできるという効果がある。
【００８４】
また、フリーホイールダイオードを内蔵したＩＧＢＴをインバータに採用する場合、ｎ型ベース層１にはＩＧＢＴがオンするときには、ダイオードがオフしたときのキャリアが残っており、キャリア発生に費やす時間が短くなり、ＩＧＢＴをオンするのに必要な時間が短くなって、動作速度を早くすることができ、スイッチング損失を小さくすることができる。これは、ダイオードのオンに関しても同様である。
【００８５】
＜Ａ−４．変形例＞
以上説明したように、本発明に係る実施の形態１においては、ＩＧＢＴ１００にダイオード１３が外部接続された例を示したが、ダイオード１３の代わりに図５に示すように、ＩＧＢＴ１００のゲートとは相補的な信号が与えられるＭＯＳトランジスタ１３０を外部接続するようにしても良い。
【００８６】
図５においてはカソード電極５ｎとコレクタ端子Ｃとの間に、ｎ型ＭＯＳトランジスタ１３０が電流抑制用トランジスタとして配設された例が示されている。ｎ型ＭＯＳトランジスタ１３０のゲートにはＩＧＢＴ１００のゲート端子Ｇの反転信号バーＧが与えられる構成となっている。ｎ型ＭＯＳトランジスタ１３０は、ゲート端子Ｇにゲートをオン状態とする（ｐ型ベース領域８中にチャネルを形成する）電圧が与えられている場合には導通しないので、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路が形成されないので、ＩＧＢＴ１００のオン動作が妨げられることがない。
【００８７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態２を図６〜図９を用いて説明する。図６はフリーホイールダイオードを内蔵したＩＧＢＴ２００の構成を示す断面図である。なお、図６において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８８】
ＩＧＢＴ２００においては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６が選択的に形成された構成となっている。なお、ｐ型コレクタ層４およびｎ型カソード領域６はシリコン基板１とは距離を隔てて形成されている。そして、ｐ型コレクタ層４に接触するように金属のコレクタ電極５ｐが形成され、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するように金属のカソード電極５ｎが形成されている。
【００８９】
さらに、カソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）には、ｐ型不純物を１×１０15〜１×１０18／ｃｍ3程度含むアノード領域１４がオーミック接続され、当該アノード領域１４にはｎ型不純物を１×１０18〜１×１０21／ｃｍ3程度含むカソード領域１５がオーミック接続され、カソード電極５ｎに直列に接続された電流抑制用ダイオード１３Ａを構成している。
【００９０】
そして、コレクタ電極５ｐには金属材料で形成された低抵抗導電体層１６がオーミック接続され、コレクタ電極５ｐおよび低抵抗導電体層１６の積層体と、カソード電極５ｎ、アノード領域１４およびカソード領域１５で構成される積層体の間には絶縁層７が形成されている。
【００９１】
また、低抵抗導電体層１６および電流抑制用ダイオードのカソード領域１５にオーミック接続するとともに絶縁層７を覆うように最外部コレクタ電極１７が形成されている。なお、最外部コレクタ電極１７はコレクタ端子Ｃに接続されている。
【００９２】
＜Ｂ−２．動作＞
ＩＧＢＴ２００の動作は、図１に示すＩＧＢＴ１００と基本的には同じである。ＩＧＢＴ１００と異なる点は、ＩＧＢＴ１００においては電流抑制用のダイオード１３が外部接続されているのに対し、ＩＧＢＴ２００ではフリーホイールダイオードに加えて、アノード領域１４およびカソード領域１５で構成される電流抑制用のダイオード１３Ａを内蔵しているので、コレクタ端子Ｃが負電位の場合、ＩＧＢＴ１００では外部接続されたダイオード１３を通って流れていた電流が、ＩＧＢＴ２００では、内蔵されたダイオード１３Ａを通って流れる点である。
【００９３】
ダイオード１３Ａの存在により、コレクタ端子Ｃに正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に電流が流れることが防止され、ｎ型バッファ層３の電位が上昇することを防止して、ＩＧＢＴとして動作させることが可能となる。
【００９４】
＜Ｂ−３．製造方法＞
次に、図６に示すＩＧＢＴ２００と実質的に同じ構成のＩＧＢＴ２００Ａの製造方法を、製造工程を順に示す図７〜図９を用いて説明する。
【００９５】
まず、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１を準備し、図７に示すようにｎ型シリコン基板１の上主面に、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導体領域２８で構成されるエミッタ側構造２を形成し、ｎ型シリコン基板１の上主面から突出した各ゲート電極１１の上部に個々に層間絶縁膜１８を形成する。層間絶縁膜１８は、ゲート電極１１と、後に形成されるエミッタ電極とを電気的に分離するためのものである。なお、エミッタ側構造２の製造方法は従来のＩＧＢＴまたはパワーＭＯＳトランジスタと同じであり説明は省略する。
【００９６】
一方、ｎ型シリコン基板１の下主面にｎ型バッファ層３を形成し、ｎ型バッファ層３の主面内に、ｐ型コレクタ層４をｐ型ベース領域８の形成領域にほぼ対応させて選択的に形成し、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６を選択的に形成する。なお、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６はイオン注入などの通常の半導体製造プロセスで形成する。
【００９７】
その後、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６を覆うように、例えばアルミニウム、モリブデンなどの高融点金属で構成される導電体層をスパッタリング法などで形成し、当該導電体層を写真製版とエッチングによりｐ型コレクタ層４に接触するコレクタ電極５ｐ、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するカソード電極５ｎにパターニングする。
【００９８】
そして、コレクタ電極５ｐおよびカソード電極５ｎを覆うように、例えばシリコン酸化膜などの絶縁膜を形成し、当該絶縁膜を写真製版とエッチングによりコレクタ電極５ｐとカソード電極５ｎとの間に埋め込まれた絶縁層７を形成する。
【００９９】
次に図８に示すように、コレクタ電極５ｐおよびカソード電極５ｎ、絶縁層７を覆うように低濃度のｐ型半導体層を形成し、写真製版とエッチングにより、カソード電極５ｎ、絶縁層７およびコレクタ電極５ｐの一部に接触するアノード領域１４にパターニングする。そして、アノード領域１４に覆われない部分に高濃度にｎ型不純物を含んだｎ型半導体層を形成し、低抵抗導電体層１６とする。
【０１００】
なお、ｐ型半導体層を形成した後、低抵抗導電体層１６となる部分にイオン注入によりｎ型不純物を高濃度に注入することで、アノード領域１４および低抵抗導電体層１６を形成するようにしても良い。
【０１０１】
その後、アノード領域１４および低抵抗導電体層１６に接触するようにｎ型不純物を高濃度に含んだｎ型半導体層を形成し、カソード領域１５とすることで、電流抑制用のダイオードと並列に、コレクタ端子Ｃに接続される導電体層が同時に形成される。
【０１０２】
最後に、図９に示すように、カソード領域１５上に、例えば、金を含む多層膜で構成される最外部コレクタ電極１７を形成し、ｎ型エミッタ領域９の表面に接触するように、例えばアルミニウムの合金で構成されるエミッタ電極１９を形成することで、ＩＧＢＴ２００Ａを得ることができる。
【０１０３】
なお、ＩＧＢＴ２００とＩＧＢＴ２００Ａとの大きな相違点は、ＩＧＢＴ２００Ａではカソード領域１５が低抵抗導電体層１６にも接触し、絶縁層７が最外部コレクタ電極１７にまで達していない点と、低抵抗導電体層１６がＩＧＢＴ２００では金属材料で形成されているのに対し、ＩＧＢＴ２００Ａでは高濃度ｎ型半導体層で形成されている点である。しかし、コレクタ電極５ｐおよびカソード電極５ｎは、高濃度ｎ型半導体層（すなわち低抵抗導電体層１６）とアノード領域１４のｐｎ接合で分離することができるので、ＩＧＢＴ２００および２００Ａの構成は実質的に同等である。
【０１０４】
＜Ｂ−４．特徴的効果＞
以上説明したように、本発明に係る実施の形態２のＩＧＢＴ２００および２００Ａは、フリーホイールダイオードに加え、電流抑制用のダイオードもＩＧＢＴ内に内蔵されているため、モデュール内に外部接続の電流抑制用のダイオードを別個に配置する必要がなくなるので、ＩＧＢＴ２００および２００Ａをインバータ用途としてモデュール化した場合には、モデュール面積をさらに小さくできる。
【０１０５】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態３を図１０〜図１２を用いて説明する。図１０はフリーホイールダイオードを内蔵したＩＧＢＴ３００の構成を示す断面図である。なお、図１０において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
ＩＧＢＴ３００においては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６が選択的に形成された構成となっている。そして、ｐ型コレクタ層４にオーミック接続するように例えばアルミニウムの合金で構成されるコレクタ電極５ｐが形成されている。
【０１０７】
また、ｎ型カソード領域６およびｎ型バッファ層３の一部にオーミック接続するように例えばアルミニウムの合金で構成されるカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）が形成され、カソード電極５ｎには、ｐ型不純物を高濃度（１×１０17／ｃｍ3程度）に含んだｐ型アノード領域１４１が接触するように形成されている。そして、コレクタ電極５ｐおよびｐ型アノード領域１４１に接触するように金属の最外部電極２０が形成されている。
【０１０８】
最外部電極２０は、ｐ型アノード領域１４１とショットキー接続するように例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成されている。
【０１０９】
そして、コレクタ電極５ｐおよびカソード電極５ｎの間には絶縁層７が形成されている。なお、最外部電極２０はコレクタ端子Ｃに接続されている。
【０１１０】
＜Ｃ−２．動作＞
ＩＧＢＴ３００の動作は、図６に示すＩＧＢＴ２００と基本的には同じである。ＩＧＢＴ２００と異なる点は、ＩＧＢＴ２００においては電流抑制用のダイオード１３Ａが、ｐ型アノード領域１４およびｎ型カソード領域１５の接合によるｐｎ接合ダイオードであったものが、ＩＧＢＴ３００においては、ｐ型アノード領域１４１と最外部電極２０とのショットキー接続によるショットキーダイオード１３Ｂとなっている点である。
【０１１１】
なお、電流抑制用ダイオードをショットキーダイオードとすることで、そこでの電圧降下はカソード面積が同じであるならばｐｎ接合ダイオードに比べて大きくなるため、ショットキーダイオード１３Ｂのカソード面積は、例えば図６に示すダイオード１３Ａに比べ大きく設定されている。
【０１１２】
＜Ｃ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態３のＩＧＢＴ３００は、電流抑制用ダイオードをショットキーダイオードとすることで、半導体層一層分が不要になり、製造方法を簡略化して、製造コストを低減することができる。
【０１１３】
＜Ｃ−４．変形例１＞
電流抑制用ダイオードとしてショットキーダイオードを用いる構成としては、図１０に示すＩＧＢＴ３００以外に、図１１に示すＩＧＢＴ３００Ａの構成を用いても良い。
【０１１４】
図１１に示すＩＧＢＴ３００Ａにおいては、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノード領域１４１とはショットキー接続するように、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で最外部電極２１が形成され、ｐ型アノード領域１４１と最外部電極２１とのショットキー接続によるショットキーダイオード１３Ｃが形成されている。また、カソード電極５ｎと最外部電極２１との間には絶縁層７が形成されている。なお、図１０に示すＩＧＢＴ３００と同一の構成については同一の符号を付している。
【０１１５】
このような構成とすることで、ＩＧＢＴ３００のようにコレクタ電極５ｐを形成する必要がなく、構成がさらに単純になり、製造方法をさらに簡略化して、製造コストをさらに低減することができる。
【０１１６】
＜Ｃ−５．変形例２＞
電流抑制用ダイオードとしてショットキーダイオードを用いる構成としては、図１０に示すＩＧＢＴ３００以外に、図１２に示すＩＧＢＴ３００Ｂの構成を用いても良い。
【０１１７】
図１２に示すＩＧＢＴ３００Ｂにおいては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成されている。
【０１１８】
そして、ｐ型コレクタ層４の周囲のｎ型バッファ層３の主面にオーミック接続するように例えばアルミニウムの合金で構成されるカソード電極５ｎ接続され、カソード電極５ｎにはｐ型コレクタ層４とは異なる半導体材料、例えばゲルマニウム（Ｇｅ）、ＰｂＳ、ＩｎＡｓ、ＩｎＳｂ、ＰｂＴｅなどの電子親和力がシリコンよりも大きな半導体で、ｐ型不純物を高濃度（１×１０17／ｃｍ3程度）に含んで構成されるｐ型アノード領域２２が接触するように形成されている。そして、ｐ型コレクタ層４およびｐ型アノード領域２２に接触するように金属の最外部電極２１が形成されている。そして、カソード電極５ｎと最外部電極２１との間には絶縁層７が形成されている。
【０１１９】
最外部電極２１は、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノード領域２２とはショットキー接続するように、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成され、ｐ型アノード領域２２と最外部電極２１とのショットキー接続によるショットキーダイオード１３Ｄが形成されている。なお、図１０に示すＩＧＢＴ３００と同一の構成については同一の符号を付している。
【０１２０】
ｐ型アノード領域２２をｐ型コレクタ層４とは異なる半導体材料、すなわち電子親和力がシリコンよりも大きな半導体で構成することで、最外部電極２１とｐ型アノード領域２２とのショットキー接続がより確実に行われることになる。
【０１２１】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態４を図１３を用いて説明する。図１３はフリーホイールダイオードを内蔵したＩＧＢＴ４００の構成を示す断面図である。なお、図１３において、図２を用いて説明したＩＧＢＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２２】
ＩＧＢＴ４００においては、シリコン基板１のｐ型半導体領域２８を含む周辺領域３１（第１のライフタイム設定領域）と、シリコン基板１の下主面のｎ型バッファ層３近傍で、ｐ型コレクタ層４の形成領域にほぼ対応した領域３２（第２のライフタイム設定領域）と、シリコン基板１の中央部３３とで、キャリアライフタイムがそれぞれ異なるように構成されている。
【０１２３】
シリコン基板１の周辺領域３１、すなわちフリーホイールダイオードの電流経路が集中する部分は、キャリアライフタイムが１μｓｅｃ程度の領域となっており、領域３２ではキャリアライフタイムが０．１μｓｅｃ程度の領域となっている。また、中央部３３ではキャリアライフタイムが１０〜１００μｓｅｃ程度の領域となっている。
【０１２４】
キャリアライフタイムの制御は、プロトン、ヘリウム、電子線等の粒子線をシリコン基板１に注入し、注入粒子の飛程位置付近で局所的に結晶欠陥を発生させ、当該結晶欠陥を少数キャリアの再結合中心として利用することで達成される。その際に、粒子線をステンレス、シリコン等の材料で構成されるマスクを通過させることで、加速エネルギーを加減して飛程位置を調整したり、注入量を調整して結晶欠陥の発生量を調整する。
【０１２５】
例えば、周辺領域３１の形成においては、シリコン基板１の中央部には、ステンレス、シリコン等の材料で構成されるマスクを配置し、質量が軽い電子線を１×１０14／ｃｍ2〜１×１０15／ｃｍ2の照射量で注入する。
【０１２６】
また、領域３２の形成においては、シリコン基板１の周辺部には、ステンレス、シリコン等の材料で構成されるマスクを配置し、質量が比較的重いプロトン、ヘリウムを注入する。例えば、プロトンを使用する場合には、１×１０11／ｃｍ2〜１×１０12／ｃｍ2の照射量で注入する。
【０１２７】
なお、中央部３３はシリコン基板１が本来有しているキャリアライフタイムとなっている。
【０１２８】
＜Ｄ−２．動作＞
ＩＧＢＴ４００の動作は、図６に示すＩＧＢＴ２００と基本的には同じである。ＩＧＢＴ２００と異なる点は、フリーホイールダイオードの電流経路が集中する周辺領域３１と、ｎ型バッファ層３近傍の領域３２においてキャリアライフタイムの改変が行われている点である。
【０１２９】
一般的に、ＩＧＢＴではコレクタ側のキャリアライフタイムを短くして、ｎ型ベース層中のキャリア密度を少なくし、１パルス当たりのスイッチング損失を抑制する手法がとられている。この場合、ＩＧＢＴのオン電圧は高くなり、定常損失は大きくなる。ここで、全消費電力において、スイッチング損失は動作周波数にほぼ比例し、定常損失は動作周波数に対してほぼ一定であるため、動作周波数に基づいて、消費電力が最小になるようにコレクタ側のキャリアライフタイムを設定する。
【０１３０】
一方、ＩＧＢＴのターンオン時、ｐｉｎダイオード、すなわちフリーホイールダイオードのリカバリによる損失、ｐｉｎダイオードでの定常損失はｐｉｎダイオードのｉ層内のキャリア分布、すなわち、キャリアライフタイム分布によって決まり、ある動作周波数での最適キャリアライフタイム分布はＩＧＢＴの消費電力を最小にする分布とは異なるのが一般的である。
【０１３１】
しかるに、ＩＧＢＴ４００においてはフリーホイールダイオードの電流経路が集中する周辺領域３１と、ＩＧＢＴの電流経路が形成されるｎ型バッファ層３近傍の領域３２においてキャリアライフタイム分布をそれぞれ改変している。そして、両領域におけるキャリアライフタイム分布は、フリーホイールダイオードとＩＧＢＴのそれぞれの消費電力を最小にする最適のキャリアライフタイム分布に設定されている。
【０１３２】
従って、ＩＧＢＴおよびフリーホイールダイオードの動作時の消費電力が低減されることになる。
【０１３３】
＜Ｄ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態４のＩＧＢＴ４００は、ＩＧＢＴと内蔵されたフリーホイールダイオードとで、独立にほぼ最適にキャリアライフタイム分布が設定でき、ＩＧＢＴ動作時の消費電力とダイオード動作時の消費電力を総合した全消費電力が最適化されている。
【０１３４】
なお、ＩＧＢＴ４００では図６を用いて説明したＩＧＢＴ２００と同様に、フリーホイールダイオードに加え、電流抑制用のダイオードもＩＧＢＴ内に内蔵されているため、モデュール内に外部接続の電流抑制用のダイオードを別個に配置する必要がなくなるので、ＩＧＢＴ４００をインバータ用途としてモデュール化した場合には、モデュール面積をさらに小さくできることは言うまでもない。
【０１３５】
なお、フリーホイールダイオードの電流経路が集中する周辺領域と、ＩＧＢＴの電流経路が形成される領域においてキャリアライフタイムの改変を行うことは、図１に示したＩＧＢＴ１００および図１０〜図１２に示したＩＧＢＴ３００〜３００Ｂに適用しても良いことは言うまでもない。
【０１３６】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態５を図１４〜図２５を用いて説明する。図１４は、フリーホイールダイオードを内蔵するとともに、電流抑制用素子としてＭＯＳトランジスタを内蔵したＩＧＢＴ５００の構成を示す断面図である。
【０１３７】
図１４に示すようにＩＧＢＴ５００は、シリコン基板１の上下主面に図１に示すＩＧＢＴ１００におけるエミッタ側構造２と同様のソース側構造２ａおよび２ｂが形成された構成となっている。
【０１３８】
すなわち、ｎ型のシリコン基板１の上主面表面内において、ｐ型ベース領域８ａが形成され、当該ｐ型ベース領域８ａを深さ方向に貫通するように複数のトレンチ型のゲート電極１１ａが並列に形成されている。ゲート電極１１ａの間のｐ型ベース領域８ａの表面内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領域１２ａが選択的に形成されている。ｐ型半導体領域１２ａはｐ型ベース領域８ａとソース電極１９ａとの電気的接続が良好に行われることを目的として設けられている。
【０１３９】
そして、ｐ型半導体領域１２ａを両側から挟むように、ｎ型不純物を比較的高濃度に含んだｎ型ソース領域９ａが形成されている。なおｎ型ソース領域９ａはゲート電極１１ａの表面に形成されたゲート絶縁膜（図示は省略）に接触する構成となっている。ここで、シリコン基板１はＭＯＳトランジスタのドレイン層となる。
【０１４０】
そして、ｎ型ソース領域９ａの表面にはソース電極１９ａが形成され、ソース電極１９ａはエミッタ端子Ｅに電気的に接続され、ゲート電極１１ａはゲート端子Ｇａに電気的に接続されている。また、ｐ型ベース領域８ａを取り囲むように浮遊電位の複数のｐ型半導体領域２８ａ（第１の電界緩和手段）が同心状に形成されている。
【０１４１】
これら、ｐ型ベース領域８ａ、ｎ型ソース領域９ａ、ゲート電極１１ａ、ｐ型半導体領域２８ａで構成される構造はＭＯＳトランジスタからドレイン層を省いた構造と同様で、それらが複数集まっているので、ソース側構造２ａ（第１ユニットの集合体）と総称する。
【０１４２】
なお、ソース側構造２ｂ（第２ユニットの集合体）も同様であり、ｐ型ベース領域８ａがｐ型ベース領域８ｂ、ｎ型ソース領域９ａがｎ型ソース領域９ｂ、ゲート電極１１ａがゲート電極１１ｂ、ｐ型半導体領域２８ａがｐ型半導体領域２８ｂ（第２の電界緩和手段）となっている。なお、ソース電極１９ｂがコレクタ端子Ｃに電気的に接続され、ゲート電極１１ｂはゲート端子Ｇｂに電気的に接続されている。
【０１４３】
＜Ｅ−２．動作＞
次にＩＧＢＴ５００の動作について説明する。
まず、ゲート端子ＧａおよびＧｂに共にゲートをオンさせる電圧が与えられた場合、コレクタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００は直列接続されたＭＯＳトランジスタとして動作する。
【０１４４】
図１５にその状態を等価回路で示す。図１５は、ソース側構造２ａおよび２ｂにおいて、それぞれ２つのゲート電極１１を含むようにＩＧＢＴ５００の一部を抜き出した図である。図１５には、ソース側構造２ａおよび２ｂでそれぞれ、並列接続されたＭＯＳトランジスタＭ１、Ｍ２の組およびＭＯＳトランジスタＭ３、Ｍ４の組が形成され、２つの組が直列に接続された状態が示されている。従って、コレクタ端子Ｃに与えられる電圧の正負によって電流の方向を逆転できる。
【０１４５】
同様に、ゲート端子ＧａおよびＧｂに共にゲートをオフさせる電圧が与えられた場合、コレクタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００はＩＧＢＴのオフ状態と同じ状態になる。
【０１４６】
一方、ゲート端子Ｇａがオン、ゲート端子Ｇｂがオフの場合、コレクタ端子Ｃに正電圧（エミッタ端子Ｅに負電圧）が印加されれば、ＩＧＢＴ５００はＩＧＢＴのオン状態として動作し、コレクタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加された場合は、ダイオードを構成するソース側構造２ｂに逆方向電圧が印加されたことになり、ＩＧＢＴ５００には電流は流れない。
【０１４７】
逆に、ゲート端子Ｇａがオフ、ゲート端子Ｇｂがオンの場合、コレクタ端子Ｃに正電圧（エミッタ端子Ｅに負電圧）が印加されれば、ダイオードを構成するソース側構造２ａに逆方向電圧が印加されたことになり、ＩＧＢＴ５００には電流は流れない。そして、コレクタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加された場合は、ＩＧＢＴ５００はＩＧＢＴのオン状態として動作するがゲート端子Ｇａがオンの場合とは逆方向に電流が流れ、ソース側構造２ａがフリーホイールダイオードとして動作する。
【０１４８】
このように、ＩＧＢＴ５００はゲート端子ＧａおよびＧｂに相補的に信号を与えることで、実施の形態１〜４で説明したと同様に、逆接続されたフリーホイールダイオードが内蔵されたＩＧＢＴとして動作する。
【０１４９】
なお、ゲート端子ＧａおよびＧｂに相補的に信号を与えることで、ＩＧＢＴとフリーホイールダイオードとは完全に独立して動作することになるので、フリーホイールダイオードの存在によりＩＧＢＴとして動作せず、ＭＯＳトランジスタとして動作するという問題は生じない。
【０１５０】
図１６にＩＧＢＴのオン状態を等価回路で示す。図１６は、ソース側構造２ａおよび２ｂにおいて、それぞれ２つのゲート電極１１を含むようにＩＧＢＴ５００の一部を抜き出した図である。図１６には、ソース側構造２ａにおいて並列接続されたＭＯＳトランジスタ１、Ｍ２の組が形成され、ソース側構造２ｂにおいてＭＯＳトランジスタＭ１、Ｍ２の組に直列に順方向に接続されたダイオードＤ１０が形成された状態が示されている。
【０１５１】
＜Ｅ−３．製造方法＞
以下、ＩＧＢＴ５００の製造方法を、製造工程を順に示す図１７〜図２２を用いて説明する。
【０１５２】
まず、図１７および図１８に示すように、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１ａおよび１ｂを準備し、それぞれの一方の主面に、ソース側構造２ａおよび２ｂを形成し、ｎ型シリコン基板１ａおよび１ｂの上主面から突出したゲート電極１１ａおよび１１ｂの上部に個々に層間絶縁膜１８ａおよび１８ｂを形成する。なお、ソース側構造２ａおよび２ｂの製造方法は従来のＩＧＢＴまたはパワーＭＯＳトランジスタと同じであり説明は省略する。
【０１５３】
次に、図１９および図２０に示すように、シリコン基板１ａおよび１ｂのドレイン側を所定の厚さに研磨する。
【０１５４】
次に、図２１に示すように、研磨後のシリコン基板１ａおよび１ｂをウェハ貼り合わせ法によって接合し、ｎ型ソース領域９ｂの表面に接触するように、例えばアルミニウムの合金で構成されるソース電極１９ｂを形成する。
【０１５５】
最後に、図２２に示すように、ｎ型ソース領域９ａの表面に接触するように、例えばアルミニウムの合金で構成されるソース電極１９ａを形成することでＩＧＢＴ５００が完成する。
【０１５６】
なお、以上の説明では、ウェハ貼り合わせ法を用いた例を示したが、１枚のシリコン基板の上下主面に、通常の半導体装置の製造方法を用いてソース側構造２ａおよび２ｂを交互に作成するようにしても良いことは言うまでもない。
【０１５７】
＜Ｅ−４．特徴的効果＞
以上説明したように、ゲート端子ＧａおよびＧｂに相補的に信号を与えることで、本発明に係る実施の形態５のＩＧＢＴ５００は、基本的に実施の形態２と同様な効果を有する。
【０１５８】
加えて、ソース側構造２ａおよび２ｂから双方向に電流を流すことができるため、トライアックの代替素子としても用いることができる。
【０１５９】
すなわち、コレクタ端子Ｃに正電圧が印加されている場合、ゲート端子Ｇａをオン、ゲート端子Ｇｂをオフすることで、電流がソース側構造２ｂから２ａの方向に流れ、ゲート端子Ｇａをオフ、ゲート端子Ｇｂをオンすることで、電流が流れなくなる。
【０１６０】
そして、コレクタ端子Ｃに負電圧が印加されている場合、ゲート端子Ｇａをオフ、ゲート端子Ｇｂをオンすることで、電流がソース側構造２ａから２ｂの方向に流れ、ゲート端子Ｇａをオン、ゲート端子Ｇｂをオフすることで、電流が流れなくなる。
【０１６１】
また、ＩＧＢＴ５００は、双方向に電源電圧以上のコレクタ−エミッタ耐圧を有するため、異常電圧が印加されても破壊することが少なくなるという効果も有している。
【０１６２】
また、エミッタ領域内にモニタ用のエミッタ領域を設け、そこから得られるモニタ電流に基づいて、２つのゲート端子のオン・オフを切り換えて、ダイオード動作をさせたり、ＭＯＳトランジスタ動作をさせたりすることができる。
【０１６３】
一例を挙げると、ゲート端子ＧａおよびＧｂにそれぞれオン、オフの信号が印加されており、ＩＧＢＴがオンからオフにスイッチする場合、オフする１μｓｅｃ前にゲート端子Ｇｂにオン信号を印加し、半導体基板１内部のホール電流を減衰させた後、両ゲート端子をオフすることによって、スイッチング損失を低減することができる。
【０１６４】
この場合、ゲート端子Ｇｂがオンしている１μｓｅｃ間の定常損失は増加するが、ＭＯＳトランジスタの駆動力を定格電流に比べて高く設定しておけば、全体の損失は低減できる。
【０１６５】
また、ＩＧＢＴ５００は、ゲート信号、コレクタ−エミッタ間電圧の与え方によって、ダイオード、ＩＧＢＴ、あるいはＭＯＳトランジスタとして双極性で動作させることができるので、例えば、インバータ回路をコンバータ回路に変更することもできる。
【０１６６】
＜Ｅ−５．変形例１＞
以上説明したＩＧＢＴ５００については、図２３に示すＩＧＢＴ５００Ａのような構成としても良い。
【０１６７】
すなわち、ＩＧＢＴ５００Ａはシリコン基板１の厚み方向の中央部よりもソース側構造２ｂよりの位置に、少なくともｐ型ベース領域８ａおよび８ｂの形成領域に対応するように主面と平行にライフタイムの短い短ライフタイム領域２５を有している。なお、短ライフタイム領域２５を境として、便宜的に、ソース側構造２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとする。
【０１６８】
このように、短ライフタイム領域２５を有したＩＧＢＴ５００Ａは図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方のドレイン側の浅い領域に粒子線を照射し、結晶欠陥を形成してライフタイムを短くしておくことで、シリコン基板１ａおよび１ｂの貼り合わせ後に、図２３の短ライフタイム領域２５が得られることになる。
【０１６９】
また、ウェハ貼り合わせ法で２枚の結晶性基板を接合した場合、例えば（１００）面と（１１１）面、あるいは（１００）面と（１１０）面のように各々の基板の結晶軸方位が異なっていたり、結晶軸方位が同じでも基板の面内回転により面方位が異なっている場合には、接合界面にライフタイムの短いアモルファス層が形成される。これを利用することでシリコン基板１ａおよび１ｂの貼り合わせ後に、図２３の短ライフタイム領域２５を得るようにしても良い。
【０１７０】
なお、面内回転により面方位が異なる場合とは、端的に言えば２枚のシリコン基板のオリエンテーションフラット面が互いにずれるように重ね合わせたときに生じる現象である。
【０１７１】
ＩＧＢＴ５００Ａのような構成を採用することで、ＩＧＢＴとして動作する場合に、短ライフタイム領域２５がホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０１７２】
すなわち、ＩＧＢＴがオン状態にある場合に高電圧に耐えられるようにＭＯＳトランジスタのチャネルとコレクタ層との間には抵抗値の高いｎ型半導体層が存在している。この層の抵抗値を下げるため、コレクタからホールがインジェクションされるが、ＩＧＢＴがオン状態からオフ状態にスイッチングしたとき、ホールが残った状態になっているのでオフするのに時間がかかり、エネルギー損失が生じる。従って、ＩＧＢＴをスイッチングが頻繁に行われる使い方をする場合には、コレクタからのホールのインジェクションを抑制して、オン状態からオフ状態の遷移速度を高めることでエネルギー損失を低減することができる。
【０１７３】
＜Ｅ−６．変形例２＞
また、ＩＧＢＴ５００は図２４に示すＩＧＢＴ５００Ｂのような構成としても良い。すなわち、ＩＧＢＴ５００Ｂは、シリコン基板１のライフタイムが、ソース側構造２ａ側とソース側構造２ｂ側とで異なっている。
【０１７４】
図２４においては、ソース側構造２ａ側のシリコン基板を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとし、基板１ｂライフタイムは基板１ａよりも短く設定されている。
【０１７５】
このように、２つのソース側構造のうち一方よりのドレイン層のライフタイムが短くなったＩＧＢＴ５００Ｂは、図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方の基板への粒子線の照射、あるいは基板濃度の変更により得ることができる。
【０１７６】
そして、ＩＧＢＴ５００Ｂのような構成を採用することで、ＩＧＢＴとして動作する場合に、シリコン基板１ｂがホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０１７７】
なお、以上説明した変形例１および２の構成においては、ソース側構造２ｂ側、すなわちコレクタ端子側に短ライフタイム領域２５、ライフタイムが短かい基板１ｂを設けている。これは、ホールのインジェクションを抑制するにはコレクタ端子に近い方にインジェクション抑制手段を設けることが有効であり、その領域も狭い方が有効なので基板１ｂの厚さは基板１ａよりも薄くなっている。
【０１７８】
＜Ｅ−７．変形例３＞
また、ＩＧＢＴ５００は図２５に示すＩＧＢＴ５００Ｃのような構成としても良い。すなわち、ＩＧＢＴ５００Ｃは、シリコン基板１の内部に、少なくともｐ型ベース領域８ａおよび８ｂの形成領域に対応するように主面と平行に金属層あるいはｎ型不純物を高濃度（１×１０16〜１×１０20／ｃｍ3程度）に含んだｎ型半導体層２６を有している。なお、金属層２６を境として、便宜的に、ソース側構造２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとする。なお、金属層は単一金属層でも合金層でも良い。
【０１７９】
このように、金属層（あるいは高濃度ｎ型半導体層）２６を有したＩＧＢＴ５００Ｃは図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方のドレイン側にアルミニウムなどの金属層をスパッタ法などで堆積したり、一方または双方のドレイン側の浅い領域にリンや砒素などのｎ型不純物をイオン注入することで得られる。
【０１８０】
ＩＧＢＴ５００Ｃのような構成を採用することで、金属層（あるいは高濃度ｎ型半導体層）２６での抵抗が低減され、オン電圧を低くすることができる。
【０１８１】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態６を図２６〜図３７を用いて説明する。図２６は独立したＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置のうち、フリーホイールダイオード６００の構成を示す断面図である。
【０１８２】
図２６に示すようにフリーホイールダイオード６００は、ｎ型のシリコン基板１の上主面表面内において、ｐ型不純物を１×１０13〜１×１０18／ｃｍ3程度含んだアノード層２９が形成され、アノード層２９の表面には図示しないアノード電極が形成され、アノード電極はアノード端子Ａに電気的に接続されている。これらアノード層２９が形成される領域をアノード領域２Ａと呼称する。
【０１８３】
そして、アノード領域２Ａを取り囲むように浮遊電位の複数のｐ型半導体領域２８ａが同心状に形成され、電界緩和リング領域２Ｇを形成している。なお、アノード領域２Ａおよび電界緩和リング領域２Ｇの構造を総称して、アノード側構造２ＡＮとする。
【０１８４】
また、シリコン基板１の下主面表面内には、ｎ型バッファ層３が選択的に形成され、ｎ型バッファ層３の表面内にはｎ型不純物を比較的高濃度に含んだｎ型半導体層で構成されたｎ型カソード領域６が選択的に形成されている。そして、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように金属のカソード電極５ｋが形成されている。また、カソード電極５ｋはカソード端子Ｋに電気的に接続されている。そして、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが同心状に形成されている。なお、ｎ型バッファ層３、ｎ型カソード領域６、ｐ型半導体領域２８ｂを総称してカソード側構造２Ｋとする。なお、ｐ型半導体領域２８ａおよび２８ｂは、最も内側のものはそれぞれアノード電位およびカソード電位となっており、それ以外は浮遊電位となっている。
【０１８５】
ここで、ｎ型カソード領域６はカソード電極５ｋとｎ型バッファ層３とのオーミックコンタクトを達成するための層であり、シリコン基板１はｐｉｎダイオードのｉ層に対応する層である。
【０１８６】
図２７にフリーホイールダイオード６００の周辺領域の詳細を示す。図２７において、ｐ型半導体領域２８ａは内側から外側に向けて順に配設間隔が徐々に広くなるように形成されている。なお、ｐ型半導体領域２８ｂも内側から外側に向けて順に配設間隔が徐々に広くなるように形成されているが、その間隔の変化の度合いはｐ型半導体領域２８ａよりも緩やかである。このような構成とすることで、カソード電極５ｋに正電圧を印加した場合、最も電界緩和を効率的に行うことができる。
【０１８７】
また、電界緩和リング領域２Ｇの端縁部にはｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含んだ浮遊電位のｎ型半導体領域２７が浅く形成され、最もｎ型バッファ層３よりのｐ型半導体領域２８ｂには、カソード電極５ｋとの接続を確実に行うため、形成深さが浅いｐ型半導体領域２８ｃが接続されている。
【０１８８】
＜Ｆ−２．動作＞
浮遊電位のｐ型半導体領域２８ａおよび２８ｂは、周辺部での電界を緩和するために設けられたもので、ｐｎ接合近傍で空乏層を広げることによって一定の電界を保つようにしている。
【０１８９】
カソード電極５ｋに正電圧が印加された場合、図３９に示したダイオードＤ１Ｌなどでは、その周辺部、すなわち電界緩和リング領域２DGにも上記電圧と同程度の電圧がかかっていた。しかし、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂを形成することで、当該ｐ型半導体領域２８ｂとｎ型のシリコン基板１とのｐｎ接合近傍で空乏層が広がり、電圧降下が発生するので、電界緩和リング領域２Ｇにかかる電圧が低下し、電界緩和リング領域２Ｇに設けるべきｐ型半導体領域２８ａの個数および配設間隔を削減することができる。
【０１９０】
また、図２７においては電界緩和リング領域２Ｇの端縁部に浮遊電位のｎ型半導体領域２７が浅く形成された例を示したが、ｎ型半導体領域はシリコン基板１の下主面のｐ型半導体領域２８ｂが形成される領域に形成しても良い。ｎ型半導体領域は空乏層が基板端面に及ぶのを防止することができる。
【０１９１】
＜Ｆ−３．製造方法＞
以下、フリーホイールダイオード６００の製造方法を、製造工程を順に示す図２８〜図３３を用いて説明する。
【０１９２】
まず、図２８および図２９に示すように、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１ａおよび１ｂを準備し、それぞれの一方の主面に、アノード側構造２ＡＮおよびカソード側構造２Ｋを形成する。このとき、ｐ型半導体領域２８ａの形成個数および配設間隔は従来のフリーホイールダイオードよりも少なく形成する。その後、後に形成されるアノード電極およびカソード電極とｐ型半導体領域２８ａおよび２８ｂとを電気的に分離するための層間絶縁膜１８ａおよび１８ｂを選択的に形成する。なお、ｐ型半導体領域２８ｂの形成に際してｐ型半導体領域２８ｃを形成し、ｐ型半導体領域２８ａの形成後にｎ型半導体領域（図示せず）を形成する。
【０１９３】
なお、アノード側構造２ＡＮの製造方法は従来のフリーホイールダイオードの製造方法と同様であり、カソード側構造２Ｋは、一般的なイオン注入法により、シリコン基板１表面内にｎ型バッファ層３を選択的に形成し、ｎ型バッファ層３の表面内にｎ型カソード領域６を選択的に形成し、ｎ型バッファ層３を囲むようにｐ型半導体領域２８ｂを形成することで得られる。
【０１９４】
次に、図３０および図３１に示すように、シリコン基板１ａおよび１ｂを所定の厚さに研磨する。このとき、シリコン基板１ｂの厚さがシリコン基板１ａよりも薄くなるまで研磨する。
【０１９５】
次に、図３２に示すように、研磨後のシリコン基板１ａおよび１ｂをウェハ貼り合わせ法によって接合し、アノード層２９の表面に接触するように、例えばアルミニウムの合金で構成されるアノード電極２９ａを形成する。
【０１９６】
最後に、図３３に示すように、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように、例えばアルミニウムの合金で構成されるカソード電極５ｋを形成することでフリーホイールダイオード６００が完成する。
【０１９７】
なお、以上の説明では、ウェハ貼り合わせ法を用いた例を示したが、１枚のシリコン基板の上下主面に、通常の半導体装置の製造方法を用いてアノード側構造２ＡＮおよびカソード側構造２Ｋを交互に作成するようにしても良いことは言うまでもない。
【０１９８】
＜Ｆ−４．特徴的効果＞
以上説明した、本発明に係る実施の形態６のフリーホイールダイオード６００は、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが設けられており、電界緩和リング領域２Ｇにかかる電圧が低下し、電界緩和リング領域２Ｇに設けるべきｐ型半導体領域２８ａの個数および配設間隔を削減することができるので、周辺領域の面積を低減して素子面積を小さくでき、独立したＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置の小型化、低コスト化が達成できる。
【０１９９】
なお、実施の形態６においては浮遊電位の複数のｐ型半導体領域で構成される電界緩和リングについて説明したが、本発明はｐ型半導体領域の代わりに、基板主面上に形成された酸化膜と、その上に形成された電極とで構成されるフィールドプレートを設ける場合でも同様の効果を有する。なお、フィールドプレートはその電極に電圧を印加することで、印加した電圧と反対極性の電荷を基板中に誘起し空乏層の電界を緩和する機能を有している。
【０２００】
＜Ｆ−５．変形例１＞
以上説明したフリーホイールダイオード６００については、図３４に示すフリーホイールダイオード６００Ａのような構成としても良い。
【０２０１】
図３４はフリーホイールダイオード６００Ａの周辺領域の詳細を示す図である。図３４において、電界緩和リング領域２Ｇの端縁部には浮遊電位のｎ型半導体領域２７ａが浅く形成され、シリコン基板１の下主面のｐ型半導体領域２８ｂが形成される領域の端縁部にも浮遊電位のｎ型半導体領域２７ｂが浅く形成されている。
【０２０２】
そして、シリコン基板１の側面にも浮遊電位のｎ型半導体領域２７ｃが形成されている。
【０２０３】
なお、ｎ型半導体領域２７ａおよび２７ｂは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、それぞれの基板主面の端縁部に選択的にｎ型不純物をイオン注入することによって形成すれば良い。
【０２０４】
また、ｎ型半導体領域２７ｃは、シリコン基板１ａおよび１ｂの貼り合わせを行った後、斜め方向からｎ型不純物をイオン注入する方法や、貼り合わせ後の基板をｎ型不純物雰囲気にさらす方法で形成する。
【０２０５】
このように、ｎ型半導体領域を基板の側面にも形成することで、空乏層が基板側面に及ぶのを防止することができる。
【０２０６】
＜Ｆ−６．変形例２＞
また、フリーホイールダイオード６００は、図３５に示すフリーホイールダイオード６００Ｂのような構成としても良い。
【０２０７】
すなわち、フリーホイールダイオード６００Ｂはシリコン基板１の厚み方向の中央部よりもカソード側構造２Ｋよりの位置にライフタイムの短い短ライフタイム領域２５を有している。なお、短ライフタイム領域２５を境として、便宜的に、アノード側構造２ＡＮ側のシリコン基板１を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとする。
【０２０８】
このように、短ライフタイム領域２５を有したフリーホイールダイオード６００Ｂは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方の基板の浅い領域に粒子線を照射し、結晶欠陥を形成してライフタイムを短くしておくことで、シリコン基板１ａおよび１ｂの貼り合わせ後に、図３５の短ライフタイム領域２５が得られることになる。
【０２０９】
また、ウェハ貼り合わせ法で２枚の結晶性基板を接合した場合、例えば（１００）面と（１１１）面、あるいは（１００）面と（１１０）面のように各々の基板の結晶軸方位が異なっていたり、結晶軸方位が同じでも基板の面内回転により面方位が異なっている場合には、接合界面にライフタイムの短いアモルファス層が形成される。これを利用することでシリコン基板１ａおよび１ｂの貼り合わせ後に、図３５の短ライフタイム領域２５を得るようにしても良い。
【０２１０】
フリーホイールダイオード６００Ｂのような構成を採用することで、短ライフタイム領域２５がホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０２１１】
＜Ｆ−７．変形例３＞
また、フリーホイールダイオード６００は図３６に示すフリーホイールダイオード６００Ｃのような構成としても良い。すなわち、フリーホイールダイオード６００Ｃは、シリコン基板１のライフタイムが、アノード側構造２ＡＮ側とカソード側構造２Ｋ側とで異なっている。
【０２１２】
図３６においては、アノード側構造２ＡＮ側のシリコン基板を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとし、基板１ｂのライフタイムは基板１ａよりも短く設定されている。
【０２１３】
このような構造のフリーホイールダイオード６００Ｃは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、基板１ｂへの粒子線の照射、あるいは基板濃度の変更により得ることができる。
【０２１４】
そして、フリーホイールダイオード６００Ｃのような構成を採用することで、シリコン基板１ｂがホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０２１５】
＜Ｆ−８．変形例４＞
また、フリーホイールダイオード６００は図３７に示すフリーホイールダイオード６００Ｄのような構成としても良い。すなわち、フリーホイールダイオード６００Ｄは、シリコン基板１の厚み方向の中央部よりもカソード側構造２Ｋよりの位置に金属層（あるいは高濃度ｎ型半導体層）２６を有している。なお、金属層２６を境として、便宜的に、アノード側構造２ＡＮ側のシリコン基板を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとする。なお、金属層は単一金属層でも合金層でも良い。
【０２１６】
このように、金属層（あるいは高濃度ｎ型半導体層）２６を有したフリーホイールダイオード６００Ｄは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方の基板の浅い領域にアルミニウムなどの金属層をスパッタ法などで堆積したり、一方または双方の基板の浅い領域にリンや砒素などのｎ型不純物をイオン注入することで得られる。
【０２１７】
フリーホイールダイオード６００Ｄのような構成を採用することで、金属層（あるいは高濃度ｎ型半導体層）２６での抵抗が低減され、オン電圧を低くすることができる。
【０２１８】
＜Ｇ．本発明の他の適用例＞
以上説明した実施の形態１〜５においては、本発明をトレンチ型ＩＧＢＴに適用した例を示したが、平面型ＩＧＢＴに適用しても同様の効果があること言うまでもない。
【０２１９】
また、以上説明した実施の形態１〜６においては、本発明をｎチャネル型ＩＧＢＴ、ｎチャネル型ＭＯＳトランジスタ、ｐ+／ｎ-型ダイオードに適用した例を示したが、ｎチャネル型ＩＧＢＴ、ｎチャネル型ＭＯＳトランジスタ、ｐ-／ｎ+型ダイオードに適用しても同様の効果があること言うまでもない。
【０２２０】
また、以上説明した実施の形態１〜４および６における、ｎ型カソード領域６およびｎ型バッファ層３は電極とのコンタクト抵抗が十分低くできるならばなくても良い。
【０２２１】
また、以上説明した実施の形態１〜５における、ｐ型半導体領域１２は電極とのコンタクト抵抗が十分低くできるならばなくても良い。
【０２３１】
【発明の効果】
本発明に係る請求項１記載の電力用半導体装置によれば、第１および第２のゲート電極に相補的に信号を与えることで、ＩＧＢＴとフリーホイールダイオードを内蔵した構成を得ることができ、また、ＩＧＢＴとフリーホイールダイオードとは完全に独立して動作することになるので、フリーホイールダイオードの存在によりＩＧＢＴとして動作せず、ＭＯＳトランジスタとして動作するという問題は生じない。また、ＩＧＢＴとして動作する場合に、第２ユニットの集合体側のキャリアライフタイムが短く設定された第１の半導体層の存在により、ＩＧＢＴ動作時にコレクタからのホールのインジェクションを抑制してスイッチングによるエネルギー損失を低減することができる。
【０２３２】
本発明に係る請求項２記載の電力用半導体装置によれば、キャリアのライフタイムが第１の半導体層よりも短く設定されたライフタイム設定領域の存在により、ＩＧＢＴ動作時にコレクタからのホールのインジェクションを抑制してスイッチングによるエネルギー損失を低減することができる。また、ライフタイム設定領域を得るための簡便な構成を得ることができる。
【０２３５】
本発明に係る請求項３記載の電力用半導体装置によれば、ＩＧＢＴとして動作する場合に、金属層あるいは第３の半導体層の存在によりオン電圧を低くすることができる。
【０２３９】
本発明に係る請求項４記載の電力用半導体装置の製造方法によれば、請求項２記載の電力用半導体装置を簡便に確実に得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る電力用半導体装置の実施の形態１の構成を説明する図である。
【図２】 本発明に係る電力用半導体装置の実施の形態１の詳細な構成を説明する図である。
【図３】 本発明に係る電力用半導体装置の実施の形態１の外観構成を示す図である。
【図４】 本発明に係る電力用半導体装置の実施の形態１の外観構成を示す図である。
【図５】 本発明に係る電力用半導体装置の実施の形態１変形例の構成を説明する図である。
【図６】 本発明に係る電力用半導体装置の実施の形態２の構成を説明する図である。
【図７】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図８】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図９】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図１０】 本発明に係る電力用半導体装置の実施の形態３の構成を説明する図である。
【図１１】 本発明に係る電力用半導体装置の実施の形態３の変形例の構成を説明する図である。
【図１２】 本発明に係る電力用半導体装置の実施の形態３の変形例の構成を説明する図である。
【図１３】 本発明に係る電力用半導体装置の実施の形態４の構成を説明する図である。
【図１４】 本発明に係る電力用半導体装置の実施の形態５の構成を説明する図である。
【図１５】 本発明に係る電力用半導体装置の実施の形態５の動作を説明する図である。
【図１６】 本発明に係る電力用半導体装置の実施の形態５の動作を説明する図である。
【図１７】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図１８】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図１９】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２０】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２１】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２２】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２３】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２４】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２５】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２６】 本発明に係る電力用半導体装置の実施の形態６の構成を説明する図である。
【図２７】 本発明に係る電力用半導体装置の実施の形態６の詳細な構成を説明する図である。
【図２８】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図２９】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３０】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３１】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３２】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３３】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３４】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３５】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３６】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３７】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３８】 ３相インバータの構成を説明する図である。
【図３９】 従来の電力用半導体装置の構成を説明する図である。
【図４０】 電力用半導体装置の平面構成を説明する図である。
【図４１】 電力用半導体装置の平面構成を説明する図である。
【図４２】 従来の電力用半導体装置の動作を説明する図である。
【図４３】 従来の電力用半導体装置の動作を詳細に説明する図である。
【符号の説明】
１ ｎ型ベース層、８，８ａ，８ｂ ｐ型ベース領域、９，９ａ，９ｂ ｎ型エミッタ領域、１０，１０ａ，１０ｂ ゲート絶縁膜、１１，１１ａ，１１ｂ ゲート電極、１９ エミッタ電極、１９ａ，１９ｂ ソース電極、５ｐ コレクタ電極、１３，１３Ａ 電流抑制用ダイオード、１３Ｂ〜１３Ｄ ショットキーダイオード、１４ アノード領域、１５ カソード領域、２８，２８ａ，２８ｂ ｐ型半導体領域。
【発明の属する技術分野】
本発明は電力用半導体装置およびその製造方法に関し、特にインバータに用いられる電力用半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、省エネルギーの観点から、例えば、エアコンディショニングに見るように電動機のインバータ駆動化が進んできており、インバータ用の電力用半導体装置の生産量が増加している。
【０００３】
このような、電力用半導体装置に対しては低損失であるだけでなく、省スペース化の観点から小型化、低コスト化の要望も強まっている。
【０００４】
以下、従来の電力用半導体装置について、図３８〜図４３を用いて説明する。まず、図３８に３相インバータＩＶの回路図を示す。
【０００５】
図３８に示すように３相インバータＩＶは３つのインバータＩＶ１〜ＩＶ３で構成されている。インバータＩＶ１は、電源電圧ＶDDが与えられる電源線Ｐと、接地電位に接続される電源線Ｎ間に直列に接続されたＩＧＢＴ（insulated gate bipolar transistor：以後、単にトランジスタと呼称する場合もあり）Ｑ１ＬおよびＱ１Ｕと、トランジスタＱ１ＬおよびＱ１Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ１ＬおよびＤ１Ｕとを備えている。そして、トランジスタＱ１ＬおよびＱ１Ｕの接続ノードは負荷ＬＵの一端に接続されている。
【０００６】
インバータＩＶ２も同様の構成であり、電源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ２ＬおよびＱ２Ｕと、トランジスタＱ２ＬおよびＱ２Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ２ＬおよびＤ２Ｕとを備え、トランジスタＱ２ＬおよびＱ２Ｕの接続ノードは負荷ＬＷの一端に接続されている。
【０００７】
インバータＩＶ３は、電源線Ｐ−Ｎ間に直列に接続されたトランジスタＱ３ＬおよびＱ３Ｕと、トランジスタＱ３ＬおよびＱ３Ｕにそれぞれに逆並列接続されたフリーホイールダイオードＤ３ＬおよびＤ３Ｕとを備え、トランジスタＱ３ＬおよびＱ３Ｕの接続ノードは負荷ＬＶの一端に接続されている。そして、負荷ＬＵ，ＬＶ，ＬＷは互いに共通して接続される他端を有している。
【０００８】
また、図中においてはインバータＩＶ１のうちトランジスタＱ１ＬとダイオードＤ１Ｌとで構成される部分において、トランジスタＱ１Ｌのエミッタ、コレクタ、ゲート端子をそれぞれ、Ｅ、Ｃ、Ｇとして示す。なお、ダイオードＤ１Ｌのアノード端子およびカソード端子はエミッタ端子Ｅおよびコレクタ端子Ｃに接続される。
【０００９】
次に、図３９を用いてトランジスタＱ１ＬとダイオードＤ１Ｌの断面構造の一例について説明する。なお、以下の説明においては、トランジスタＱ１Ｌをｎチャネル型とし、ダイオードＤ１Ｌをｎ型半導体基板上に形成されたｐ型アノードを有するダイオードとして説明する。
【００１０】
図３９に示すように、トランジスタＱ１Ｌはｎ型のシリコン基板１Ｔの上主面表面内において、ｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８とエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。
【００１１】
そして、ｐ型半導体領域１２を両側から挟むように、ｎ型不純物を比較的高濃度に含んだｎ型エミッタ領域９が形成されている。なおｎ型エミッタ領域９はゲート電極１１の表面に形成されたゲート絶縁膜（図示省略）に接触する構成となっている。ここで、シリコン基板１ＴはＩＧＢＴのｎ型ベース層となる。
【００１２】
そして、ｎ型エミッタ領域９の表面の一部にはエミッタ電極１９が形成され、エミッタ電極１９はエミッタ端子Ｅに電気的に接続され、ゲート電極１１はゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列接続によってトランジスタＱ１Ｌが構成されている。これら、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１が形成される領域をセル領域２ＴＣと呼称する。
【００１３】
また、セル領域２ＴＣを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＴＧを形成している。なお、セル領域２ＴＣおよび電界緩和リング領域２ＴＧの構造を総称して、エミッタ側構造２とする。
【００１４】
そして、シリコン基板１Ｔの下主面上には、ｎ型バッファ層３ａ、ｐ型コレクタ層４、金属のコレクタ電極５ａが順に積層されている。
【００１５】
ここで、トランジスタＱ１Ｌをエミッタ電極側から見た平面構成を図４０に示す。図４０に示すようにトランジスタＱ１Ｌは矩形形状の基板上に形成され、矩形のセル領域２ＴＣを矩形の電界緩和リング領域２ＴＧが取り囲む形状となっている。そして、電界緩和リング領域２ＴＧを取り囲むように浮遊電位のｎ型半導体領域２７が形成されている。
【００１６】
セル領域２ＴＣには複数のゲートラインＧＬが並列に形成され、ゲートラインＧＬの端部はセル領域２ＴＣの外縁を規定するゲートリング領域ＧＲに接続され、全ゲートラインＧＬが共通の電位となる構成となっている。また、ゲートラインＧＬと外部との電気的接続を行うゲートパッドＧＰが部分的に設けられている。
【００１７】
なお、ゲートラインＧＬ間はエミッタ電極１９で覆われ、その上には各エミッタ電極１９を電気的に接続する上部エミッタ電極１９０で覆われているが、図４０においては便宜的に上部エミッタ電極１９０の一部を省略している。
【００１８】
なお、図３９に示したトランジスタＱ１Ｌの断面構成は、図４０におけるＡ−Ａ線での断面を示しており、図３９に示すゲート電極１１は、ゲートラインＧＬの長手方向に沿って垂直に配設された複数のゲート電極１１のごく一部だけである。
【００１９】
また、ダイオードＤ１Ｌは、図３９に示すように、ｎ型のシリコン基板１Ｄの上主面表面内において、ｐ型のアノード層２９が形成され、アノード層２９の表面には図示しないアノード電極が形成され、アノード電極はエミッタ端子Ｅに電気的に接続されている。これらアノード層２９、アノード電極が形成される領域をアノード領域２ＤＡと呼称する。
【００２０】
そして、アノード領域２ＤＡを取り囲むように浮遊電位の複数のｐ型半導体領域２８が同心状に形成され、電界緩和リング領域２ＤＧを形成している。なお、アノード領域２ＤＡおよび電界緩和リング領域２ＤＧの構造を総称して、アノード側構造２Ｄとする。
【００２１】
そして、シリコン基板１Ｄの下主面上には、ｎ型バッファ層３ｂ、ｎ型不純物を比較的高濃度に含んだｎ型半導体層６、金属のカソード電極５ｂが順に積層されている。また、カソード電極５ｂはコレクタ端子Ｃに電気的に接続されている。
【００２２】
ここで、ｎ型半導体層６はカソード電極５ｂとｎ型バッファ層３ｂとのオーミックコンタクトを達成するための層であり、シリコン基板１Ｄはｐｉｎダイオードのｉ（intrinsic）層に対応する層である。
【００２３】
次に、ダイオードＤ１Ｌをアノード電極側から見た平面構成を図４１に示す。図４１に示すようにダイオードＤ１Ｌは矩形形状の基板上に形成され、矩形のアノード領域２ＤＡを矩形の電界緩和リング領域２ＤＧが取り囲む形状となっている。そして、電界緩和リング領域２ＤＧを取り囲むように浮遊電位のｎ型半導体領域２７が形成されている。
【００２４】
図３９に示したダイオードＤ１Ｌの断面構成は、図４１におけるＢ−Ｂ線での断面を示しており、図３９に示すアノード層２９はアノード層２９のごく一部だけである。
【００２５】
以上説明したように、３相インバータＩＶを実現するための一例としては、別個に形成されたＩＧＢＴとフリーホイールダイオードの２種類の素子を並列に配置する構成を採用していた。従って、３相インバータのモジュール面積が大きくなるという問題があった。
【００２６】
そこで、フリーホイールダイオードをＩＧＢＴに内蔵した構成が開発された。以下、図４２および図４３を用いてフリーホイールダイオードを内蔵したＩＧＢＴの構成について説明する。
【００２７】
図４２にフリーホイールダイオードを内蔵したＩＧＢＴ９０の断面構成を示す。ＩＧＢＴ９０の基本構成は、図３９を用いて説明したトランジスタＱ１Ｌと同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。なお、図４２におけるエミッタ側構造２は、図３９におけるエミッタ側構造２Ｔに対応しており、両者は実質的に同じものである。また、図３９におけるシリコン基板１Ｔはｎ型ベース層１と呼称する。
【００２８】
ＩＧＢＴ９０はｎ型バッファ層３の主面内に、ｐ型コレクタ層４がｐ型ベース領域８の形成領域（すなわち図３９におけるセル領域２ＴＣ）にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むようにｎ型カソード領域６が選択的に形成された構成となっている。そして、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６に接触するように金属のコレクタ電極５が形成された構成となっている。
【００２９】
次に、図４２に示す２つの電流経路ａおよびｂについて図４３を用いて詳細に説明する。
【００３０】
図４３は複数のＩＧＢＴ構造のうち２つのゲート電極１１を含む部分を抜き出した図である。なお、図４３においては、図３９、図４２において省略したゲート絶縁膜１０を明示している。ゲート絶縁膜１０はゲート電極１１を囲むように形成され、ゲート電極１１に所定の電位を与えることで、ゲート絶縁膜１０の近傍のｐ型ベース領域８の一部の導電型が反転し、ｎ型エミッタ領域９とｎ型ベース層１との間にチャネルが形成されることになる。
【００３１】
図４３に示すように、電流経路ａはエミッタ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域６、コレクタ電極５で構成され、電流経路ｂはコレクタ電極５、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８、ｎ型エミッタ領域９、エミッタ電極１９で構成されている。
【００３２】
従って、図４３に示すように、電流経路ｂに沿っては２つのＩＧＢＴが並列に存在するが、電流経路ａに沿ってはＩＧＢＴに寄生してフリーホイールダイオード構造が存在している。なお、図４３においては便宜的に電流経路ａを形成する構成および電流経路ｂを形成する構成を別個に示したが、両者の構成は大部分が共通である。
【００３３】
次に、ＩＧＢＴ９０の動作について説明する。コレクタ端子Ｃに負の電圧が印加された場合、ｐ型コレクタ層４とｎ型バッファ層３とで構成されるｐｎ接合のため、電流経路ｂに沿っては電流が流れずに、電流経路ａに沿った電流が流れ、ダイオード動作を行う。
【００３４】
しかし、電流経路ａ、ｂは互いにコレクタ電極５、ｎ型バッファ層３、ｎ型ベース層１、エミッタ側構造２を共通とするため、コレクタ端子Ｃに正電圧が印加された場合、コレクタ電極５からｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路ｃが形成され、ｎ型バッファ層３の電位が上昇し、ｎ型バッファ層３とｐ型コレクタ層４との間の電圧Ｖｘが電導度変調を起こすに十分な電圧となるのが困難となる。その結果、構造上はＩＧＢＴであってもＩＧＢＴとして動作せず、ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）として動作してしまう。
【００３５】
これを回避するためには、フリーホイールダイオードを構成するｎ型カソード領域６および、ｎ型バッファ層３の一部の面積を小さくする一方で、ｐ型コレクタ層４の面積を大きくして、抵抗Ｒｘに流れる電流ｉｘを小さくしなければならない。
【００３６】
しかし、ｎ型カソード領域６（およびｎ型バッファ層３の一部）の面積を小さくすると、電流経路ａの構成、すなわちフリーホイールダイオードが動作している場合の、フリーホイールダイオードの順方向電圧Ｖｆが高くなったり、フリーホイールダイオードのオン電流およびリカバリ電流が、ｎ型カソード領域６（およびｎ型バッファ層３の一部）に集中して電流密度が高くなり、素子が破壊することもある。
【００３７】
【発明が解決しようとする課題】
従来のインバータは、別個に形成されたＩＧＢＴとフリーホイールダイオードの２種類の素子を並列に配置した構成、あるいはフリーホイールダイオードをＩＧＢＴに内蔵した構成を採用していたが、前者の場合はインバータのモジュール面積が大きくなるという問題があり、後者の場合は、ＩＧＢＴをオンさせるためには、ｎ型バッファ層３の電位上昇を抑制するために、ｎ型カソード領域６の面積をできるだけ小さくする必要があり、フリーホイールダイオードの動作時に電流集中による素子破壊が発生する可能性が高いという問題があった。
【００３８】
本発明は上記のような問題点を解消するためになされたもので、ＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置の小型化を実現するとともに、ＩＧＢＴに内蔵されるフリーホイールダイオードの動作時に電流集中による素子破壊を防止した構成を提供することを目的とする。
【００４８】
【課題を解決するための手段】
本発明に係る請求項１記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極とを備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの所定位置から、前記第２ユニットの集合体までの前記第１の半導体層のキャリアライフタイムは、前記第１ユニットの集合体側の前記第１の半導体層よりも短く設定されている。
【００４９】
本発明に係る請求項２記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、ライフタイム設定領域をさらに備え、前記ライフタイム設定領域のキャリアライフタイムは、前記第１の半導体層よりも短く設定され、前記第１の半導体層は、前記第１ユニットの集合体側と、前記第２ユニットの集合体側とで、結晶面方位および結晶軸方位のうち少なくとも一方が異なっており、前記ライフタイム設定領域は、前記第１ユニットの集合体側の前記第１の半導体層と、前記第２ユニットの集合体側の前記第１の半導体層の境界領域である。
【００５２】
本発明に係る請求項３記載の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、金属層あるいは不純物濃度が前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層をさらに備えている。
【００５６】
本発明に係る請求項４記載の電力用半導体装置の製造方法は、第１導電型の第１の半導体基板を準備し、前記第１の半導体基板の第１の主面の表面内に選択的に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域の表面内に選択的に第１導電型の第２の半導体領域を形成し、少なくとも、前記第２の半導体領域と前記第１の半導体基板の間の前記第１の半導体領域の表面に接するように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成して第１ユニットの集合体を形成する工程(ａ)と、第１導電型の第２の半導体基板を準備し、前記第２の半導体基板の第１の主面の表面内に選択的に第２導電型の第３の半導体領域を形成し、前記第３の半導体領域の表面内に選択的に第１導電型の第４の半導体領域を形成し、少なくとも、前記第４の半導体領域と前記第２の半導体基板の間の前記第３の半導体領域の表面に接するように第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成して第２ユニットの集合体を形成する工程(ｂ)と、前記第１および第２の半導体基板のそれぞれの第２の主面どうしを貼り合わせ法により接合する工程(ｃ)とを備え、前記工程(ｂ)の後、前記工程(ｃ)に先だって、前記第１および第２の半導体基板の一方に、粒子線の照射、あるいは基板濃度の変更により、キャリアライフタイムを短くする工程をさらに備えている。
【００５８】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態１を図１〜図４を用いて説明する。図１はフリーホイールダイオードを内蔵したＩＧＢＴ１００の全体構成を示す断面図であり、図２は図１における領域Ｚ部分の詳細構成を示す図である。
【００５９】
ＩＧＢＴ１００はｎチャネル型であり、図１および図２に示すように、ｎ型のシリコン基板１（ｎ型ベース層１と呼称する場合あり）の上主面表面内において、不純物濃度１×１０16〜１×１０19／ｃｍ3程度のｐ型ベース領域８が形成され、当該ｐ型ベース領域８を深さ方向に貫通するように複数のトレンチ型のゲート電極１１が並列に形成されている。なお、ゲート電極１１の周囲にはゲート絶縁膜が形成されている。ゲート電極１１の間のｐ型ベース領域８の表面内には、ｐ型不純物を比較的高濃度（１×１０19〜１×１０21／ｃｍ3程度）に含んだｐ型半導体領域１２が選択的に形成されている。ｐ型半導体領域１２はｐ型ベース領域８と後述するエミッタ電極１９との電気的接続が良好に行われることを目的として設けられている。
【００６０】
そして、ｐ型半導体領域１２を両側から挟むように、ｎ型不純物を比較的高濃度（１×１０18〜１×１０21／ｃｍ3程度）に含んだｎ型エミッタ領域９が形成されている。なおｎ型エミッタ領域９はゲート電極１１の表面に形成されたゲート絶縁膜１０に接触する構成となっている。ここで、シリコン基板１はＩＧＢＴのｎ型ベース層となる。
【００６１】
そして、ｎ型エミッタ領域９の表面にはエミッタ電極１９が形成され、エミッタ電極１９はエミッタ端子Ｅに電気的に接続され、ゲート電極１１はゲート端子Ｇに電気的に接続され、複数のＩＧＢＴ構造の並列接続によってＩＧＢＴ１００が構成されている。
【００６２】
また、ｐ型ベース領域８を取り囲むようにｐ型不純物を１×１０17〜１×１０20／ｃｍ3程度含んだ浮遊電位の複数のｐ型半導体領域２８が同心状に形成されている。
【００６３】
これら、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導体領域２８で構成される構造の集まりを総称して、エミッタ側構造２（ユニットの集合体）とする。
【００６４】
そして、シリコン基板１の下主面上には不純物濃度１×１０17〜１×１０19／ｃｍ3程度のｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内には不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を囲むように不純物濃度１×１０17〜１×１０21／ｃｍ3程度のｎ型カソード領域６が選択的に形成された構成となっている。なお、ｐ型コレクタ層４およびｎ型カソード領域６はシリコン基板１とは距離を隔てて形成されている。
【００６５】
また、ｐ型コレクタ層４に接触するように金属のコレクタ電極５ｐが形成され、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するように金属のカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）が形成され、コレクタ電極５ｐとカソード電極５ｎの間には絶縁層７が形成されている。
【００６６】
そして、カソード電極５ｎとコレクタ端子Ｃとの間には、アノードがカソード電極５ｎに接続され、カソードがコレクタ端子Ｃに接続されたダイオード１３が電流抑制用素子として配設されている。
【００６７】
＜Ａ−２．動作＞
次にＩＧＢＴ１００の動作について説明する。
まず、コレクタ端子Ｃに負電圧（エミッタ端子に比べて負を意味する）が印加された場合、電流はエミッタ端子Ｅからエミッタ電極１９、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード６、カソード電極５ｎ、外部接続されたダイオード１３を経てコレクタ端子Ｃに達する。
【００６８】
すなわち、コレクタ端子Ｃに負電圧が印加された場合、ｐ型半導体領域１２、ｐ型ベース領域８、ｎ型ベース層１、ｎ型バッファ層３、ｎ型カソード領域６で構成される内蔵ダイオード（フリーホイールダイオード）と、カソード電極５ｎを介して外部から直列に接続されたダイオード１３とは、エミッタ端子Ｅをアノード端子、コレクタ端子Ｃをカソード端子としていずれも順バイアスされて動作することになる。
【００６９】
また、コレクタ端子Ｃに印加される負電圧が大きくなり、ｐ型コレクタ層４とｎ型バッファ層３のｐｎ接合の耐圧、いわゆる逆耐圧を超えた場合や、上記ｐｎ接合にリーク電流がある場合にはｎ型バッファ層３、ｐ型コレクタ層４、コレクタ電極５ｐを経て、コレクタ端子Ｃに達する経路にも電流は流れる。
【００７０】
一方、コレクタ端子Ｃに正電圧（エミッタ端子に比べて正を意味する）が印加され、ゲート端子Ｇの電圧がオフ電位の場合、ｐ型ベース領域８とｎ型ベース層１との間のｐｎ接合で電圧が保持され、空乏層によって電流は遮断される。
【００７１】
そして、コレクタ端子Ｃに正電圧が印加された状態で、ゲート端子Ｇの電圧がオン電圧となった場合、コレクタ端子Ｃ、コレクタ電極５ｐ、ｐ型コレクタ層４、ｎ型バッファ層３、ｎ型ベース層１、ｐ型ベース領域８中のチャネル、ｎ型エミッタ領域９、エミッタ電極１９を経て、エミッタ端子Ｅに達する電流が流れる。
【００７２】
ここで、コレクタ端子Ｃに正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路（すなわち図４３に示した電流ｉｘ）は、外部接続されたダイオード１３によって遮断されるため、コレクタ端子Ｃに印加された電圧が従来の電力用半導体装置に比べて低くても、ｎ型バッファ層３とｐ型コレクタ層４との間の電圧（すなわち図４３に示した電圧Ｖｘ）は電導度変調を十分に起こすことができる電圧となる。
【００７３】
従って、コレクタ端子Ｃに正電圧が印加された場合に、ＭＯＳ電界効果トランジスタ（ＭＯＳトランジスタ）として動作することを防止し、オン電圧の低いＩＧＢＴを動作させることができる。
【００７４】
外部接続されたダイオード１３は、コレクタ端子Ｃに正の電圧が印加された場合に、カソード電極５ｎを介して電流が流れるのを抑制するものであり、動作上は高電圧がかからない。すなわち、コレクタ端子Ｃに正の電圧が印加されれば、ＩＧＢＴ１００のｐ型コレクタ層４には順方向の電圧が印加されることになるため、ｎ型バッファ層３は印加された電圧とほぼ同じ電圧となる。従って、ダイオード１３は印加された電圧とｎ型バッファ層３の電圧との差に相当する耐圧があれば良いことになる。
【００７５】
その結果、順方向電圧を低くでき、電流密度も高くすることができるので、ダイオード１３のチップ面積を小さくできる。
【００７６】
なお、図１においては、ダイオード１３は２つ配設されているように記載されているが、平面的にはｎ型カソード領域６はｐ型コレクタ層４の周囲に形成されているのでダイオード１３は１つで良い。
【００７７】
図３および図４にダイオード１３が外部接続されたＩＧＢＴ１００の外観構成を示す。
【００７８】
図３はダイオード１３が外部接続されたＩＧＢＴ１００をエミッタ側の外部から見た図であり、図４は図３のＬ−Ｌ線での断面図である。なお、図４においては主要な構成の断面のみを示している。
【００７９】
図３および図４に示すように絶縁基板ＩＺ上に金属材料で、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇ、ダイオード接続端子Ｈがパターニングされている。ＩＧＢＴ１００はコレクタ電極５ｐがコレクタ端子Ｃ上に、カソード電極５ｎがダイオード接続端子Ｈ上に接触するように載置されている。
【００８０】
ダイオード１３は、アノード層ＡＮがダイオード接続端子Ｈ上に接触するように載置されている。そして、ダイオード１３のカソード層ＫＮは、ワイヤボンディングによりコレクタ端子Ｃに電気的に接続されている。
【００８１】
なお、ＩＧＢＴ１００のゲートパッドＧＰはゲート端子Ｇに、上部エミッタ電極１９０はエミッタ端子Ｅにワイヤボンディングにより電気的に接続されている。
【００８２】
＜Ａ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態１のＩＧＢＴ１００は、低耐圧、小面積の電流抑制用のダイオード１３をカソード電極５ｎとコレクタ端子Ｃとの間に外部接続したので、フリーホイールダイオードを内蔵した構成であっても、コレクタ端子に正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に電流が流れることが防止され、ｎ型バッファ層３の電位が上昇することを防止して、ＩＧＢＴとして動作することが可能となる。電流抑制用のダイオード１３を接続することで、ｎ型カソード領域６の面積を小さくする必要がなくなるので、フリーホイールダイオードの動作時に電流集中による素子破壊が発生することを防止できる。
【００８３】
なお、ＩＧＢＴ１００およびダイオード１３をインバータに採用してモデュール化した場合には、ダイオード１３が小型化できるのでモデュール面積を小さくできるという効果がある。
【００８４】
また、フリーホイールダイオードを内蔵したＩＧＢＴをインバータに採用する場合、ｎ型ベース層１にはＩＧＢＴがオンするときには、ダイオードがオフしたときのキャリアが残っており、キャリア発生に費やす時間が短くなり、ＩＧＢＴをオンするのに必要な時間が短くなって、動作速度を早くすることができ、スイッチング損失を小さくすることができる。これは、ダイオードのオンに関しても同様である。
【００８５】
＜Ａ−４．変形例＞
以上説明したように、本発明に係る実施の形態１においては、ＩＧＢＴ１００にダイオード１３が外部接続された例を示したが、ダイオード１３の代わりに図５に示すように、ＩＧＢＴ１００のゲートとは相補的な信号が与えられるＭＯＳトランジスタ１３０を外部接続するようにしても良い。
【００８６】
図５においてはカソード電極５ｎとコレクタ端子Ｃとの間に、ｎ型ＭＯＳトランジスタ１３０が電流抑制用トランジスタとして配設された例が示されている。ｎ型ＭＯＳトランジスタ１３０のゲートにはＩＧＢＴ１００のゲート端子Ｇの反転信号バーＧが与えられる構成となっている。ｎ型ＭＯＳトランジスタ１３０は、ゲート端子Ｇにゲートをオン状態とする（ｐ型ベース領域８中にチャネルを形成する）電圧が与えられている場合には導通しないので、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に到る電流経路が形成されないので、ＩＧＢＴ１００のオン動作が妨げられることがない。
【００８７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態２を図６〜図９を用いて説明する。図６はフリーホイールダイオードを内蔵したＩＧＢＴ２００の構成を示す断面図である。なお、図６において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８８】
ＩＧＢＴ２００においては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６が選択的に形成された構成となっている。なお、ｐ型コレクタ層４およびｎ型カソード領域６はシリコン基板１とは距離を隔てて形成されている。そして、ｐ型コレクタ層４に接触するように金属のコレクタ電極５ｐが形成され、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するように金属のカソード電極５ｎが形成されている。
【００８９】
さらに、カソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）には、ｐ型不純物を１×１０15〜１×１０18／ｃｍ3程度含むアノード領域１４がオーミック接続され、当該アノード領域１４にはｎ型不純物を１×１０18〜１×１０21／ｃｍ3程度含むカソード領域１５がオーミック接続され、カソード電極５ｎに直列に接続された電流抑制用ダイオード１３Ａを構成している。
【００９０】
そして、コレクタ電極５ｐには金属材料で形成された低抵抗導電体層１６がオーミック接続され、コレクタ電極５ｐおよび低抵抗導電体層１６の積層体と、カソード電極５ｎ、アノード領域１４およびカソード領域１５で構成される積層体の間には絶縁層７が形成されている。
【００９１】
また、低抵抗導電体層１６および電流抑制用ダイオードのカソード領域１５にオーミック接続するとともに絶縁層７を覆うように最外部コレクタ電極１７が形成されている。なお、最外部コレクタ電極１７はコレクタ端子Ｃに接続されている。
【００９２】
＜Ｂ−２．動作＞
ＩＧＢＴ２００の動作は、図１に示すＩＧＢＴ１００と基本的には同じである。ＩＧＢＴ１００と異なる点は、ＩＧＢＴ１００においては電流抑制用のダイオード１３が外部接続されているのに対し、ＩＧＢＴ２００ではフリーホイールダイオードに加えて、アノード領域１４およびカソード領域１５で構成される電流抑制用のダイオード１３Ａを内蔵しているので、コレクタ端子Ｃが負電位の場合、ＩＧＢＴ１００では外部接続されたダイオード１３を通って流れていた電流が、ＩＧＢＴ２００では、内蔵されたダイオード１３Ａを通って流れる点である。
【００９３】
ダイオード１３Ａの存在により、コレクタ端子Ｃに正電圧が印加された場合に、カソード電極５ｎからｎ型カソード領域６を通ってｎ型バッファ層３に電流が流れることが防止され、ｎ型バッファ層３の電位が上昇することを防止して、ＩＧＢＴとして動作させることが可能となる。
【００９４】
＜Ｂ−３．製造方法＞
次に、図６に示すＩＧＢＴ２００と実質的に同じ構成のＩＧＢＴ２００Ａの製造方法を、製造工程を順に示す図７〜図９を用いて説明する。
【００９５】
まず、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１を準備し、図７に示すようにｎ型シリコン基板１の上主面に、ｐ型ベース領域８、ｎ型エミッタ領域９、ゲート電極１１、ｐ型半導体領域２８で構成されるエミッタ側構造２を形成し、ｎ型シリコン基板１の上主面から突出した各ゲート電極１１の上部に個々に層間絶縁膜１８を形成する。層間絶縁膜１８は、ゲート電極１１と、後に形成されるエミッタ電極とを電気的に分離するためのものである。なお、エミッタ側構造２の製造方法は従来のＩＧＢＴまたはパワーＭＯＳトランジスタと同じであり説明は省略する。
【００９６】
一方、ｎ型シリコン基板１の下主面にｎ型バッファ層３を形成し、ｎ型バッファ層３の主面内に、ｐ型コレクタ層４をｐ型ベース領域８の形成領域にほぼ対応させて選択的に形成し、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６を選択的に形成する。なお、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６はイオン注入などの通常の半導体製造プロセスで形成する。
【００９７】
その後、ｎ型バッファ層３、ｐ型コレクタ層４、ｎ型カソード領域６を覆うように、例えばアルミニウム、モリブデンなどの高融点金属で構成される導電体層をスパッタリング法などで形成し、当該導電体層を写真製版とエッチングによりｐ型コレクタ層４に接触するコレクタ電極５ｐ、ｎ型カソード領域６およびｎ型バッファ層３の一部に接触するカソード電極５ｎにパターニングする。
【００９８】
そして、コレクタ電極５ｐおよびカソード電極５ｎを覆うように、例えばシリコン酸化膜などの絶縁膜を形成し、当該絶縁膜を写真製版とエッチングによりコレクタ電極５ｐとカソード電極５ｎとの間に埋め込まれた絶縁層７を形成する。
【００９９】
次に図８に示すように、コレクタ電極５ｐおよびカソード電極５ｎ、絶縁層７を覆うように低濃度のｐ型半導体層を形成し、写真製版とエッチングにより、カソード電極５ｎ、絶縁層７およびコレクタ電極５ｐの一部に接触するアノード領域１４にパターニングする。そして、アノード領域１４に覆われない部分に高濃度にｎ型不純物を含んだｎ型半導体層を形成し、低抵抗導電体層１６とする。
【０１００】
なお、ｐ型半導体層を形成した後、低抵抗導電体層１６となる部分にイオン注入によりｎ型不純物を高濃度に注入することで、アノード領域１４および低抵抗導電体層１６を形成するようにしても良い。
【０１０１】
その後、アノード領域１４および低抵抗導電体層１６に接触するようにｎ型不純物を高濃度に含んだｎ型半導体層を形成し、カソード領域１５とすることで、電流抑制用のダイオードと並列に、コレクタ端子Ｃに接続される導電体層が同時に形成される。
【０１０２】
最後に、図９に示すように、カソード領域１５上に、例えば、金を含む多層膜で構成される最外部コレクタ電極１７を形成し、ｎ型エミッタ領域９の表面に接触するように、例えばアルミニウムの合金で構成されるエミッタ電極１９を形成することで、ＩＧＢＴ２００Ａを得ることができる。
【０１０３】
なお、ＩＧＢＴ２００とＩＧＢＴ２００Ａとの大きな相違点は、ＩＧＢＴ２００Ａではカソード領域１５が低抵抗導電体層１６にも接触し、絶縁層７が最外部コレクタ電極１７にまで達していない点と、低抵抗導電体層１６がＩＧＢＴ２００では金属材料で形成されているのに対し、ＩＧＢＴ２００Ａでは高濃度ｎ型半導体層で形成されている点である。しかし、コレクタ電極５ｐおよびカソード電極５ｎは、高濃度ｎ型半導体層（すなわち低抵抗導電体層１６）とアノード領域１４のｐｎ接合で分離することができるので、ＩＧＢＴ２００および２００Ａの構成は実質的に同等である。
【０１０４】
＜Ｂ−４．特徴的効果＞
以上説明したように、本発明に係る実施の形態２のＩＧＢＴ２００および２００Ａは、フリーホイールダイオードに加え、電流抑制用のダイオードもＩＧＢＴ内に内蔵されているため、モデュール内に外部接続の電流抑制用のダイオードを別個に配置する必要がなくなるので、ＩＧＢＴ２００および２００Ａをインバータ用途としてモデュール化した場合には、モデュール面積をさらに小さくできる。
【０１０５】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態３を図１０〜図１２を用いて説明する。図１０はフリーホイールダイオードを内蔵したＩＧＢＴ３００の構成を示す断面図である。なお、図１０において、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
ＩＧＢＴ３００においては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成され、ｐ型コレクタ層４と間隔を開けてｐ型コレクタ層４を挟むようにｎ型カソード領域６が選択的に形成された構成となっている。そして、ｐ型コレクタ層４にオーミック接続するように例えばアルミニウムの合金で構成されるコレクタ電極５ｐが形成されている。
【０１０７】
また、ｎ型カソード領域６およびｎ型バッファ層３の一部にオーミック接続するように例えばアルミニウムの合金で構成されるカソード電極５ｎ（すなわち、ＩＧＢＴに内蔵されたフリーホイールダイオードのカソード電極）が形成され、カソード電極５ｎには、ｐ型不純物を高濃度（１×１０17／ｃｍ3程度）に含んだｐ型アノード領域１４１が接触するように形成されている。そして、コレクタ電極５ｐおよびｐ型アノード領域１４１に接触するように金属の最外部電極２０が形成されている。
【０１０８】
最外部電極２０は、ｐ型アノード領域１４１とショットキー接続するように例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成されている。
【０１０９】
そして、コレクタ電極５ｐおよびカソード電極５ｎの間には絶縁層７が形成されている。なお、最外部電極２０はコレクタ端子Ｃに接続されている。
【０１１０】
＜Ｃ−２．動作＞
ＩＧＢＴ３００の動作は、図６に示すＩＧＢＴ２００と基本的には同じである。ＩＧＢＴ２００と異なる点は、ＩＧＢＴ２００においては電流抑制用のダイオード１３Ａが、ｐ型アノード領域１４およびｎ型カソード領域１５の接合によるｐｎ接合ダイオードであったものが、ＩＧＢＴ３００においては、ｐ型アノード領域１４１と最外部電極２０とのショットキー接続によるショットキーダイオード１３Ｂとなっている点である。
【０１１１】
なお、電流抑制用ダイオードをショットキーダイオードとすることで、そこでの電圧降下はカソード面積が同じであるならばｐｎ接合ダイオードに比べて大きくなるため、ショットキーダイオード１３Ｂのカソード面積は、例えば図６に示すダイオード１３Ａに比べ大きく設定されている。
【０１１２】
＜Ｃ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態３のＩＧＢＴ３００は、電流抑制用ダイオードをショットキーダイオードとすることで、半導体層一層分が不要になり、製造方法を簡略化して、製造コストを低減することができる。
【０１１３】
＜Ｃ−４．変形例１＞
電流抑制用ダイオードとしてショットキーダイオードを用いる構成としては、図１０に示すＩＧＢＴ３００以外に、図１１に示すＩＧＢＴ３００Ａの構成を用いても良い。
【０１１４】
図１１に示すＩＧＢＴ３００Ａにおいては、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノード領域１４１とはショットキー接続するように、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で最外部電極２１が形成され、ｐ型アノード領域１４１と最外部電極２１とのショットキー接続によるショットキーダイオード１３Ｃが形成されている。また、カソード電極５ｎと最外部電極２１との間には絶縁層７が形成されている。なお、図１０に示すＩＧＢＴ３００と同一の構成については同一の符号を付している。
【０１１５】
このような構成とすることで、ＩＧＢＴ３００のようにコレクタ電極５ｐを形成する必要がなく、構成がさらに単純になり、製造方法をさらに簡略化して、製造コストをさらに低減することができる。
【０１１６】
＜Ｃ−５．変形例２＞
電流抑制用ダイオードとしてショットキーダイオードを用いる構成としては、図１０に示すＩＧＢＴ３００以外に、図１２に示すＩＧＢＴ３００Ｂの構成を用いても良い。
【０１１７】
図１２に示すＩＧＢＴ３００Ｂにおいては、シリコン基板１の下主面上にｎ型バッファ層３が形成され、ｎ型バッファ層３の主面内にはｐ型コレクタ層４がｐ型ベース領域８の形成領域にほぼ対応して選択的に形成されている。
【０１１８】
そして、ｐ型コレクタ層４の周囲のｎ型バッファ層３の主面にオーミック接続するように例えばアルミニウムの合金で構成されるカソード電極５ｎ接続され、カソード電極５ｎにはｐ型コレクタ層４とは異なる半導体材料、例えばゲルマニウム（Ｇｅ）、ＰｂＳ、ＩｎＡｓ、ＩｎＳｂ、ＰｂＴｅなどの電子親和力がシリコンよりも大きな半導体で、ｐ型不純物を高濃度（１×１０17／ｃｍ3程度）に含んで構成されるｐ型アノード領域２２が接触するように形成されている。そして、ｐ型コレクタ層４およびｐ型アノード領域２２に接触するように金属の最外部電極２１が形成されている。そして、カソード電極５ｎと最外部電極２１との間には絶縁層７が形成されている。
【０１１９】
最外部電極２１は、ｐ型コレクタ層４にはオーミック接続し、ｐ型アノード領域２２とはショットキー接続するように、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属材料で形成され、ｐ型アノード領域２２と最外部電極２１とのショットキー接続によるショットキーダイオード１３Ｄが形成されている。なお、図１０に示すＩＧＢＴ３００と同一の構成については同一の符号を付している。
【０１２０】
ｐ型アノード領域２２をｐ型コレクタ層４とは異なる半導体材料、すなわち電子親和力がシリコンよりも大きな半導体で構成することで、最外部電極２１とｐ型アノード領域２２とのショットキー接続がより確実に行われることになる。
【０１２１】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態４を図１３を用いて説明する。図１３はフリーホイールダイオードを内蔵したＩＧＢＴ４００の構成を示す断面図である。なお、図１３において、図２を用いて説明したＩＧＢＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２２】
ＩＧＢＴ４００においては、シリコン基板１のｐ型半導体領域２８を含む周辺領域３１（第１のライフタイム設定領域）と、シリコン基板１の下主面のｎ型バッファ層３近傍で、ｐ型コレクタ層４の形成領域にほぼ対応した領域３２（第２のライフタイム設定領域）と、シリコン基板１の中央部３３とで、キャリアライフタイムがそれぞれ異なるように構成されている。
【０１２３】
シリコン基板１の周辺領域３１、すなわちフリーホイールダイオードの電流経路が集中する部分は、キャリアライフタイムが１μｓｅｃ程度の領域となっており、領域３２ではキャリアライフタイムが０．１μｓｅｃ程度の領域となっている。また、中央部３３ではキャリアライフタイムが１０〜１００μｓｅｃ程度の領域となっている。
【０１２４】
キャリアライフタイムの制御は、プロトン、ヘリウム、電子線等の粒子線をシリコン基板１に注入し、注入粒子の飛程位置付近で局所的に結晶欠陥を発生させ、当該結晶欠陥を少数キャリアの再結合中心として利用することで達成される。その際に、粒子線をステンレス、シリコン等の材料で構成されるマスクを通過させることで、加速エネルギーを加減して飛程位置を調整したり、注入量を調整して結晶欠陥の発生量を調整する。
【０１２５】
例えば、周辺領域３１の形成においては、シリコン基板１の中央部には、ステンレス、シリコン等の材料で構成されるマスクを配置し、質量が軽い電子線を１×１０14／ｃｍ2〜１×１０15／ｃｍ2の照射量で注入する。
【０１２６】
また、領域３２の形成においては、シリコン基板１の周辺部には、ステンレス、シリコン等の材料で構成されるマスクを配置し、質量が比較的重いプロトン、ヘリウムを注入する。例えば、プロトンを使用する場合には、１×１０11／ｃｍ2〜１×１０12／ｃｍ2の照射量で注入する。
【０１２７】
なお、中央部３３はシリコン基板１が本来有しているキャリアライフタイムとなっている。
【０１２８】
＜Ｄ−２．動作＞
ＩＧＢＴ４００の動作は、図６に示すＩＧＢＴ２００と基本的には同じである。ＩＧＢＴ２００と異なる点は、フリーホイールダイオードの電流経路が集中する周辺領域３１と、ｎ型バッファ層３近傍の領域３２においてキャリアライフタイムの改変が行われている点である。
【０１２９】
一般的に、ＩＧＢＴではコレクタ側のキャリアライフタイムを短くして、ｎ型ベース層中のキャリア密度を少なくし、１パルス当たりのスイッチング損失を抑制する手法がとられている。この場合、ＩＧＢＴのオン電圧は高くなり、定常損失は大きくなる。ここで、全消費電力において、スイッチング損失は動作周波数にほぼ比例し、定常損失は動作周波数に対してほぼ一定であるため、動作周波数に基づいて、消費電力が最小になるようにコレクタ側のキャリアライフタイムを設定する。
【０１３０】
一方、ＩＧＢＴのターンオン時、ｐｉｎダイオード、すなわちフリーホイールダイオードのリカバリによる損失、ｐｉｎダイオードでの定常損失はｐｉｎダイオードのｉ層内のキャリア分布、すなわち、キャリアライフタイム分布によって決まり、ある動作周波数での最適キャリアライフタイム分布はＩＧＢＴの消費電力を最小にする分布とは異なるのが一般的である。
【０１３１】
しかるに、ＩＧＢＴ４００においてはフリーホイールダイオードの電流経路が集中する周辺領域３１と、ＩＧＢＴの電流経路が形成されるｎ型バッファ層３近傍の領域３２においてキャリアライフタイム分布をそれぞれ改変している。そして、両領域におけるキャリアライフタイム分布は、フリーホイールダイオードとＩＧＢＴのそれぞれの消費電力を最小にする最適のキャリアライフタイム分布に設定されている。
【０１３２】
従って、ＩＧＢＴおよびフリーホイールダイオードの動作時の消費電力が低減されることになる。
【０１３３】
＜Ｄ−３．特徴的効果＞
以上説明したように、本発明に係る実施の形態４のＩＧＢＴ４００は、ＩＧＢＴと内蔵されたフリーホイールダイオードとで、独立にほぼ最適にキャリアライフタイム分布が設定でき、ＩＧＢＴ動作時の消費電力とダイオード動作時の消費電力を総合した全消費電力が最適化されている。
【０１３４】
なお、ＩＧＢＴ４００では図６を用いて説明したＩＧＢＴ２００と同様に、フリーホイールダイオードに加え、電流抑制用のダイオードもＩＧＢＴ内に内蔵されているため、モデュール内に外部接続の電流抑制用のダイオードを別個に配置する必要がなくなるので、ＩＧＢＴ４００をインバータ用途としてモデュール化した場合には、モデュール面積をさらに小さくできることは言うまでもない。
【０１３５】
なお、フリーホイールダイオードの電流経路が集中する周辺領域と、ＩＧＢＴの電流経路が形成される領域においてキャリアライフタイムの改変を行うことは、図１に示したＩＧＢＴ１００および図１０〜図１２に示したＩＧＢＴ３００〜３００Ｂに適用しても良いことは言うまでもない。
【０１３６】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態５を図１４〜図２５を用いて説明する。図１４は、フリーホイールダイオードを内蔵するとともに、電流抑制用素子としてＭＯＳトランジスタを内蔵したＩＧＢＴ５００の構成を示す断面図である。
【０１３７】
図１４に示すようにＩＧＢＴ５００は、シリコン基板１の上下主面に図１に示すＩＧＢＴ１００におけるエミッタ側構造２と同様のソース側構造２ａおよび２ｂが形成された構成となっている。
【０１３８】
すなわち、ｎ型のシリコン基板１の上主面表面内において、ｐ型ベース領域８ａが形成され、当該ｐ型ベース領域８ａを深さ方向に貫通するように複数のトレンチ型のゲート電極１１ａが並列に形成されている。ゲート電極１１ａの間のｐ型ベース領域８ａの表面内には、ｐ型不純物を比較的高濃度に含んだｐ型半導体領域１２ａが選択的に形成されている。ｐ型半導体領域１２ａはｐ型ベース領域８ａとソース電極１９ａとの電気的接続が良好に行われることを目的として設けられている。
【０１３９】
そして、ｐ型半導体領域１２ａを両側から挟むように、ｎ型不純物を比較的高濃度に含んだｎ型ソース領域９ａが形成されている。なおｎ型ソース領域９ａはゲート電極１１ａの表面に形成されたゲート絶縁膜（図示は省略）に接触する構成となっている。ここで、シリコン基板１はＭＯＳトランジスタのドレイン層となる。
【０１４０】
そして、ｎ型ソース領域９ａの表面にはソース電極１９ａが形成され、ソース電極１９ａはエミッタ端子Ｅに電気的に接続され、ゲート電極１１ａはゲート端子Ｇａに電気的に接続されている。また、ｐ型ベース領域８ａを取り囲むように浮遊電位の複数のｐ型半導体領域２８ａ（第１の電界緩和手段）が同心状に形成されている。
【０１４１】
これら、ｐ型ベース領域８ａ、ｎ型ソース領域９ａ、ゲート電極１１ａ、ｐ型半導体領域２８ａで構成される構造はＭＯＳトランジスタからドレイン層を省いた構造と同様で、それらが複数集まっているので、ソース側構造２ａ（第１ユニットの集合体）と総称する。
【０１４２】
なお、ソース側構造２ｂ（第２ユニットの集合体）も同様であり、ｐ型ベース領域８ａがｐ型ベース領域８ｂ、ｎ型ソース領域９ａがｎ型ソース領域９ｂ、ゲート電極１１ａがゲート電極１１ｂ、ｐ型半導体領域２８ａがｐ型半導体領域２８ｂ（第２の電界緩和手段）となっている。なお、ソース電極１９ｂがコレクタ端子Ｃに電気的に接続され、ゲート電極１１ｂはゲート端子Ｇｂに電気的に接続されている。
【０１４３】
＜Ｅ−２．動作＞
次にＩＧＢＴ５００の動作について説明する。
まず、ゲート端子ＧａおよびＧｂに共にゲートをオンさせる電圧が与えられた場合、コレクタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００は直列接続されたＭＯＳトランジスタとして動作する。
【０１４４】
図１５にその状態を等価回路で示す。図１５は、ソース側構造２ａおよび２ｂにおいて、それぞれ２つのゲート電極１１を含むようにＩＧＢＴ５００の一部を抜き出した図である。図１５には、ソース側構造２ａおよび２ｂでそれぞれ、並列接続されたＭＯＳトランジスタＭ１、Ｍ２の組およびＭＯＳトランジスタＭ３、Ｍ４の組が形成され、２つの組が直列に接続された状態が示されている。従って、コレクタ端子Ｃに与えられる電圧の正負によって電流の方向を逆転できる。
【０１４５】
同様に、ゲート端子ＧａおよびＧｂに共にゲートをオフさせる電圧が与えられた場合、コレクタ端子Ｃの電圧の正負にかかわらず、ＩＧＢＴ５００はＩＧＢＴのオフ状態と同じ状態になる。
【０１４６】
一方、ゲート端子Ｇａがオン、ゲート端子Ｇｂがオフの場合、コレクタ端子Ｃに正電圧（エミッタ端子Ｅに負電圧）が印加されれば、ＩＧＢＴ５００はＩＧＢＴのオン状態として動作し、コレクタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加された場合は、ダイオードを構成するソース側構造２ｂに逆方向電圧が印加されたことになり、ＩＧＢＴ５００には電流は流れない。
【０１４７】
逆に、ゲート端子Ｇａがオフ、ゲート端子Ｇｂがオンの場合、コレクタ端子Ｃに正電圧（エミッタ端子Ｅに負電圧）が印加されれば、ダイオードを構成するソース側構造２ａに逆方向電圧が印加されたことになり、ＩＧＢＴ５００には電流は流れない。そして、コレクタ端子Ｃに負電圧（エミッタ端子Ｅに正電圧）が印加された場合は、ＩＧＢＴ５００はＩＧＢＴのオン状態として動作するがゲート端子Ｇａがオンの場合とは逆方向に電流が流れ、ソース側構造２ａがフリーホイールダイオードとして動作する。
【０１４８】
このように、ＩＧＢＴ５００はゲート端子ＧａおよびＧｂに相補的に信号を与えることで、実施の形態１〜４で説明したと同様に、逆接続されたフリーホイールダイオードが内蔵されたＩＧＢＴとして動作する。
【０１４９】
なお、ゲート端子ＧａおよびＧｂに相補的に信号を与えることで、ＩＧＢＴとフリーホイールダイオードとは完全に独立して動作することになるので、フリーホイールダイオードの存在によりＩＧＢＴとして動作せず、ＭＯＳトランジスタとして動作するという問題は生じない。
【０１５０】
図１６にＩＧＢＴのオン状態を等価回路で示す。図１６は、ソース側構造２ａおよび２ｂにおいて、それぞれ２つのゲート電極１１を含むようにＩＧＢＴ５００の一部を抜き出した図である。図１６には、ソース側構造２ａにおいて並列接続されたＭＯＳトランジスタ１、Ｍ２の組が形成され、ソース側構造２ｂにおいてＭＯＳトランジスタＭ１、Ｍ２の組に直列に順方向に接続されたダイオードＤ１０が形成された状態が示されている。
【０１５１】
＜Ｅ−３．製造方法＞
以下、ＩＧＢＴ５００の製造方法を、製造工程を順に示す図１７〜図２２を用いて説明する。
【０１５２】
まず、図１７および図１８に示すように、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１ａおよび１ｂを準備し、それぞれの一方の主面に、ソース側構造２ａおよび２ｂを形成し、ｎ型シリコン基板１ａおよび１ｂの上主面から突出したゲート電極１１ａおよび１１ｂの上部に個々に層間絶縁膜１８ａおよび１８ｂを形成する。なお、ソース側構造２ａおよび２ｂの製造方法は従来のＩＧＢＴまたはパワーＭＯＳトランジスタと同じであり説明は省略する。
【０１５３】
次に、図１９および図２０に示すように、シリコン基板１ａおよび１ｂのドレイン側を所定の厚さに研磨する。
【０１５４】
次に、図２１に示すように、研磨後のシリコン基板１ａおよび１ｂをウェハ貼り合わせ法によって接合し、ｎ型ソース領域９ｂの表面に接触するように、例えばアルミニウムの合金で構成されるソース電極１９ｂを形成する。
【０１５５】
最後に、図２２に示すように、ｎ型ソース領域９ａの表面に接触するように、例えばアルミニウムの合金で構成されるソース電極１９ａを形成することでＩＧＢＴ５００が完成する。
【０１５６】
なお、以上の説明では、ウェハ貼り合わせ法を用いた例を示したが、１枚のシリコン基板の上下主面に、通常の半導体装置の製造方法を用いてソース側構造２ａおよび２ｂを交互に作成するようにしても良いことは言うまでもない。
【０１５７】
＜Ｅ−４．特徴的効果＞
以上説明したように、ゲート端子ＧａおよびＧｂに相補的に信号を与えることで、本発明に係る実施の形態５のＩＧＢＴ５００は、基本的に実施の形態２と同様な効果を有する。
【０１５８】
加えて、ソース側構造２ａおよび２ｂから双方向に電流を流すことができるため、トライアックの代替素子としても用いることができる。
【０１５９】
すなわち、コレクタ端子Ｃに正電圧が印加されている場合、ゲート端子Ｇａをオン、ゲート端子Ｇｂをオフすることで、電流がソース側構造２ｂから２ａの方向に流れ、ゲート端子Ｇａをオフ、ゲート端子Ｇｂをオンすることで、電流が流れなくなる。
【０１６０】
そして、コレクタ端子Ｃに負電圧が印加されている場合、ゲート端子Ｇａをオフ、ゲート端子Ｇｂをオンすることで、電流がソース側構造２ａから２ｂの方向に流れ、ゲート端子Ｇａをオン、ゲート端子Ｇｂをオフすることで、電流が流れなくなる。
【０１６１】
また、ＩＧＢＴ５００は、双方向に電源電圧以上のコレクタ−エミッタ耐圧を有するため、異常電圧が印加されても破壊することが少なくなるという効果も有している。
【０１６２】
また、エミッタ領域内にモニタ用のエミッタ領域を設け、そこから得られるモニタ電流に基づいて、２つのゲート端子のオン・オフを切り換えて、ダイオード動作をさせたり、ＭＯＳトランジスタ動作をさせたりすることができる。
【０１６３】
一例を挙げると、ゲート端子ＧａおよびＧｂにそれぞれオン、オフの信号が印加されており、ＩＧＢＴがオンからオフにスイッチする場合、オフする１μｓｅｃ前にゲート端子Ｇｂにオン信号を印加し、半導体基板１内部のホール電流を減衰させた後、両ゲート端子をオフすることによって、スイッチング損失を低減することができる。
【０１６４】
この場合、ゲート端子Ｇｂがオンしている１μｓｅｃ間の定常損失は増加するが、ＭＯＳトランジスタの駆動力を定格電流に比べて高く設定しておけば、全体の損失は低減できる。
【０１６５】
また、ＩＧＢＴ５００は、ゲート信号、コレクタ−エミッタ間電圧の与え方によって、ダイオード、ＩＧＢＴ、あるいはＭＯＳトランジスタとして双極性で動作させることができるので、例えば、インバータ回路をコンバータ回路に変更することもできる。
【０１６６】
＜Ｅ−５．変形例１＞
以上説明したＩＧＢＴ５００については、図２３に示すＩＧＢＴ５００Ａのような構成としても良い。
【０１６７】
すなわち、ＩＧＢＴ５００Ａはシリコン基板１の厚み方向の中央部よりもソース側構造２ｂよりの位置に、少なくともｐ型ベース領域８ａおよび８ｂの形成領域に対応するように主面と平行にライフタイムの短い短ライフタイム領域２５を有している。なお、短ライフタイム領域２５を境として、便宜的に、ソース側構造２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとする。
【０１６８】
このように、短ライフタイム領域２５を有したＩＧＢＴ５００Ａは図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方のドレイン側の浅い領域に粒子線を照射し、結晶欠陥を形成してライフタイムを短くしておくことで、シリコン基板１ａおよび１ｂの貼り合わせ後に、図２３の短ライフタイム領域２５が得られることになる。
【０１６９】
また、ウェハ貼り合わせ法で２枚の結晶性基板を接合した場合、例えば（１００）面と（１１１）面、あるいは（１００）面と（１１０）面のように各々の基板の結晶軸方位が異なっていたり、結晶軸方位が同じでも基板の面内回転により面方位が異なっている場合には、接合界面にライフタイムの短いアモルファス層が形成される。これを利用することでシリコン基板１ａおよび１ｂの貼り合わせ後に、図２３の短ライフタイム領域２５を得るようにしても良い。
【０１７０】
なお、面内回転により面方位が異なる場合とは、端的に言えば２枚のシリコン基板のオリエンテーションフラット面が互いにずれるように重ね合わせたときに生じる現象である。
【０１７１】
ＩＧＢＴ５００Ａのような構成を採用することで、ＩＧＢＴとして動作する場合に、短ライフタイム領域２５がホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０１７２】
すなわち、ＩＧＢＴがオン状態にある場合に高電圧に耐えられるようにＭＯＳトランジスタのチャネルとコレクタ層との間には抵抗値の高いｎ型半導体層が存在している。この層の抵抗値を下げるため、コレクタからホールがインジェクションされるが、ＩＧＢＴがオン状態からオフ状態にスイッチングしたとき、ホールが残った状態になっているのでオフするのに時間がかかり、エネルギー損失が生じる。従って、ＩＧＢＴをスイッチングが頻繁に行われる使い方をする場合には、コレクタからのホールのインジェクションを抑制して、オン状態からオフ状態の遷移速度を高めることでエネルギー損失を低減することができる。
【０１７３】
＜Ｅ−６．変形例２＞
また、ＩＧＢＴ５００は図２４に示すＩＧＢＴ５００Ｂのような構成としても良い。すなわち、ＩＧＢＴ５００Ｂは、シリコン基板１のライフタイムが、ソース側構造２ａ側とソース側構造２ｂ側とで異なっている。
【０１７４】
図２４においては、ソース側構造２ａ側のシリコン基板を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとし、基板１ｂライフタイムは基板１ａよりも短く設定されている。
【０１７５】
このように、２つのソース側構造のうち一方よりのドレイン層のライフタイムが短くなったＩＧＢＴ５００Ｂは、図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方の基板への粒子線の照射、あるいは基板濃度の変更により得ることができる。
【０１７６】
そして、ＩＧＢＴ５００Ｂのような構成を採用することで、ＩＧＢＴとして動作する場合に、シリコン基板１ｂがホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０１７７】
なお、以上説明した変形例１および２の構成においては、ソース側構造２ｂ側、すなわちコレクタ端子側に短ライフタイム領域２５、ライフタイムが短かい基板１ｂを設けている。これは、ホールのインジェクションを抑制するにはコレクタ端子に近い方にインジェクション抑制手段を設けることが有効であり、その領域も狭い方が有効なので基板１ｂの厚さは基板１ａよりも薄くなっている。
【０１７８】
＜Ｅ−７．変形例３＞
また、ＩＧＢＴ５００は図２５に示すＩＧＢＴ５００Ｃのような構成としても良い。すなわち、ＩＧＢＴ５００Ｃは、シリコン基板１の内部に、少なくともｐ型ベース領域８ａおよび８ｂの形成領域に対応するように主面と平行に金属層あるいはｎ型不純物を高濃度（１×１０16〜１×１０20／ｃｍ3程度）に含んだｎ型半導体層２６を有している。なお、金属層２６を境として、便宜的に、ソース側構造２ａ側のシリコン基板１を基板１ａ、ソース側構造２ｂ側のシリコン基板１を基板１ｂとする。なお、金属層は単一金属層でも合金層でも良い。
【０１７９】
このように、金属層（あるいは高濃度ｎ型半導体層）２６を有したＩＧＢＴ５００Ｃは図１７〜図２２を用いて説明したＩＧＢＴ５００の製造工程において、図２１および図２２に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方のドレイン側にアルミニウムなどの金属層をスパッタ法などで堆積したり、一方または双方のドレイン側の浅い領域にリンや砒素などのｎ型不純物をイオン注入することで得られる。
【０１８０】
ＩＧＢＴ５００Ｃのような構成を採用することで、金属層（あるいは高濃度ｎ型半導体層）２６での抵抗が低減され、オン電圧を低くすることができる。
【０１８１】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
本発明に係る電力用半導体装置の実施の形態６を図２６〜図３７を用いて説明する。図２６は独立したＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置のうち、フリーホイールダイオード６００の構成を示す断面図である。
【０１８２】
図２６に示すようにフリーホイールダイオード６００は、ｎ型のシリコン基板１の上主面表面内において、ｐ型不純物を１×１０13〜１×１０18／ｃｍ3程度含んだアノード層２９が形成され、アノード層２９の表面には図示しないアノード電極が形成され、アノード電極はアノード端子Ａに電気的に接続されている。これらアノード層２９が形成される領域をアノード領域２Ａと呼称する。
【０１８３】
そして、アノード領域２Ａを取り囲むように浮遊電位の複数のｐ型半導体領域２８ａが同心状に形成され、電界緩和リング領域２Ｇを形成している。なお、アノード領域２Ａおよび電界緩和リング領域２Ｇの構造を総称して、アノード側構造２ＡＮとする。
【０１８４】
また、シリコン基板１の下主面表面内には、ｎ型バッファ層３が選択的に形成され、ｎ型バッファ層３の表面内にはｎ型不純物を比較的高濃度に含んだｎ型半導体層で構成されたｎ型カソード領域６が選択的に形成されている。そして、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように金属のカソード電極５ｋが形成されている。また、カソード電極５ｋはカソード端子Ｋに電気的に接続されている。そして、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが同心状に形成されている。なお、ｎ型バッファ層３、ｎ型カソード領域６、ｐ型半導体領域２８ｂを総称してカソード側構造２Ｋとする。なお、ｐ型半導体領域２８ａおよび２８ｂは、最も内側のものはそれぞれアノード電位およびカソード電位となっており、それ以外は浮遊電位となっている。
【０１８５】
ここで、ｎ型カソード領域６はカソード電極５ｋとｎ型バッファ層３とのオーミックコンタクトを達成するための層であり、シリコン基板１はｐｉｎダイオードのｉ層に対応する層である。
【０１８６】
図２７にフリーホイールダイオード６００の周辺領域の詳細を示す。図２７において、ｐ型半導体領域２８ａは内側から外側に向けて順に配設間隔が徐々に広くなるように形成されている。なお、ｐ型半導体領域２８ｂも内側から外側に向けて順に配設間隔が徐々に広くなるように形成されているが、その間隔の変化の度合いはｐ型半導体領域２８ａよりも緩やかである。このような構成とすることで、カソード電極５ｋに正電圧を印加した場合、最も電界緩和を効率的に行うことができる。
【０１８７】
また、電界緩和リング領域２Ｇの端縁部にはｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含んだ浮遊電位のｎ型半導体領域２７が浅く形成され、最もｎ型バッファ層３よりのｐ型半導体領域２８ｂには、カソード電極５ｋとの接続を確実に行うため、形成深さが浅いｐ型半導体領域２８ｃが接続されている。
【０１８８】
＜Ｆ−２．動作＞
浮遊電位のｐ型半導体領域２８ａおよび２８ｂは、周辺部での電界を緩和するために設けられたもので、ｐｎ接合近傍で空乏層を広げることによって一定の電界を保つようにしている。
【０１８９】
カソード電極５ｋに正電圧が印加された場合、図３９に示したダイオードＤ１Ｌなどでは、その周辺部、すなわち電界緩和リング領域２DGにも上記電圧と同程度の電圧がかかっていた。しかし、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂを形成することで、当該ｐ型半導体領域２８ｂとｎ型のシリコン基板１とのｐｎ接合近傍で空乏層が広がり、電圧降下が発生するので、電界緩和リング領域２Ｇにかかる電圧が低下し、電界緩和リング領域２Ｇに設けるべきｐ型半導体領域２８ａの個数および配設間隔を削減することができる。
【０１９０】
また、図２７においては電界緩和リング領域２Ｇの端縁部に浮遊電位のｎ型半導体領域２７が浅く形成された例を示したが、ｎ型半導体領域はシリコン基板１の下主面のｐ型半導体領域２８ｂが形成される領域に形成しても良い。ｎ型半導体領域は空乏層が基板端面に及ぶのを防止することができる。
【０１９１】
＜Ｆ−３．製造方法＞
以下、フリーホイールダイオード６００の製造方法を、製造工程を順に示す図２８〜図３３を用いて説明する。
【０１９２】
まず、図２８および図２９に示すように、不純物濃度１×１０13〜１×１０15／ｃｍ3程度のｎ型シリコン基板１ａおよび１ｂを準備し、それぞれの一方の主面に、アノード側構造２ＡＮおよびカソード側構造２Ｋを形成する。このとき、ｐ型半導体領域２８ａの形成個数および配設間隔は従来のフリーホイールダイオードよりも少なく形成する。その後、後に形成されるアノード電極およびカソード電極とｐ型半導体領域２８ａおよび２８ｂとを電気的に分離するための層間絶縁膜１８ａおよび１８ｂを選択的に形成する。なお、ｐ型半導体領域２８ｂの形成に際してｐ型半導体領域２８ｃを形成し、ｐ型半導体領域２８ａの形成後にｎ型半導体領域（図示せず）を形成する。
【０１９３】
なお、アノード側構造２ＡＮの製造方法は従来のフリーホイールダイオードの製造方法と同様であり、カソード側構造２Ｋは、一般的なイオン注入法により、シリコン基板１表面内にｎ型バッファ層３を選択的に形成し、ｎ型バッファ層３の表面内にｎ型カソード領域６を選択的に形成し、ｎ型バッファ層３を囲むようにｐ型半導体領域２８ｂを形成することで得られる。
【０１９４】
次に、図３０および図３１に示すように、シリコン基板１ａおよび１ｂを所定の厚さに研磨する。このとき、シリコン基板１ｂの厚さがシリコン基板１ａよりも薄くなるまで研磨する。
【０１９５】
次に、図３２に示すように、研磨後のシリコン基板１ａおよび１ｂをウェハ貼り合わせ法によって接合し、アノード層２９の表面に接触するように、例えばアルミニウムの合金で構成されるアノード電極２９ａを形成する。
【０１９６】
最後に、図３３に示すように、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように、例えばアルミニウムの合金で構成されるカソード電極５ｋを形成することでフリーホイールダイオード６００が完成する。
【０１９７】
なお、以上の説明では、ウェハ貼り合わせ法を用いた例を示したが、１枚のシリコン基板の上下主面に、通常の半導体装置の製造方法を用いてアノード側構造２ＡＮおよびカソード側構造２Ｋを交互に作成するようにしても良いことは言うまでもない。
【０１９８】
＜Ｆ−４．特徴的効果＞
以上説明した、本発明に係る実施の形態６のフリーホイールダイオード６００は、ｎ型バッファ層３を取り囲むように浮遊電位の複数のｐ型半導体領域２８ｂが設けられており、電界緩和リング領域２Ｇにかかる電圧が低下し、電界緩和リング領域２Ｇに設けるべきｐ型半導体領域２８ａの個数および配設間隔を削減することができるので、周辺領域の面積を低減して素子面積を小さくでき、独立したＩＧＢＴおよびフリーホイールダイオードで構成される電力用半導体装置の小型化、低コスト化が達成できる。
【０１９９】
なお、実施の形態６においては浮遊電位の複数のｐ型半導体領域で構成される電界緩和リングについて説明したが、本発明はｐ型半導体領域の代わりに、基板主面上に形成された酸化膜と、その上に形成された電極とで構成されるフィールドプレートを設ける場合でも同様の効果を有する。なお、フィールドプレートはその電極に電圧を印加することで、印加した電圧と反対極性の電荷を基板中に誘起し空乏層の電界を緩和する機能を有している。
【０２００】
＜Ｆ−５．変形例１＞
以上説明したフリーホイールダイオード６００については、図３４に示すフリーホイールダイオード６００Ａのような構成としても良い。
【０２０１】
図３４はフリーホイールダイオード６００Ａの周辺領域の詳細を示す図である。図３４において、電界緩和リング領域２Ｇの端縁部には浮遊電位のｎ型半導体領域２７ａが浅く形成され、シリコン基板１の下主面のｐ型半導体領域２８ｂが形成される領域の端縁部にも浮遊電位のｎ型半導体領域２７ｂが浅く形成されている。
【０２０２】
そして、シリコン基板１の側面にも浮遊電位のｎ型半導体領域２７ｃが形成されている。
【０２０３】
なお、ｎ型半導体領域２７ａおよび２７ｂは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、それぞれの基板主面の端縁部に選択的にｎ型不純物をイオン注入することによって形成すれば良い。
【０２０４】
また、ｎ型半導体領域２７ｃは、シリコン基板１ａおよび１ｂの貼り合わせを行った後、斜め方向からｎ型不純物をイオン注入する方法や、貼り合わせ後の基板をｎ型不純物雰囲気にさらす方法で形成する。
【０２０５】
このように、ｎ型半導体領域を基板の側面にも形成することで、空乏層が基板側面に及ぶのを防止することができる。
【０２０６】
＜Ｆ−６．変形例２＞
また、フリーホイールダイオード６００は、図３５に示すフリーホイールダイオード６００Ｂのような構成としても良い。
【０２０７】
すなわち、フリーホイールダイオード６００Ｂはシリコン基板１の厚み方向の中央部よりもカソード側構造２Ｋよりの位置にライフタイムの短い短ライフタイム領域２５を有している。なお、短ライフタイム領域２５を境として、便宜的に、アノード側構造２ＡＮ側のシリコン基板１を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとする。
【０２０８】
このように、短ライフタイム領域２５を有したフリーホイールダイオード６００Ｂは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方の基板の浅い領域に粒子線を照射し、結晶欠陥を形成してライフタイムを短くしておくことで、シリコン基板１ａおよび１ｂの貼り合わせ後に、図３５の短ライフタイム領域２５が得られることになる。
【０２０９】
また、ウェハ貼り合わせ法で２枚の結晶性基板を接合した場合、例えば（１００）面と（１１１）面、あるいは（１００）面と（１１０）面のように各々の基板の結晶軸方位が異なっていたり、結晶軸方位が同じでも基板の面内回転により面方位が異なっている場合には、接合界面にライフタイムの短いアモルファス層が形成される。これを利用することでシリコン基板１ａおよび１ｂの貼り合わせ後に、図３５の短ライフタイム領域２５を得るようにしても良い。
【０２１０】
フリーホイールダイオード６００Ｂのような構成を採用することで、短ライフタイム領域２５がホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０２１１】
＜Ｆ−７．変形例３＞
また、フリーホイールダイオード６００は図３６に示すフリーホイールダイオード６００Ｃのような構成としても良い。すなわち、フリーホイールダイオード６００Ｃは、シリコン基板１のライフタイムが、アノード側構造２ＡＮ側とカソード側構造２Ｋ側とで異なっている。
【０２１２】
図３６においては、アノード側構造２ＡＮ側のシリコン基板を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとし、基板１ｂのライフタイムは基板１ａよりも短く設定されている。
【０２１３】
このような構造のフリーホイールダイオード６００Ｃは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、基板１ｂへの粒子線の照射、あるいは基板濃度の変更により得ることができる。
【０２１４】
そして、フリーホイールダイオード６００Ｃのような構成を採用することで、シリコン基板１ｂがホールのインジェクションを抑制しスイッチングによるエネルギー損失を低減することができる。
【０２１５】
＜Ｆ−８．変形例４＞
また、フリーホイールダイオード６００は図３７に示すフリーホイールダイオード６００Ｄのような構成としても良い。すなわち、フリーホイールダイオード６００Ｄは、シリコン基板１の厚み方向の中央部よりもカソード側構造２Ｋよりの位置に金属層（あるいは高濃度ｎ型半導体層）２６を有している。なお、金属層２６を境として、便宜的に、アノード側構造２ＡＮ側のシリコン基板を基板１ａ、カソード側構造２Ｋ側のシリコン基板１を基板１ｂとする。なお、金属層は単一金属層でも合金層でも良い。
【０２１６】
このように、金属層（あるいは高濃度ｎ型半導体層）２６を有したフリーホイールダイオード６００Ｄは、図２８〜図３３を用いて説明したフリーホイールダイオード６００の製造工程において、図３０および図３１に示す工程の後、シリコン基板１ａおよび１ｂの貼り合わせを行う前に、一方または双方の基板の浅い領域にアルミニウムなどの金属層をスパッタ法などで堆積したり、一方または双方の基板の浅い領域にリンや砒素などのｎ型不純物をイオン注入することで得られる。
【０２１７】
フリーホイールダイオード６００Ｄのような構成を採用することで、金属層（あるいは高濃度ｎ型半導体層）２６での抵抗が低減され、オン電圧を低くすることができる。
【０２１８】
＜Ｇ．本発明の他の適用例＞
以上説明した実施の形態１〜５においては、本発明をトレンチ型ＩＧＢＴに適用した例を示したが、平面型ＩＧＢＴに適用しても同様の効果があること言うまでもない。
【０２１９】
また、以上説明した実施の形態１〜６においては、本発明をｎチャネル型ＩＧＢＴ、ｎチャネル型ＭＯＳトランジスタ、ｐ+／ｎ-型ダイオードに適用した例を示したが、ｎチャネル型ＩＧＢＴ、ｎチャネル型ＭＯＳトランジスタ、ｐ-／ｎ+型ダイオードに適用しても同様の効果があること言うまでもない。
【０２２０】
また、以上説明した実施の形態１〜４および６における、ｎ型カソード領域６およびｎ型バッファ層３は電極とのコンタクト抵抗が十分低くできるならばなくても良い。
【０２２１】
また、以上説明した実施の形態１〜５における、ｐ型半導体領域１２は電極とのコンタクト抵抗が十分低くできるならばなくても良い。
【０２３１】
【発明の効果】
本発明に係る請求項１記載の電力用半導体装置によれば、第１および第２のゲート電極に相補的に信号を与えることで、ＩＧＢＴとフリーホイールダイオードを内蔵した構成を得ることができ、また、ＩＧＢＴとフリーホイールダイオードとは完全に独立して動作することになるので、フリーホイールダイオードの存在によりＩＧＢＴとして動作せず、ＭＯＳトランジスタとして動作するという問題は生じない。また、ＩＧＢＴとして動作する場合に、第２ユニットの集合体側のキャリアライフタイムが短く設定された第１の半導体層の存在により、ＩＧＢＴ動作時にコレクタからのホールのインジェクションを抑制してスイッチングによるエネルギー損失を低減することができる。
【０２３２】
本発明に係る請求項２記載の電力用半導体装置によれば、キャリアのライフタイムが第１の半導体層よりも短く設定されたライフタイム設定領域の存在により、ＩＧＢＴ動作時にコレクタからのホールのインジェクションを抑制してスイッチングによるエネルギー損失を低減することができる。また、ライフタイム設定領域を得るための簡便な構成を得ることができる。
【０２３５】
本発明に係る請求項３記載の電力用半導体装置によれば、ＩＧＢＴとして動作する場合に、金属層あるいは第３の半導体層の存在によりオン電圧を低くすることができる。
【０２３９】
本発明に係る請求項４記載の電力用半導体装置の製造方法によれば、請求項２記載の電力用半導体装置を簡便に確実に得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る電力用半導体装置の実施の形態１の構成を説明する図である。
【図２】 本発明に係る電力用半導体装置の実施の形態１の詳細な構成を説明する図である。
【図３】 本発明に係る電力用半導体装置の実施の形態１の外観構成を示す図である。
【図４】 本発明に係る電力用半導体装置の実施の形態１の外観構成を示す図である。
【図５】 本発明に係る電力用半導体装置の実施の形態１変形例の構成を説明する図である。
【図６】 本発明に係る電力用半導体装置の実施の形態２の構成を説明する図である。
【図７】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図８】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図９】 本発明に係る電力用半導体装置の実施の形態２の製造方法を説明する図である。
【図１０】 本発明に係る電力用半導体装置の実施の形態３の構成を説明する図である。
【図１１】 本発明に係る電力用半導体装置の実施の形態３の変形例の構成を説明する図である。
【図１２】 本発明に係る電力用半導体装置の実施の形態３の変形例の構成を説明する図である。
【図１３】 本発明に係る電力用半導体装置の実施の形態４の構成を説明する図である。
【図１４】 本発明に係る電力用半導体装置の実施の形態５の構成を説明する図である。
【図１５】 本発明に係る電力用半導体装置の実施の形態５の動作を説明する図である。
【図１６】 本発明に係る電力用半導体装置の実施の形態５の動作を説明する図である。
【図１７】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図１８】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図１９】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２０】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２１】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２２】 本発明に係る電力用半導体装置の実施の形態５の製造方法を説明する図である。
【図２３】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２４】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２５】 本発明に係る電力用半導体装置の実施の形態５の変形例の構成を説明する図である。
【図２６】 本発明に係る電力用半導体装置の実施の形態６の構成を説明する図である。
【図２７】 本発明に係る電力用半導体装置の実施の形態６の詳細な構成を説明する図である。
【図２８】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図２９】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３０】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３１】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３２】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３３】 本発明に係る電力用半導体装置の実施の形態６の製造方法を説明する図である。
【図３４】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３５】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３６】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３７】 本発明に係る電力用半導体装置の実施の形態６の変形例の構成を説明する図である。
【図３８】 ３相インバータの構成を説明する図である。
【図３９】 従来の電力用半導体装置の構成を説明する図である。
【図４０】 電力用半導体装置の平面構成を説明する図である。
【図４１】 電力用半導体装置の平面構成を説明する図である。
【図４２】 従来の電力用半導体装置の動作を説明する図である。
【図４３】 従来の電力用半導体装置の動作を詳細に説明する図である。
【符号の説明】
１ ｎ型ベース層、８，８ａ，８ｂ ｐ型ベース領域、９，９ａ，９ｂ ｎ型エミッタ領域、１０，１０ａ，１０ｂ ゲート絶縁膜、１１，１１ａ，１１ｂ ゲート電極、１９ エミッタ電極、１９ａ，１９ｂ ソース電極、５ｐ コレクタ電極、１３，１３Ａ 電流抑制用ダイオード、１３Ｂ〜１３Ｄ ショットキーダイオード、１４ アノード領域、１５ カソード領域、２８，２８ａ，２８ｂ ｐ型半導体領域。
Claims (4)
- 第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、
前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、
少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、
少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、
前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの所定位置から、前記第２ユニットの集合体までの前記第１の半導体層のキャリアライフタイムは、前記第１ユニットの集合体側の前記第１の半導体層よりも短く設定される、電力用半導体装置。 - 第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、
前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、
少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、
少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、 前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、ライフタイム設定領域をさらに備え、
前記ライフタイム設定領域のキャリアライフタイムは、前記第１の半導体層よりも短く設定され、
前記第１の半導体層は、前記第１ユニットの集合体側と、前記第２ユニットの集合体側とで、結晶面方位および結晶軸方位のうち少なくとも一方が異なっており、
前記ライフタイム設定領域は、前記第１ユニットの集合体側の前記第１の半導体層と、前記第２ユニットの集合体側の前記第１の半導体層の境界領域である、電力用半導体装置。 - 第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面の表面内に選択的に形成された第２導電型の第１の半導体領域、前記第１の半導体領域の表面内に選択的に形成された第１導電型の第２の半導体領域、少なくとも、前記第２の半導体領域と前記第１の半導体層の間の前記第１の半導体領域の表面に接するように形成された第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極で構成される第１ユニットの集合体と、
前記第１の半導体層の第２の主面の表面内に選択的に形成された第２導電型の第３の半導体領域、前記第３の半導体領域の表面内に選択的に形成された第１導電型の第４の半導体領域、少なくとも、前記第４の半導体領域と前記第１の半導体層の間の前記第３の半導 体領域の表面に接するように形成された第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極で構成される第２ユニットの集合体と、
少なくとも前記第２の半導体領域に接するように形成された第１の主電極と、
少なくとも前記第４の半導体領域に接するように形成された第２の主電極と、を備え、 前記第１の半導体層の厚み方向の中央部よりも、前記第２ユニットの集合体よりの位置に、少なくとも、前記第１および第２のユニットの集合体の形成領域の広さに対応する広さで形成された、金属層あるいは不純物濃度が前記第１の半導体層よりも高濃度の第１導電型の第２の半導体層をさらに備える、電力用半導体装置。 - ( ａ ) 第１導電型の第１の半導体基板を準備し、前記第１の半導体基板の第１の主面の表面内に選択的に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域の表面内に選択的に第１導電型の第２の半導体領域を形成し、少なくとも、前記第２の半導体領域と前記第１の半導体基板の間の前記第１の半導体領域の表面に接するように第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成して第１ユニットの集合体を形成する工程と、
( ｂ ) 第１導電型の第２の半導体基板を準備し、前記第２の半導体基板の第１の主面の表面内に選択的に第２導電型の第３の半導体領域を形成し、前記第３の半導体領域の表面内に選択的に第１導電型の第４の半導体領域を形成し、少なくとも、前記第４の半導体領域と前記第２の半導体基板の間の前記第３の半導体領域の表面に接するように第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成して第２ユニットの集合体を形成する工程と、
( ｃ ) 前記第１および第２の半導体基板のそれぞれの第２の主面どうしを貼り合わせ法により接合する工程と、を備え、
前記工程 ( ｂ ) の後、前記工程 ( ｃ ) に先だって、前記第１および第２の半導体基板の一方に、粒子線の照射、あるいは基板濃度の変更により、キャリアライフタイムを短くする工程をさらに備える、電力用半導体装置の製造方法。
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