CN102610568B

CN102610568B - 为沟槽mos和sgt制备沟槽多晶硅静电放电

Info

Publication number: CN102610568B
Application number: CN201210020335.0A
Authority: CN
Inventors: 常虹; 陈军
Original assignee: Alpha and Omega Semiconductor Inc
Current assignee: Chongqing Wanguo Semiconductor Technology Co ltd
Priority date: 2011-01-20
Filing date: 2012-01-10
Publication date: 2014-12-10
Anticipated expiration: 2032-01-10
Also published as: US20130299872A1; US8476676B2; CN102610568A; TW201232760A; US20120187472A1; TWI445161B; US8772828B2

Abstract

本发明提出了一种半导体器件及其制备方法。用半导体材料部分填充形成在半导体衬底中的沟槽，使半导体材料布满沟槽的底部和边缘，同时在沟槽中间沿沟槽的长度方向保留一个缝隙。半导体材料的第一部分位于缝隙下方，用第一导电类型的掺杂物掺杂第一部分。用电介质材料填充缝隙。半导体材料的第二部分位于电介质材料两边的沟槽边缘上，用第二导电类型的掺杂物掺杂。掺杂构成一个沿沟槽长度方向延伸的P-N-P或N-P-N结构，不同的掺杂区并排分布在沟槽的整个宽度上。

Description

为沟槽MOS和SGT制备沟槽多晶硅静电放电

技术领域

本发明主要涉及半导体器件的晶胞结构和器件配置。更确切的说，本发明是涉及用于制备与半导体功率器件集成的静电放电(ESD)保护电路的改良结构，减少了沟槽金属-氧化物-半导体场效应晶体管(MOSFET)以及屏蔽栅极沟槽(SGT)MOSFET的掩膜数量。

背景技术

静电放电(ESD)是指由直接接触或静电场感应引起的，在处于不同电势的两个物体之间产生突然的、瞬时的电流。在固体电子学领域中，例如集成电路(IC)以及由硅等半导体材料以及二氧化硅等绝缘材料制成的功率晶体管，ESD是一个严重的问题。这两种材料都易受高电压的影响，而造成永久性的损坏；因此，现在有许多抗静电的器件有助于防止静电的产生。

目前也已经研发出带有各种二极管结构的片上ESD保护电路。通过在MOSFET器件上使用较浅的结、更薄的栅极氧化物、自对准多晶硅化物(自对准的硅化物)扩散、Cu间的连接以及LLD(轻掺杂的漏极)结构，ESD问题已经成为次25微米CMOS技术中CMOS集成电路的一个重要的可靠性问题。为了给安全的大量生产维持合理的ESD应力，片上ESD保护电路已经加入到IC产品中。

目前也已经研发出带有ESD保护电路的传统的功率MOSFET器件。ESD保护电路将ESD安全地转移出其余的MOSFET器件。带有ESD保护电路的传统的功率MOSFET器件在典型的制备工艺中，其布局和层结构通常需要利用七个掩膜。这七个掩膜包括一个沟槽掩膜、一个ESD掩膜、一个本体掩膜、一个源极掩膜、一个接触掩膜、一个金属掩膜以及一个钝化掩膜。由于制备过程需要这七个掩膜，因此工艺步骤更加复杂而且耗时。此外，传统的方法包括在硅表面上方制备一个额外的多晶硅层。因此，还可能需要额外的多晶硅沉积，以及另外两个掩膜，为ESD结构形成图案并制备P-N结。这额外的掩膜、额外的层以及额外的工艺，增加了成本和时间。另外，光刻设备以及光致抗蚀剂都很昂贵。ESD保护电路将ESD安全地转移出其余的MOSFET器件。

正是在这一前提下，提出了本发明的各种实施例。

发明内容

本发明的目的是提供一种半导体器件及其制备方法，利用沟槽MOS现有的工艺流程，在沟槽多晶硅内制备静电放电(ESD)保护电路。因此，无需增加任何额外的掩膜层，就可以制备ESD电路。

为了达到上述目的，本发明提供了一种用于制备半导体器件的方法，该方法包括：

a)在半导体衬底中制备一个沟槽；

b)用半导体材料部分填充所述的沟槽，使半导体材料布满沟槽的底部和边缘，同时在沟槽中间沿沟槽的长度方向保留一个缝隙；

c)用第一导电类型的掺杂物，掺杂位于缝隙下方的半导体材料的第一部分；

d)用电介质材料填充缝隙；

e)用第二导电类型的掺杂物，掺杂位于电介质材料两边的沟槽边缘上的半导体材料的第二部分，通过掺杂，构成沿沟槽长度方向的P-N-P或N-P-N结构，不同的掺杂区并排分布在沟槽的整个宽度上。

上述的方法，其中，该方法还包括在半导体衬底中形成的额外的沟槽中，制备一个额外的半导体器件。

上述的方法，其中，所述的额外的半导体器件为金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)。

上述的方法，其中，所述的额外的半导体器件的一个或多个元件，与半导体器件中对应的元件同时形成。

上述的方法，其中，所述的额外的半导体器件的一个或多个元件包括一个或多个有源栅极沟槽，其中一个或多个有源栅极沟槽与a)同时形成。

上述的方法，其中，所述的N-P-N或P-N-P结构是额外的半导体器件的静电放电(ESD)保护结构的一部分，其中半导体材料的第一和第二部分电连接到所述的额外的半导体器件。

上述的方法，其中，所述的额外的半导体器件包括一个源极和一个栅极，其中ESD保护结构的一边连接到源极上，另一边连接到栅极上。

上述的方法，其中，所述的额外的半导体器件是一个屏蔽栅极晶体管(SGT)器件，其屏蔽电极形成在带有栅极的公共沟槽中，其中栅极通过电极间电介质，与屏蔽电极绝缘，其中制备额外的半导体器件包括在后续处理时，在ESD保护结构上沉积一个覆盖掩膜，以制成额外的器件。

上述的方法，其中，该方法还包括在用半导体材料部分填充沟槽之前，用电介质层布满沟槽。

上述的方法，其中，制备沟槽包括在半导体衬底的表面上形成一个硬掩膜，在硬掩膜中形成一个对应沟槽的开口，并且通过开口刻蚀衬底。

上述的方法，其中，制备沟槽还包括制备抗刻蚀的绝缘垫片，沿硬掩膜中开口的侧壁，以便校准衬底的刻蚀，其中垫片是由可以抵抗通过开口刻蚀衬底工艺的材料制成的。

上述的方法，其中，该方法还包括在c)之后，除去半导体材料所选的第一部分。

上述的方法，其中，该方法还包括扩散第一导电类型的掺杂物，其中除去半导体材料所选的第一部分，是在c)之后进行，但在扩散第一导电类型的掺杂物之前。

本发明还提供了一种半导体器件，包括：

一种沉积在沟槽中的半导体材料，多晶硅至少布满沟槽的底部，其中半导体材料包括不同的掺杂区，作为P-N-P或N-P-N结构，形成在沟槽中，不同的掺杂区并排分布在沟槽的整个宽度上。

上述的器件，其中，该器件还包括一个形成在半导体衬底中的额外的沟槽中的额外的半导体器件。

上述的器件，其中，所述的额外的半导体器件为金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)。17.如权利要求14所述的器件，其特征在于，所述的N-P-N或P-N-P结构是额外的半导体器件的静电放电(ESD)保护结构的一部分，其中半导体材料的第一和第二部分电连接到额外的半导体器件。

上述的器件，其中，所述的额外的半导体器件包括一个源极和一个栅极，其中ESD保护结构的一边连接到源极上，另一边连接到栅极上。

上述的器件，其中，所述的额外的半导体器件是一个屏蔽栅极晶体管(SGT)器件，其屏蔽电极形成在带有栅极的公共沟槽中，其中栅极通过电极间电介质，与屏蔽电极绝缘。

本发明的技术方案无需增加任何额外的掩膜层，就可以制备集成ESD保护电路的SGT以及标准的沟槽MOSFET(即不带屏蔽电极的沟槽MOSFET)，步骤简单，节省了成本和时间。

附图说明

阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见：

图1A至1L以及图1A'至1L'所示的剖面图，表示依据本发明的一个实施例，制备集成静电放电(ESD)保护电路的屏蔽栅极沟槽(SGT)MOSFET。

图2A至2J以及图2A'至2J'所示的剖面图，表示依据本发明的另一个实施例，制备集成静电放电(ESD)保护电路的标准的沟槽MOSFET。

具体实施方式

尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的任何技术人员都应理解基于以下细节的多种变化和修正都属本发明的范围。因此，本发明的典型实施例的提出，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。

本发明的实施例利用沟槽MOS现有的工艺流程，在沟槽多晶硅内制备静电放电(ESD)保护电路。因此，无需增加任何额外的掩膜层，就可以制备ESD电路。SGT以及标准的沟槽MOSFET(即不带屏蔽电极的沟槽MOSFET)中的这种ESD都可以这样制备。

集成ESD电路的SGT沟槽MOSFET的制备工艺，仅仅使用图1A至1L以及图1A'至1L'所示的四个掩膜。作为示例，但不作为局限，如图1A所示，使用半导体衬底102(例如次重掺杂的N-型外延层生长在N型硅底部衬底层上面)，作为器件的漏极(例如对于一种N-通道MOSFET)。要注意的是，在一种可选方案中，衬底102可以是次重掺杂的P-型外延层生长在P型衬底上面(例如对于一种P-通道MOSFET)。在衬底102上方，可以制备一个硬掩膜层105。例如，通过沉积或热氧化，在衬底102上形成一个薄氧化层104，然后在薄氧化层104上方形成一个氮化层106，从而制成硬掩膜层105。图1A'表示的是与图1A相同的结构，但是在半导体晶片的不同部分中。然后，在氮化层106上方使用一个光致抗蚀剂(PR)层108，并利用第一掩膜，即沟槽掩膜，形成图案。如图1B和1B'所示，剩余的PR层108分别限定了ESD区域中的ESD沟槽掩膜开口110，以及有源区中的有源栅极沟槽开口112。

然后，利用硬掩膜(HM)刻蚀，刻蚀掉硬掩膜105的裸露部分(例如氮化层106以及氧化层104)，使掩膜开口110和112处的半导体衬底102的表面裸露出来。然后，如图1C、1C’所示，除去剩余的PR层108。氧化层104和氮化层106的剩余部分作为后续工艺的硬掩膜。

在图1D、1D’中，沉积一个抗刻蚀材料(例如氧化物或氮化物)层，并沿水平表面各向异性地回刻。此处所用的术语“抗刻蚀”是指这种材料可以被差异刻蚀，或与衬底102等其他材料相比更加缓慢。在一些实施例中，绝缘层的厚度约为从而在全面的各向异性回刻之后，沿硬掩膜开口110，112的侧壁形成抗刻蚀的绝缘垫片114(有时称为硬掩膜垫片)。构成垫片114的抗刻蚀材料可以不受刻蚀衬底102材料的工艺影响。

然后，在衬底102上进行全面刻蚀，以制备ESD沟槽116以及有源沟槽118，如图1E、1E'所示，ESD沟槽116比有源沟槽118更宽。尤其是ESD沟槽的宽度大约是有源沟槽宽度的两倍。抗刻蚀垫片114使自对准的刻蚀工艺不需要额外的掩膜。正如下文将要介绍地那样，垫片114保留了与初始的硬掩膜层104和106的空间，从而可以形成自对准的源极/本体接触沟槽。鉴于硅刻蚀负荷因子的特性，较宽的沟槽开口所制成的沟槽比窄沟槽开口的制成的沟槽更深。例如，由于ESD沟槽开口110比有源栅极沟槽开口112更宽，因此在全面刻蚀工艺过程中，刻蚀产生的ESD沟槽116比有源栅极沟槽118更深，如图1E、1E'所示。

在图1F、1F’中，在沟槽116、118的侧壁和底部，沉积或热生长一个绝缘物衬里120(例如氧化物)。如果是沉积的话，绝缘物衬里120也可以形成在氮化层106上方。衬里120比后续工艺中将要制备的栅极绝缘物更厚。在一些实施例中，可以选择生长一个大约的牺牲氧化层，并除去，以改善硅表面。作为示例，生长一个大约的氧化层，然后制备大约的高温氧化物(HTO)层。对于电压更高的器件来说，氧化物衬里120可以更厚，例如1000至

如图1G、1G’所示，可以沉积半导体材料122，例如未掺杂的多晶硅。在一些实施例中，半导体材料的厚度小于ESD沟槽116的沟槽宽度的一半，例如大约至。材料122的厚度可以选择小于ESD沟槽宽度一半，但大于有源器件沟槽宽度的一半。半导体材料122完全填充有源器件沟槽118，但仅部分填充(即内衬)ESD沟槽116。这层材料有时称为源极多晶硅、屏蔽多晶硅或多晶硅1。

利用ESD垂直掺杂植入，形成ESD保护电路的第一部分P-N-P(或N-P-N)结。掺杂浓度很轻，并且是第一导电类型。掺杂的类型取决于器件是P-通道还是N-通道。典型的N-通道器件可以用硼等掺杂。典型的P-通道器件可以用磷等掺杂。如图1G、1G’所示，由于ESD沟槽116中的多晶硅122中有缝隙，所以在沟槽中心的底部具有掺杂物124。半导体122在沟槽底部的部分125的掺杂具有单独的结构特点。由于半导体材料122完全填充有源沟槽118，所以掺杂仅仅在有源器件沟槽118上方的多晶硅中植入掺杂物124。然后，利用退火工艺，驱使并扩散掺杂物。

如图1H、1H'所示，在ESD沟槽116以及有源沟槽118的缝隙内沉积氧化物等电介质材料126，然后回刻。电介质材料至少部分填充了内衬在ESD沟槽116边缘的多晶硅122之间的缝隙，并且保护电介质材料126下面的掺杂部分125。刻蚀掉晶片上其他地方的电介质材料。电介质材料可以是氧化物、氮化物或两者的组合。

含有衬底102上方的掺杂物124的半导体材料122，易受全面刻蚀的影响。因此，仅有沟槽内下面部分的半导体材料/多晶硅122保留下来。仅要保留的多晶硅层122的掺杂部分125，位于ESD沟槽116中的电介质126下面。如图1I、1I’所示，在ESD沟槽116以及有源沟槽118中，将半导体材料122回刻到预设深度。将材料122一直向下刻蚀到典型的沟槽MOS底部多晶硅的水平上，即向下倒屏蔽电极的顶部。在本实施例中，可以向下刻蚀多晶硅1到衬底顶面下方的1.4微米处。

已经将半导体材料122向下刻蚀到预设深度之后，进行掺杂物128的第二次ESD垂直植入(源极类似植入)。掺杂物128为第二导电类型，与第一导电类型的掺杂物124相反，并且比第一导电类型掺杂物124的植入剂量更大，植入能量更低。如图1J、1J’所示，进行退火工艺，驱使掺杂物。掺杂物128使有源器件沟槽中的半导体材料导电，从而形成一个屏蔽。相同的掺杂物也提供所需的其他类型的掺杂物，以构成一个P-N-P(或N-P-N)结。

然后，利用高密度等离子(HDP)沉积，在ESD沟槽116和有源器件沟槽118内沉积预设厚度的绝缘材料130(例如氧化物)。回刻或背部抛光氧化层130，直到氧化物130的顶面与氮化物106的表面相平为止，以此作为刻蚀的终点。

此时，在该结构的表面上旋涂一层光致抗蚀剂134，并使用第二掩膜(图中没有表示出)。第二掩膜，也称为P-覆层掩膜，覆盖了ESD区域，以便在后续处理时保护ESD区域，从而完成有源器件，如图1K所示。氧化物130未被第二掩膜保护的部分，将通过HDP湿刻蚀除去。如果要制备类似于2009年8月14日存档的美国申请12/583,192中所述的那种非对称的氧化物沟槽，那么掩膜重叠以及湿刻蚀下切都有助于决定最终的结构。因此，光致抗蚀剂覆层在有源区内延伸的距离，部分决定了将有多少氧化物通过湿刻蚀下切除去。其他的因素还包括刻蚀时间以及氧化层的厚度。

然后，可以对绝缘材料130进行各向异性刻蚀(例如湿刻蚀)。如果不需要非对称的氧化物沟槽，那么可以使用干刻蚀来代替。区域中未被光致抗蚀剂掩盖的绝缘材料130被除去，从而使剩余的绝缘材料130处于所需的高度。光致抗蚀剂边缘附近的绝缘材料130也被除去。可以通过调整光致抗蚀剂层的边缘位置以及刻蚀时间，来控制刻蚀的绝缘材料130的量。将边缘进一步延伸到有源区中，会导致更少的绝缘材料130被刻蚀，将边缘从有源区拉远会有相反的效果。有源沟槽中掺杂材料128上方剩余的绝缘材料130，例如氧化层132，也称为电极间电介质(IED)或多晶硅间电介质(IPD)。电极间电介质的厚度范围从一百埃至一万埃左右。

然后，除去PR，沉积或热生长一层栅极绝缘物136(例如栅极氧化物)。在一些实施例中，附加的栅极绝缘物136可以是一层大约厚的氧化层。因此，在图1K’中，栅极绝缘物136形成在有源器件沟槽裸露的沟槽侧壁上。

如图1K'所示，沉积并回刻另一种绝缘材料(例如多晶硅)。作为示例，但不作为局限，在各种沟槽中，可以沉积大约至的多晶硅。然后，回刻所沉积的多晶硅，形成栅极电极/多晶硅结构，参见138处所示。在本例中，栅极多晶硅的表面可以在半导体衬底的顶面下方凹陷大约

如图1L、1L'所示，有源栅极沟槽中裸露的氮化物垫片，以及其他裸露的氮化物材料，可以通过湿刻蚀工艺除去。然后，可以进行本体植入，例如通过用掺杂离子轰击部分完成的器件。离子可以以一定角度植入。在未被氮化物保护的有源区中，植入构成本体区。在一些实施例中，对于N-通道器件来说，在60KeV～180KeV时使用大约1.8×10¹³个离子/cm²的掺杂等级的硼离子。也可以使用其他类型的离子。例如，对于P-通道器件来说，可以用磷或砷离子制备本体区。然后，进行源极植入(例如用零倾斜角(即正常入射))。再次用掺杂离子轰击器件。在一些实施例中，在40KeV～80KeV时使用大约4×10¹⁵个离子/cm²的掺杂等级的砷离子(例如对于N-通道器件来说)制备源极。源极区形成在本体区内。作为示例，在源极植入之前进行本体扩散工艺，在源极植入之后进行源极扩散。植入器件的本体和源极，不需要额外的掩膜。本体和源极植入可以作为自对准的全面植入。

然后，可以沉积绝缘材料(例如氧化物)，填充在栅极多晶硅区域上方的沟槽开口内。在一些实施例中，利用化学气相沉积(CVD)工艺，将低温氧化物(LTO)和含有硼酸的硅玻璃(BPSG)沉积到大约的厚度。然后，在向下刻蚀氧化物，并在刻蚀到衬底表面时终止处，通过干刻蚀工艺，回刻绝缘材料。

然后，在有源区中形成源极/本体接触沟槽，以便连接到源极和本体区。刻蚀裸露的硅区域，但不刻蚀被氧化物和/或氮化物保护的区域。由于刻蚀过程不需要额外的掩膜，因此，称为自对准的接触工艺。由于工艺初始阶段形成的氮化物垫片保留了硬掩膜间距，从而使有源晶胞接触沟槽具有自对准的特性成为可能。

为了更好的本体接触，可以选择在源极/本体接触沟槽底部，用与衬底102导电类型相反的掺杂物进行植入。可以沉积Ti和TiN等势垒金属，然后，例如通过快速热处理(RTP)，在接触区附近形成Ti硅化物。在一些实施例中，使用的Ti和TiN的厚度分别为和可以全面沉积钨(W)等金属，填充接触沟槽。在一些实施例中，可以沉积至的W。将所沉积的金属回刻到氧化物表面，形成单独的导电插头140。

在ESD区域上使用多晶硅吸引掩膜，第三掩膜，形成接触沟槽，以便连接到P-N-P(或N-P-N)结。然后，刻蚀裸露的氧化物，并除去掩膜。在这个过程中，将沟槽连接到屏蔽电极，栅极电极也可以形成在器件的其他区域中(图中没有表示出)。

可以使用第四PR制备源极金属区以及栅极金属区。如图1L、1L'所示，确切地说，可以在部分完成的器件上方沉积一个金属层142，例如铝-铜(AlCu)。作为示例，但不作为局限，金属层可以约为3μm至6μm厚。光致抗蚀剂可以形成在金属层142上，并形成图案，以制备金属掩膜。当形成保护层后，可以穿过金属掩膜中的开口刻蚀金属层142，从而将金属层142分成源极和栅极金属区。除去剩余的光致抗蚀剂之后，可以对金属142退火。在一些实施例中，可以在450℃下，对金属退火30分钟。图1L、1L'所示的剖面图，表示一个集成ESD结构的完整的SGT MOSFET的示例。金属掩膜不仅分离源极和栅极金属，也能实现连接到ESD结构的功能。例如，ESD保护结构的一端上方的金属层部分可以连接到源极金属，ESD保护结构的另一端上方的金属层部分可以连接到栅极金属。因此，ESD沟槽在器件的源极和栅极之间，为P-N-P(或N-P-N)结提供保护结构。在ESD的情况下，过量的电流和电压可以通过ESD保护结构，在源极和栅极金属之间转移，从而安全地绕过器件的有源区。

本发明的实施例也可以用其他类型的沟槽MOSFET实现。例如，图2A至图2J以及图2A'至图2J'表示利用四个掩膜，制备集成ESD的标准沟槽MOSFET的工艺。如图2A所示，使用半导体衬底102(例如次重掺杂的N-型外延层生长在N型硅底部衬底层上)作为器件的漏极。图2A'表示的结构与图2A相同，但是在半导体晶片的不同部分中。硬掩膜可以选择形成在衬底202上方，以便在接下来的过程中辅助刻蚀沟槽。然后，在衬底202上方使用光致抗蚀剂(PR)层204，并利用第一掩膜，即沟槽掩膜形成图案。

此后，通过半导体刻蚀，除去半导体衬底202表面裸露的部分，从而形成ESD沟槽206以及有源沟槽208，分别如图2B、2B'所示，其中ESD沟槽206比有源沟槽208宽。(如果使用了硬掩膜，那么要先进行硬掩膜(HM)刻蚀，在硬掩膜层中形成开口)。由于硅刻蚀负荷因子的特性，较宽的沟槽开口比窄沟槽开口制成的沟槽更宽。例如，由于ESD沟槽206比有源沟槽208宽，因此在刻蚀过程中，所制成的ESD沟槽206比有源栅极沟槽208更宽，如图2B、2B'所示。

在图2C、2C’中，在沟槽206、208的侧壁和底部，沉积或热生长栅极绝缘物210。如图2D、2D'所示，沉积导电或半导体材料212，例如未掺杂的多晶硅。半导体材料212的厚度小于ESD沟槽206的沟槽宽度的一半，但大于有源沟槽208宽度的一半，例如大约至可以完全填充有源器件沟槽208，但仅能部分填充ESD沟槽206。由于材料212仅布满ESD沟槽206的侧壁和底部，因此缝隙215仍然处于沟槽的中心，半导体材料212的部分之间。

通过ESD垂直植入，形成第一部分的P-N-P(或N-P-N)结。进行第一导电类型的轻掺杂。掺杂的类型取决于器件是P-通道还是N-通道。在这个过程中，用硼掺杂N-通道器件。用磷掺杂P-通道器件。如图2D、2D'所示，由于ESD沟槽206中的多晶硅的缝隙，因此在沟槽的底部形成了一个掺杂部分214。用掺杂物掺杂沟槽底部的材料212，形成掺杂部分214，是一种独特的结构特点。由于导电或半导体材料212完全填充了有源沟槽208，因此掺杂物214仅仅植入在有源器件沟槽208上方的多晶硅顶部。

如图2E、2E'所示，沉积然后回刻绝缘材料216(例如氧化物)。保留绝缘材料216至少部分填充ESD沟槽206中的缝隙215。

如图2F、2F'所示，刻蚀衬底上方的半导体材料212，包括衬底上方的掺杂多晶硅214。可以刻蚀(或平整化)半导体材料212，终点在衬底的顶面上方。然后，通过退火工艺，驱动掺杂多晶硅214的掺杂物，在ESD沟槽206的底部产生延伸的掺杂部分215，如图2G、2G'所示。

通过第二次ESD垂直植入(导电类型与源极相同)，掺杂ESD沟槽中材料212的上部220。用第二导电类型的掺杂物掺杂掺杂部分220，第二导电类型与第一次植入掺杂物214的第一导电类型相反，并且进行高剂量、低能量的植入，如图2H、2H'所示。然后，通过退火工艺驱动掺杂物，产生延伸的掺杂部分222，如图2I、2I’所示。在本实施例中，掺杂部分220的退火工艺可能比在多晶硅顶部的第一次植入掺杂物214的退火更长。产生的延伸掺杂部分222，与在ESD沟槽底部的掺杂部分214一起，提供了形成P-N-P(或N-P-N)结所需的其他掺杂类型。

然后，进行本体植入，例如通过用掺杂离子轰击部分完成的器件。可以以一定的角度植入离子。在一些实施例中，对于N-通道器件来说，是在60KeV～180KeV下使用剂量水平约为1.8×10¹³个离子/cm²的硼离子。也可以使用其他类型的离子。例如，对于P-通道器件来说，可以用磷或砷离子制备本体区。然后，进行源极植入(例如在零倾斜角下(即正常入射))。用掺杂离子再次轰击器件。在一些实施例中，是在40KeV～80KeV下使用剂量水平约为4×10¹⁵个离子/cm²的砷离子(例如对于N-通道器件来说)。源极区形成在本体区之内。作为示例，在源极植入之前，可以进行本体扩散，在源极植入之后，进行源极扩散。

然后，在有源区中形成源极/本体接触沟槽(可选)，用于到源极和本体区的接头。可以选择在接触沟槽底部，进行与衬底202的掺杂类型相反的掺杂植入，以便更好的本体接触。可以沉积Ti和TiN等势垒金属，然后，例如通过快速热处理(RTP)，在接触区附近形成Ti硅化物。在一些实施例中，所用的Ti和TiN的厚度分别为和金属可以全面沉积在接触沟槽中。在一些实施例中，可以沉积大约至的W。所沉积的W可以回刻到氧化物表面，以形成单独的W插头226。

沉积绝缘材料224(例如氧化物)，覆盖栅极多晶硅区、ESD多晶硅区以及衬底。在一些实施例中，利用化学气相沉积(CVD)工艺，沉积厚度约为的低温氧化物(LTO)以及含有硼酸的硅玻璃(BPSG)。然后，通过干刻蚀工艺，回刻绝缘材料224，并且向下刻蚀氧化物，在衬底表面的终点刻蚀停止。

用于P-N-P(或N-P-N)结接头的接触沟槽形成在ESD区域中。利用PR接触掩膜，限定有源器件的栅极吸引，以及ESD结构的接触沟槽。刻蚀裸露的氧化物和硅化物，然后除去掩膜。

可以利用金属掩膜，形成源极金属区和栅极金属区。确切地说，如图2J、2J'所示，可以沉积铝-铜(AlCu)等金属层228，并通过金属掩膜刻蚀，例如通过带图案的光致抗蚀剂形成金属掩膜。作为示例，但不作为局限，金属层大约3μm至6μm厚。除去剩余的光致抗蚀剂后，对金属退火。在一些实施例中，在450℃下对金属退火30分钟。图2J、2J'所示的剖面图，表示一种集成ESD结构的完整的MOSFET的示例。

例如，ESD保护结构的一个末端上方的金属层部分，可以连接到源极金属，ESD保护结构的另一个末端上方的金属层部分，可以连接到栅极金属。因此，ESD沟槽在器件的源极和栅极之间，提供P-N-P(或N-P-N)结保护结构。在ESD的情况下，过量的电流和电压可以通过ESD保护结构，在源极和栅极金属之间转移，从而安全地绕过器件的有源区。

在本发明所述的方法中，在特定的仿真热平衡下，可以决定沟槽合适的宽度，以形成带有高漏电保护的适当的ESD结构。但是，耗尽区必须足够宽，以便P-N-P结构工作。

上述方法制成的PNP(或NPN)ESD结构的独特性质是，所形成的沟槽中的PNP(或NPN)结构，与整个沟槽宽度上并排的不同掺杂区域平行。

尽管上述内容说明的是带有沟槽MOSFET的ESD结构，但是用于制备ESD结构的结构也可以用于其他器件，例如IGBT或非沟槽MOSFET。

尽管以上内容是本发明较佳实施例的完整说明，但是还可能使用各种替代、修正以及等效方案。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在本发明的权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。

Claims

1.一种用于制备半导体器件的方法，包括：

a)在半导体衬底中制备一个沟槽；

d)用电介质材料填充缝隙；

2.如权利要求1所述的方法，其特征在于，该方法还包括在半导体衬底中形成的额外的沟槽中，制备一个额外的半导体器件。

3.如权利要求2所述的方法，其特征在于，所述的额外的半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极晶体管。

4.如权利要求2所述的方法，其特征在于，所述的额外的半导体器件的一个或多个元件，与半导体器件中对应的元件同时形成。

5.如权利要求4所述的方法，其特征在于，所述的额外的半导体器件的一个或多个元件包括一个或多个有源栅极沟槽，其中一个或多个有源栅极沟槽与a)同时形成。

6.如权利要求2所述的方法，其特征在于，所述的N-P-N或P-N-P结构是额外的半导体器件的静电放电保护结构的一部分，其中半导体材料的第一和第二部分电连接到所述的额外的半导体器件。

7.如权利要求6所述的方法，其特征在于，所述的额外的半导体器件包括一个源极和一个栅极，其中静电放电保护结构的一边连接到源极上，另一边连接到栅极上。

8.如权利要求7所述的方法，其特征在于，所述的额外的半导体器件是一个屏蔽栅极晶体管器件，其屏蔽电极形成在带有栅极的公共沟槽中，其中栅极通过电极间电介质，与屏蔽电极绝缘，其中制备额外的半导体器件包括在后续处理时，在静电放电保护结构上沉积一个覆盖掩膜，以制成额外的器件。

9.如权利要求1所述的方法，其特征在于，该方法还包括在用半导体材料部分填充沟槽之前，用电介质层布满沟槽。

10.如权利要求1所述的方法，其特征在于，制备沟槽包括在半导体衬底的表面上形成一个硬掩膜，在硬掩膜中形成一个对应沟槽的开口，并且通过开口刻蚀衬底。

11.如权利要求10所述的方法，其特征在于，制备沟槽还包括制备抗刻蚀的绝缘垫片，沿硬掩膜中开口的侧壁，以便校准衬底的刻蚀，其中垫片是由可以抵抗通过开口刻蚀衬底工艺的材料制成的。

12.如权利要求1所述的方法，其特征在于，该方法还包括在c)之后，除去衬底上方的半导体材料。

13.如权利要求12所述的方法，其特征在于，该方法还包括扩散第一导电类型的掺杂物，其中除去衬底上方的半导体材料，是在c)之后进行，但在扩散第一导电类型的掺杂物之前。

14.一种半导体器件，包括：

一种沉积在沟槽中的半导体材料，该半导体材料至少布满沟槽的底部，其中半导体材料包括不同的掺杂区，作为P-N-P或N-P-N结构，形成在沟槽中，不同的掺杂区并排分布在沟槽的整个宽度上；其中，所述的半导体器还包括一个形成在半导体衬底中的额外器件，所述的N-P-N或P-N-P结构是所述的额外器件的静电放电保护结构的一部分，其中半导体材料的第一和第二部分电连接到额外器件。

15.如权利要求14所述的器件，其特征在于，所述的额外器件形成在半导体衬底中的额外的沟槽中。

16.如权利要求14所述的器件，其特征在于，所述的额外器件为金属氧化物半导体场效应晶体管或绝缘栅双极晶体管。

17.如权利要求14所述的器件，其特征在于，所述的额外器件包括一个源极和一个栅极，其中静电放电保护结构的一边连接到源极上，另一边连接到栅极上。

18.如权利要求17所述的器件，其特征在于，所述的额外器件是一个屏蔽栅极晶体管器件，其屏蔽电极形成在带有栅极的公共沟槽中，其中栅极通过电极间电介质，与屏蔽电极绝缘。