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CN103890954A - 半导体装置以及制造半导体装置的方法 - Google Patents

半导体装置以及制造半导体装置的方法 Download PDF

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CN103890954A CN201280051533.1A CN201280051533A CN103890954A CN 103890954 A CN103890954 A CN 103890954A CN 201280051533 A CN201280051533 A CN 201280051533A CN 103890954 A CN103890954 A CN 103890954A
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Abstract

一种半导体装置，其具有半导体衬底，所述半导体衬底包括：体区域；漂移区；沟槽，其从所述半导体衬底的表面延伸穿过所述体区域进入所述漂移区；以及源极区域，所述源极区域被定位为在暴露于所述半导体衬底的所述表面的范围内与所述沟槽邻接，所述源极区域通过所述体区域而与所述漂移区隔离。特定层配置在所述沟槽的底部上，并且它具有在所述特定层与所述漂移区之间的接合部分处形成耗尽层的特性。绝缘层覆盖所述特定层的上表面和所述沟槽的侧壁。导电部形成在所述沟槽的所述侧壁的一部分上。所述导电部被接合至所述特定层，且到达所述半导体衬底的所述表面。

Description

半导体装置以及制造半导体装置的方法
技术领域
本发明涉及一种半导体装置以及制造所述半导体装置的方法。特别地，本发明涉及提高具有使用沟槽型电极的半导体结构（诸如MOSFET结构、IGBT结构或二极管结构）的半导体装置的耐受电压的技术。
背景技术
已经研发了构造起到半导体装置的作用的半导体结构（诸如MOSFET、IGBT或二极管）的技术，在所述半导体装置的半导体衬底中，第一导电型（例如P型）的体区域层叠在第二导电型（例如N型）的漂移区的表面上。在这种半导体类型的半导体装置中，可以使用沟槽型电极。在这点上，存在一种已知技术：通过增加填充每个沟槽的底部的绝缘膜的厚度从而缓和所述沟槽的底部中的电场而提高半导体装置的耐受电压并且抑制或防止半导体装置的击穿。在例如公开号10-98188（JP10-98188A）的日本专利申请中，公开了上述的现有技术。
然而，在JP10-98188A的半导体装置中，当高于允许施加至沟槽的底部中的厚绝缘膜的可允许电场的电场施加至绝缘层时，击穿也可能发生。在这种情况下，载流子会通过沟槽型电极的栅极氧化膜流入栅电极中，并且会影响栅极绝缘膜。
发明内容
本发明提供一种使用沟槽型电极的半导体装置，所述半导体装置构造为使得击穿的发生对半导体装置的栅极绝缘膜的影响降低。
根据本发明的第一方案的半导体装置包括：半导体衬底，其包括：体区域，其为第一导电型；漂移区，其为第二导电型，所述体区域层叠在所述漂移区的表面上或该表面上方；沟槽，其从所述半导体衬底的表面延伸穿过所述体区域进入所述漂移区；以及源极区域，其为所述第二导电型，所述源极区域被定位为在暴露于所述半导体衬底的所述表面的范围内与所述沟槽邻接，所述源极区域通过所述体区域而与所述漂移区隔离；源电极，其电连接至所述源极区域；漏电极，其形成在所述半导体衬底的后表面上；特定层，其被配置在所述沟槽的底部上，并且具有在所述特定层与所述漂移区之间的接合部分处形成耗尽层的特性；绝缘层，其覆盖所述特定层的上表面和所述沟槽的侧壁；栅电极，其形成在覆盖有所述绝缘层的所述沟槽内；以及导电部，其在所述半导体衬底的深度方向上沿着所述沟槽的所述侧壁形成在所述沟槽的所述侧壁的一部分上，所述导电部具有第一端部和第二端部，其中所述第一端部被接合至所述特定层，且所述第二端部到达所述半导体衬底的所述表面，所述导电部连接至所述源电极。
根据本发明的第一方案，特定层形成在沟槽的底部。在操作中，在所述特定层与所述漂移区之间的接合部分处形成耗尽层，并且经由导电部连接至源电极的特定层和漂移区起到二极管的作用。特定层与漂移区之间的接合部分被定位在比漂移区与体区域之间的分界面更低的水平处。利用此布置，能够缓和沟槽的底部处的电场。而且，利用此布置，当在漏电极与源电极之间施加高电场时，在特定层与漂移区之间的接合部分设计成比覆盖沟槽的内壁的绝缘层更早被击穿。因为在击穿时产生的载流子被控制从特定层逃逸至源电极，所以覆盖沟槽的内壁的绝缘层极少可能或不可能受击穿影响。
而且，因为特定层被设计成起到二极管的作用，所以能够制造集成二极管类型的半导体装置。也就是说，能够制造其中晶体管和二极管被集成在半导体衬底的深度方向上的半导体装置。因此，与其中晶体管和二极管被集成在半导体衬底的平面方向上的半导体装置（即，其中晶体管和二极管被形成在同一平面上的半导体装置）相比较，能够降低芯片面积。
在根据本发明的第一方案的半导体装置中，特定层可以是金属层，并且在所述特定层与所述漂移区之间的所述接合部分处可以形成肖特基结。
利用上述布置，特定层和漂移区能够起到肖特基势垒二极管的作用。与使用具有PN结型二极管的情况相比较，肖特基势垒二极管的使用导致前向方向上的电压降的减少和开关速度的增加。
在根据本发明的第一方案的半导体装置中，所述导电部可以是与所述特定层的金属层相同的金属层。
利用上述布置，能够简化制造半导体装置的过程。
在根据本发明的第一方案的半导体装置中，所述导电部可以由第一导电型的半导体区域形成，并且所述导电部的第一端部可以被接合至作为所述金属层的特定层。
第一导电型的导电部的第一端部和以金属层的形式的特定层彼此接合以形成肖特基结。在这种情况下，当沟槽作为晶体管运行时电流流动的方向与导电部和特定层之间的肖特基结的前向方向相反。当电压施加在源电极与漏电极之间以使得前向偏置电压施加至晶体管时，反向偏置电压施加至导电部与特定层之间的肖特基结。其结果是，耗尽层加宽，并且特定层和源电极彼此断开电连接，使得特定层进入漂浮状态（floating condition）。因此，特定层与漂移区之间的肖特基结能够用作耐受电压支持部。而且，当电压施加在源电极与漏电极之间以使得反向偏置电压施加至晶体管时，前向偏置电压施加至导电部与特定层之间的肖特基结，使得特定层和源电极彼此电连接。所以，特定层和漂移区能够起到肖特基势垒二极管的作用。
在根据本发明的第一方案的半导体装置中，覆盖所述特定层的上表面的绝缘层的厚度可以大于覆盖所述沟槽的侧壁的绝缘层的厚度。
利用上述布置，能够缓和出现在沟槽的底部中的电场，使得能够进一步增加半导体装置的耐受电压。
在根据本发明的第一方案的半导体装置中，当从所述半导体衬底的所述表面观察时，所述沟槽可以被形成为具有长边和短边的长方形形状，并且所述导电部可以被定位为邻接于所述沟槽的位于每个短边处的所述侧壁的至少一部分，而所述源极区域可以被定位为邻接于所述沟槽的位于每个长边处的所述侧壁的至少一部分。
利用上述布置，使用沟槽的位于每个长边处的侧壁，沟槽能够起到晶体管的作用，及使用沟槽的位于每个短边处的侧壁，沟槽的底部能够起到二极管的作用。因此，能够制备晶体管和二极管集成在半导体衬底的深度方向上的半导体装置。
制造根据本发明的第二方案的上述半导体装置的方法包括：沟槽形成步骤，形成从所述半导体衬底的表面延伸穿过体区域进入漂移区的至少一个沟槽，在所述半导体衬底中，第一导电型的体区域层叠在第二导电型的漂移区的表面上；特定层形成步骤，在所述沟槽的底部上形成特定层；导电部形成步骤，在所述沟槽的侧壁上形成导电部；第一绝缘层形成步骤，在所述沟槽的内壁上形成第一绝缘层；第一蚀刻步骤，对在所述第一绝缘层形成步骤中形成的第一绝缘层进行蚀刻以使得在所述第一绝缘层形成步骤中形成的在所述沟槽内的第一绝缘层的上表面的最低点被定位在比所述漂移区与所述体区域之间的分界面更低的水平处；以及第二绝缘层形成步骤，在所述沟槽的所述侧壁上形成第二绝缘层。
根据本发明的第二方案，特定层可以形成在沟槽的底部。而且，特定层经由导电部电连接至源电极，使得特定层和漂移区能够起到二极管的作用。能够形成特定层与漂移区之间的接合部分从而使其被定位在比所述漂移区与所述体区域之间的分界面更低的水平处。利用这种布置，能够缓和出现在所述沟槽的底部中的电场。而且，当高电场施加在漏电极与源电极之间时，特定层与漂移区之间的接合部分被设计成比覆盖沟槽的内壁的绝缘层先击穿，使得覆盖沟槽的内壁的绝缘层极少可能或不可能受击穿的影响。
在根据本发明的第二方案的方法中，在所述沟槽形成步骤中，当从所述半导体衬底的表面观察时，所述沟槽可以被形成为具有长边和短边的长方形形状；所述导电部形成步骤可以与所述特定层形成步骤是相同的步骤；而在所述特定层形成步骤中，提供为所述特定层和所述导电部的金属层可以被形成在所述沟槽的所述内壁上。可以进一步设置第二蚀刻步骤，其用于移除所述金属层的覆盖所述沟槽的长边的侧壁的部分，使得保留所述金属层的覆盖所述沟槽的所述短边的侧壁的部分。
以上述方式，在半导体衬底的深度的方向上沿着沟槽的侧壁（短边）延伸的导电部由与用作特定层的相同的金属层形成在沟槽的侧壁的相应部分上。而且，位于沟槽的底部的特定层和位于沟槽的侧壁的部分上的导电部整体地形成，使得导电部和特定层能够紧固地接合在一起。而且，不需要设置制造导电部的额外的或新的步骤，使得能够简化制造半导体装置的过程。
在根据本发明的第二方案的方法中，在所述沟槽形成步骤中，当从所述半导体衬底的表面观察时，所述沟槽可以被形成为具有长边和短边的长方形形状，并且在所述特定层形成步骤中，可以形成提供为所述特定层的金属层，同时可以进一步设置第二蚀刻步骤，其用于移除所述金属层的覆盖所述沟槽的所述短边的侧壁的部分和覆盖所述沟槽的所述长边的侧壁的部分。所述导电部形成步骤可以在所述第二蚀刻步骤与所述第一绝缘层形成步骤之间被执行；并且所述导电部形成步骤可以包括离子注入步骤，以相对于所述半导体衬底的垂直向上的方向而倾斜的角度，将离子注入到所述沟槽的所述短边的每个所述侧壁中，使得在所述半导体衬底的深度方向上沿着所述沟槽的所述侧壁延伸的第一导电型的半导体区域被形成在所述沟槽的所述短边的每个所述侧壁的一部分上。
以上述方式，被定位在沟槽的侧壁的部分上并且在半导体衬底的深度方向上沿着沟槽的侧壁延伸的导电部能够通过第一导电型半导体区域形成。因此，当反向偏置电压施加至各个导电部与特定层之间的肖特基结时，特定层能够进入漂浮状态，并且特定层与漂移区之间的肖特基结能够用作耐受电压支持部。
附图简要说明
下文将参照附图对本发明的示例性实施例的特征、优点以及技术和工业上的重要性进行说明，其中相似的附图标记用于表示相似的元件，并且其中：
图1是示出根据本发明的第一实施例的半导体装置的平面图；
图2是沿图1的II-II线截取的截面图；
图3是沿图1的III-III线截取的截面图；
图4是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第一幅）；
图5是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第二幅）；
图6是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第三幅）；
图7是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第四幅）；
图8是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第五幅）；
图9是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第六幅）；
图10是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第七幅）；
图11是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第八幅）；
图12是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第九幅）；
图13是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第十幅）；
图14是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第十一幅）；
图15是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第十二幅）；
图16是示出制造根据本发明的第一实施例的半导体装置的过程的视图（第十三幅）；
图17是示出根据本发明的第二实施例的半导体装置的截面图；
图18是示出根据本发明的第二实施例的半导体装置的截面图；
图19是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第一幅）；
图20是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第二幅）；
图21是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第三幅）；
图22是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第四幅）；
图23是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第五幅）；
图24是示出制造根据本发明的第二实施例的半导体装置的过程的视图（第六幅）；以及
图25是示出作为本发明的第一实施例或第二实施例的修改例的半导体装置的截面图。
具体实施方式
下文将列举本发明的实施例的主要特征，将对所述主要特征进行描述。（特征1）形成在元胞区中的半导体结构是MOSFET结构。
将参照附图详细地描述根据本发明的一个实施例的半导体装置。如图1所示，使用具有外边缘104的半导体衬底102制造半导体装置100。半导体衬底102划分成元胞区105（在图1中的虚线所指示的框架X内）和端子区107，其中，执行晶体管作用的半导体结构合并在元胞区105中，而端子区107围绕元胞区105。六个沟槽113形成在元胞区105中以便在在图1中的竖直方向上（或者在图1中表示的X方向）延伸。沟槽113的数目不限于六个，而是可以设置成所希望的任意数目。
参照图2和图3，将描述半导体装置100的内部结构。半导体装置100使用碳化硅（SiC）。如图2所示，为了说明，如在从衬底102的后表面向表面（顶面）的方向上（从图2中的下侧至上侧）可以看出的，通过顺序层叠n+漏区域111、n-漂移区112、以及p-体区域114形成半导体衬底102。因为碳化硅具有比硅更小的杂质扩散系数，所以很难通过杂质扩散形成体区域141。在本实施例中，体区域141通过外延生长形成。
沟槽113中的每个沟槽从半导体衬底102的表面101穿过体区域141延伸到漂移区112中。当从所述半导体衬底102的表面观察时，沟槽113形成为具有长边和短边的长方形形状）。沟槽113的底部覆盖有特定层181。沟槽113的位于其短边侧的侧壁覆盖有导电部182。源极区域131形成为与沟槽113的位于长边侧的侧壁的至少部分邻接。特定层181和导电部182由同一金属层（钛（Ti）层）整体地形成，特定层181的厚度（在垂直于沟槽113的底部的方向上测量）大体上等于导电部182的厚度（在垂直于沟槽113的侧壁的方向上测量）。
氧化膜171形成在特定层181的表面上。栅极氧化膜172形成在导电部182的表面上。如图2所示，栅极氧化膜172还形成在沟槽113的位于其长边侧的侧壁上。特定层181与氧化膜171的底面171a接触。特定层181的底面181a与漂移区112接触。导电部182中的每个导电部在其侧面处与栅极氧化膜172、漂移区112以及体区域141接触。导电部182具有作为下端部的第一端部182a，第一端部182a被接合至特定层181。导电部182具有作为上端部的第二端部182b，第二端部182b暴露于半导体衬底102的表面。氧化膜171的底面171a被定位在比漂移区112与体区域141之间的分界面更低的水平处。栅极氧化膜172向下延伸至比漂移区112与体区域141之间的分界面更低的水平处。氧化膜171的厚度（在垂直于沟槽113的底部的方向上测量）大于栅极氧化膜172的厚度（在垂直于沟槽113的侧壁的方向上测量）。
栅电极122嵌入在沟槽113中，使得栅电极122通过栅极氧化膜172和氧化膜171与半导体衬底102、特定层181以及导电部182绝缘。例如，栅电极122由多晶硅形成。栅电极122从体区域141的表面穿过体区域141延伸至漂移区112中。换句话说，栅电极122的底面被定位在比漂移区112与体区域141之间的分界面更低的水平处。
如图2所示，n+源极区域131形成在半导体衬底102的表面101中的与沟槽113邻接的位置处。而且，p+体接触区域132形成在源极区域131的邻近处。源电极133形成在源极区域131和体接触区域132的表面上。源电极133连接至源极引线S。而且，源电极133连接至每个导电部182的第二端部182b的表面的一部分。
栅电极122连接至栅极引线G。栅极电压施加至栅电极122。栅电极122与源电极133和源极引线S绝缘。栅极电压用于控制电流在元胞区105中的流动。n+漏极区域111连接至漏极引线D。漏极引线D连接至正电位，并且源极引线S接地。在元胞区105中，垂直的功率MOSFET晶体管结构由源极区域131、体区域141、漂移区112、漏极区域111以及栅电极122形成。
将描述半导体装置100的操作。半导体装置100在源极引线S接地并且保持在接地（GND）电位，并且正电压施加到漏极引线D的条件下使用。如果正电压施加至栅电极122，提供通道的反转层形成在体区域141的区域中，体区域141面向栅电极122，从而实现源极区域131与漏极区域111之间的电传导。如果正电压未施加至栅电极122，没有电流在源极区域131与漏极区域111之间流动。因此，半导体装置100执行晶体管作用。
将描述根据本实施的半导体装置100的效果。在图2所示的本实施例的半导体装置100中，特定层181形成在沟槽113的底部上。由于特定层181在与漂移区112的接合部分处形成耗尽层，并且特定层181经由导电部182连接至源电极133，因此特定层181和漂移区112起到二极管的作用。在特定层181与漂移区112之间的接合部分被定位在比漂移区112与体区域141之间的分界面更低的水平处。这种布置使得可能缓和在沟槽113的底部处的电场。而且，在漏电极与源电极之间施加高电场时，在特定层181与漂移区112之间的接合部分比氧化膜171和覆盖沟槽113的内壁的栅极氧化膜172更早击穿。此外，在击穿时产生的载流子适合于经由特定层181和导电部182逃逸到源电极133，使得栅极氧化膜172极少可能或不可能受到高电场影响。
由于特定层181能够起到二极管的一部分作用，半导体装置100能够被制备为集成二极管的半导体装置。也就是说，能够制备在半导体衬底102的深度方向上集成晶体管和二极管的半导体装置100。因此，与在半导体衬底的平面方向上集成晶体管和二极管的半导体装置（即：晶体管和二极管形成在同一平面的半导体装置）相比较，能够降低芯片面积。
而且，特定层181是金属层，并且肖特基结形成在特定层181与漂移区112之间的接合部分处；因此，特定层181和漂移区112能够用作肖特基势垒二极管。与使用具有PN结的二极管的情况相比较，通过使用肖特基势垒二极管，能够减少前向方向上的电压降，并且能够提高开关速度。
由于厚度覆盖特定层181的上表面的氧化膜171的厚度大于覆盖沟槽113的侧壁的栅极氧化膜172的厚度，所以能够缓和沟槽113的底部处的电场。其结果是，能够进一步增加半导体装置的耐受电压。
当从半导体衬底102的表面观察时，沟槽113形成为具有长边和短边的长方形形状。导电部182被定位成与沟槽113的位于短边的侧壁的至少部分邻接，并且源极区域131被定位成与沟槽113的位于长边的侧壁的至少部分邻接。利用这种布置，通过使用沟槽113的位于长边的侧壁致使沟槽113用作晶体管，通过使用沟槽113的位于短边的侧壁致使沟槽113的底部用作二极管是可能的。因此，制备在半导体衬底102的厚度方向上集成晶体管和二极管的半导体装置是可能的。
接下来，将参照图4至图16描述半导体装置100的制造过程。图4、图5、图7、图9、图11、图13和图15是沿图1中的线II-II截取的截面图。图6、图8、图10、图12、图14、和图16是沿图1中的线III-III截取的截面图。首先，体区域141通过外延生长形成在漂移区112上。其结果是，如图4所示，制备好具有在漂移区112上的外延层的形式的体区域141的半导体衬底102。
接下来，源极区域131和体接触区域132形成在半导体衬底102中。然后，氧化膜层（未显示）通过CVD（Chenical Vapor Deposition，化学气相沉积）方法形成在半导体衬底102的表面101上，并且抗蚀层（未显示）形成在氧化膜层的上表面上。然后，使用光刻技术，与沟槽113对应的开口（未显示）形成在氧化膜层中。光刻技术意味着从光刻法到蚀刻法的一系列处理，诸如RIE（Reactive Ion Etching，反应离子蚀刻）。由于能够使用已知方法，将不详细地描述光刻技术。接下来，使用氧化膜层作为掩模，在体区域141和漂移区112上实施干法蚀刻(沟槽形成步骤)。以此方式，形成从半导体衬底的表面101穿过体区域141延伸进入漂移区112的沟槽113，如图5和图6所示。当从半导体衬底102的表面观察时，沟槽113形成为具有长边和短边的长方形形状。
接下来，如图7和图8所示，提供为特定层181和导电部182的Ti（钛）层通过气相沉积、溅射、或喷镀形成在半导体衬底102的表面101的整个区域上（特定层形成步骤和导电部形成步骤)。以此方式，特定层181形成在沟槽113的底部上，并且导电部182形成在沟槽113的侧壁上。然后，用于蚀刻的掩膜501形成在特定层181和导电部182的表面上，如图7和图8所示。掩膜501形成在Ti层的表面上，所述Ti层形成在沟槽113的底部和位于沟槽113的短边处的侧壁上。掩膜501未形成在Ti层的形成在位于沟槽113的长边处的侧壁上的部分上。当硅氧化膜等用作掩膜501时，掩膜501可以例如使用抗蚀剂通过光刻形成图案。当抗蚀剂用作掩膜501时，掩膜501能够通过光刻形成图案。
接下来，执行Ti层的蚀刻（第二蚀刻步骤）。在这个步骤中实施的蚀刻是各向同性蚀刻（湿法蚀刻）。其结果是，Ti层的未覆盖有掩膜501的部分被移除，而仅仅保留Ti层的提供为特定层181和导电部182的部分，如图9和图10所示。特定层181的厚度大体上等于导电部182的厚度，并且特定层181和导电部182由同一Ti层整体地形成。
在移除掩膜501之后，氧化膜171通过CVD方法被沉积在半导体衬底102的表面101的整个区域之上，如图11和图12所示（第一绝缘层形成步骤）。其结果是，氧化膜171嵌入在沟槽113中。氧化膜171可以由诸如TEOS（Tetra Ethyl Ortho Silicate，原硅酸四乙酯）、BPSG（Boron Phosphor Silicate Glass，硼磷硅酸盐玻璃）或SOG（Spin onGlass，旋压玻璃）的材料形成。
接下来，执行氧化膜171的蚀刻（第一蚀刻步骤），如图13和图14所示，在这个步骤中实施的蚀刻是各向异性蚀刻（RIE）。其结果是，在元胞区105中的体区域141的表面被暴露。而且，调整沟槽113中填充的氧化膜171的高度。所述高度被调整为使得在沟槽113中的氧化膜171的上表面被定位在比漂移区112与体区域141a之间的分界面更低的水平（在图13和图14中）处。
接下来，栅极氧化膜172通过热氧化形成在沟槽113的侧壁上（第二绝缘层形成步骤），如图15和图16所示。栅极氧化膜172还可以由CVD膜或等等形成。接下来，多晶硅沉积在半导体衬底102的表面上。然后，通过光刻从除了沟槽113之外的部分移除多晶硅。借助于像这样用多晶硅填充沟槽113，形成栅电极122。最后，形成源电极和漏电极，使得完成如图1至图3所示的半导体装置100。
将描述从制造本实施例的半导体装置100的过程得到的效果。根据上述的制造过程，特定层181形成在沟槽113的底部上并且导电部182形成在沟槽113的侧壁的部分上。然后，特定层181和导电部182能够在第一端部182a处接合在一起。导电部182的第二端部182b暴露于半导体衬底102的表面，使得导电部182能够电连接至源电极133。利用这种布置，特定层181和源电极133彼此电连接，并且特定层181和漂移区112能够起到二极管的作用。而且，形成特定层181与漂移区112之间的接合部分从而使其被定位在比漂移区112与体区域141之间的分界面更低的水平处。
在沟槽形成步骤中，当从半导体衬底102的表面观察时，沟槽113形成为具有长边和短边的长方形形状。然后，导电部形成步骤和特定层形成步骤作为同一步骤实施，并且在特定层形成步骤中提供为特定层181和导电部182的Ti层形成在沟槽113的内壁上。然后，在第一蚀刻步骤中，Ti层(导电部182)的覆盖沟槽113的位于短边处的侧壁的部分未被蚀刻并且保留，而Ti层的覆盖沟槽113的位于长边处的侧壁的部分被移除。
以上述方式，在半导体衬底102的深度方向上沿着沟槽113的侧壁延伸的导电部182可以以与特定层181相同的金属层形成在沟槽113的侧壁的部分上。而且，位于沟槽113的底部上的特定层181能够与位于沟槽113的侧壁的部分上的导电部182整体地形成。因此，导电部182和特定层181能够紧固地接合在一起。而且，准备导电部182的额外的或新的步骤能够省略；所以，能够简化制造半导体装置100的过程。
本发明的第二实施例关于具有导电部292的半导体装置200，导电部292以p型半导体区域的形式整体地形成在半导体衬底上。参照图17和图18，将描述半导体装置200的内部结构。图17和图18分别是对应于第一实施例的图2和图3的截面图。如图18所示，导电部292中的每个导电部在其侧面处与氧化膜272、漂移区212以及体区域241接触。作为导电部292的下端部的第一端部292a连接至特定层281。作为导电部292的上端部的第二端部292b暴露于半导体衬底202的表面。源电极233连接至导电部292的第二端部292b的表面的一部分。半导体装置200的其他布置或构造大体上与半导体装置100的布置或构造相同；因此，将不重复说明比在图1至图3中使用的附图标记大了100的附图标记所指定的其他部件。而且，半导体装置200的操作与第一实施例的半导体装置100的操作基本上相同，因此将不详细地描述半导体装置200的操作。
将描述本实施例的半导体装置的效果。在半导体装置200中，导电部292形成为p型半导体区域，并且导电部292的第一端部292a以Ti层的形式被接合至特定层281。因此，在导电部292与特定层281之间形成肖特基结。当沟槽213作为晶体管运行时电流流动的方向与导电部292和特定层281之间的肖特基结的前向方向相反。因此，当电压施加在源电极与漏电极之间以使得前向偏置电压施加至晶体管时，反向偏置电压施加至导电部292与特定层281之间的肖特基结。因此，耗尽层加宽使得特定层281和源电极233彼此断开电连接，并且特定层281进入漂浮状态。其结果是，特定层281与漂移区212之间的肖特基结能够用作耐受电压支持部。而且，当电压施加在源电极与漏电极之间以使得反向偏置电压施加至晶体管时，前向偏置电压施加至导电部292与特定层281之间的肖特基结。因此，特定层281和源电极233彼此电连接。所以，特定层281和漂移区212能够起到肖特基势垒二极管的作用。
接下来，将参照图19至24描述制造半导体装置200的过程。图19和图21是示出与图17同一截面的截面图。图20和图22至图24是示出与图18同一截面的截面图。在制造半导体装置200的过程中，特定层形成步骤及其之前的步骤以及第一绝缘层形成步骤及其之后的步骤基本上与制造第一实施例中的如上所述的半导体装置100的过程的步骤相同，因此，将不详细地描述。
在特定层形成步骤中形成提供为特定层281的Ti层之后，用于蚀刻的掩膜601形成在特定层281的表面上，如图19和图20所示。掩膜601形成在Ti层的形成在沟槽213的底部上的表面上。掩膜601未形成在Ti层的形成在沟槽213的侧壁上的部分的表面上。掩膜601可以以与第一实施例的掩膜大致相同的方式形成图案。
接下来，实施Ti层的蚀刻（第二蚀刻步骤）。本步骤中执行的蚀刻是各向同性蚀刻（湿法蚀刻）。其结果是，Ti层的未覆盖有掩膜601的部分被移除，而仅仅保留Ti层的提供为特定层281的部分，如图21和图22所示。
接下来，实施导电部形成步骤。首先，离子以相对于半导体衬底的垂直向上的方向而倾斜的角度被注入至沟槽213的位于短边处的侧壁中，如图23所示（离子注入步骤）。因为掩膜601形成在沟槽113的底壁上，所以防止了离子被注入到沟槽113的底壁中。因此，沿着沟槽213的侧壁形成p型半导体区域的离子能够被注入到沟槽213的位于短边的侧壁中。
接下来，如图24所示，执行退火处理，使得注射的离子被激活（激活步骤）。其结果是，沿着沟槽213的侧壁在半导体衬底的深度的方向上延伸的P型半导体区域（提供为导电部292）能够形成在沟槽213的位于短边处的侧壁的相应部分上。此后，实施类似于第一实施例的第一绝缘层形成步骤和其他步骤，使得完成如图17和图18所示的半导体装置200。
将描述从制造本实施例的半导体装置200的过程得到的效果。根据制造半导体装置200的过程，在沟槽形成步骤中，当从半导体衬底的表面观察时，沟槽213形成为具有长边和短边的长方形形状。在特定层形成步骤中形成以Ti层形式的特定层281。在第二蚀刻步骤中，移除了Ti层的覆盖沟槽213的位于短边处的侧壁和沟槽213的位于长边处的侧壁的部分。然后，在第二蚀刻步骤与第一绝缘层形成步骤之间实施导电部形成步骤。导电部形成步骤包括离子注入步骤，在离子注入步骤中，离子以相对于半导体衬底的垂直向上的方向而倾斜的角度被注入至沟槽213的位于短边处的侧壁中。以此方式，沿着沟槽213的侧壁在半导体衬底的深度的方向上延伸的P型半导体区域形成在沟槽213的位于短边处的侧壁的相应部分中。
因此，沿着沟槽213的侧壁在半导体衬底的深度的方向上从P型半导体区域延伸的导电部292形成在沟槽213的侧壁的部分中。（修改示例）
本发明不限于如下布置：导电部(182，292)由相同的材料形成在侧壁的深度方向上的整个长度上，如在第一实施例和第二实施例中一样。例如，如在如图25所示的半导体装置300中，可以设置各自具有金属部391和半导体部392的导电部390。导电部390的下端或第一端部390a与半导体部392的下端重合。第一端部390a连接至特定层381。导电部390的上端或第二端部390b暴露于半导体衬底302的表面。源电极333连接至第二端部390b的表面的一部分。金属部391是Ti层，并且半导体部392是p型半导体区域。金属部391和半导体部392在接合平面390c处彼此接合，并且彼此电连接。接合平面390c被定位在比漂移区312与体区域341之间的分界面更低的水平处。半导体装置300的其他布置与半导体装置100的布置大体上一样；因此，将不重复说明比在图1至图3中使用的附图标记大了200的附图标记所指定的其他部件。
利用上述构造的半导体装置，能够得到第一实施例和第二实施例中提供的相同效果；例如，击穿的出现对栅极绝缘膜372的影响降低。而且，如在第二实施例中一样，因为半导体部392被定位在比漂移区312与体区域341之间的分界面更低的水平处，当前向偏置电压施加至晶体管时，特定层381进入漂浮状态。其结果是，特定层381与漂移区312之间的肖特基结能够用作耐受电压支持部。
尽管已经详细地描述了本发明的具体实施例，但是这些实施例仅仅是示例性的，并且不意味着限制本发明的范围。相反，随附的权利要求书所限定的本发明的范围包括图示出的实施例的各种修改实施例。
根据第一实施例和第二实施例以及修改示例的半导体装置100、200、300中使用的半导体不限于碳化硅，而是可以从半导体的其他类型中选择，诸如硅（Si）、氮化镓（GaN）以及砷化镓（GaAs）。而且，用作特定层和导电部的金属层不限于Ti层，而可以是由另一种金属诸如钼（Mo）、镍（Ni）或者钨（W）形成的金属层，所述金属层与漂移区协作以形成肖特基结。而且，虽然功率MOSFET结构已经在图示出的实施例中描述，但本发明不限于此应用。即使本发明的技术施加至例如IGBT结构也能够得到相同或类似的效果。
对于每个半导体区域，p型和n型可以彼此切换。而且，绝缘膜不限于氧化膜，而可以是其他类型的绝缘膜，诸如氮化物膜，或者可以是复合物膜。
其他区域例如载流子储存层可以布置在漂移区与体区域之间作为第三区域。
在本说明书或附图中描述的技术元件当单独使用或在其各种组合中使用时在技术上是有用的，并且不限于本申请提交时权利要求书中描述的组合。而且，在本说明书或附图中展示的技术意味着同时实现两个或更多个目标，并且当实现这些目标中的一个目标时，所展示的技术在技术上是有用的。

Claims (9)

1.一种半导体装置，包括：
半导体衬底，其包括：体区域，其为第一导电型；漂移区，其为第二导电型，所述体区域层叠在所述漂移区的表面上或该表面上方；沟槽，其从所述半导体衬底的表面延伸穿过所述体区域进入所述漂移区；以及源极区域，其为所述第二导电型，所述源极区域被定位为在暴露于所述半导体衬底的所述表面的范围内与所述沟槽邻接，所述源极区域通过所述体区域而与所述漂移区隔离；
源电极，其电连接至所述源极区域；
漏电极，其形成在所述半导体衬底的后表面上；
特定层，其被配置在所述沟槽的底部上，并且具有在所述特定层与所述漂移区之间的接合部分处形成耗尽层的特性；
绝缘层，其覆盖所述特定层的上表面和所述沟槽的侧壁；
栅电极，其形成在覆盖有所述绝缘层的所述沟槽内；以及
导电部，其在所述半导体衬底的深度方向上沿着所述沟槽的所述侧壁形成在所述沟槽的所述侧壁的一部分上，所述导电部具有第一端部和第二端部，其中所述第一端部被接合至所述特定层，且所述第二端部到达所述半导体衬底的所述表面，所述导电部连接至所述源电极。
2.根据权利要求1所述的半导体装置，其中所述特定层包括金属层，并且在所述特定层与所述漂移区之间的所述接合部分处形成肖特基结。
3.根据权利要求2所述的半导体装置，其中于所述导电部包括与所述特定层的所述金属层相同的金属层。
4.根据权利要求2所述的半导体装置，其中所述导电部由所述第一导电型的半导体区域形成，并且所述导电部的所述第一端部被接合至作为所述金属层的所述特定层。
5.根据权利要求1至4中的任一项所述的半导体装置，其中覆盖所述特定层的所述上表面的所述绝缘层的厚度大于覆盖所述沟槽的所述侧壁的所述绝缘层的厚度。
6.根据权利要求1至5中的任一项所述的半导体装置，其中：
当从所述半导体衬底的所述表面观察时，所述沟槽被形成为具有长边和短边的长方形形状；
所述导电部被定位为邻接于所述沟槽的位于每个所述短边处的所述侧壁的至少一部分；并且
所述源极区域被定位为邻接于所述沟槽的位于每个所述长边处的所述侧壁的至少一部分。
7.一种制造半导体装置的方法，所述半导体装置具有：半导体衬底，在所述半导体衬底中，第一导电型的体区域被层叠在第二导电型的漂移区的表面上或该表面上方，并且沟槽被形成在所述半导体衬底的暴露于其表面的范围内；第二导电型的源极区域，其被定位为邻接于所述沟槽并且电连接至所述源电极；漏电极，其形成在所述半导体衬底的后表面上；以及栅电极，其形成在所述沟槽内，所述方法包括：
沟槽形成步骤，形成从所述半导体衬底的所述表面延伸穿过所述体区域进入所述漂移区的至少一个沟槽作为所述沟槽；
特定层形成步骤，在所述沟槽的底部上形成特定层，所述特定层具有在所述特定层与所述漂移区之间的接合部分处形成耗尽层的特性；
导电部形成步骤，在所述沟槽的侧壁的一部分上形成导电部，所述导电部被接合至所述特定层；
第一绝缘层形成步骤，在所述沟槽的内壁上形成第一绝缘层；
第一蚀刻步骤，对在所述第一绝缘层形成步骤中形成的所述第一绝缘层进行蚀刻以使得在所述第一绝缘层形成步骤中形成的在所述沟槽内的所述第一绝缘层的上表面的最低点被定位在比所述漂移区与所述体区域之间的分界面更低的水平处；并且
第二绝缘层形成步骤，在所述沟槽的所述侧壁上形成第二绝缘层；
8.根据权利要求7所述的制造半导体装置的方法，其中：
在所述沟槽形成步骤中，当从所述半导体衬底的所述表面观察时，所述沟槽被形成为具有长边和短边的长方形形状；
所述导电部形成步骤与所述特定层形成步骤是相同的步骤；
在所述特定层形成步骤中，提供为所述特定层和所述导电部的金属层被形成在所述沟槽的所述内壁上；并且
进一步设置第二蚀刻步骤，其用于移除所述金属层的覆盖所述沟槽的所述长边的侧壁的部分，使得保留所述金属层的覆盖所述沟槽的所述短边的侧壁的部分。
9.根据权利要求7所述的制造半导体装置的方法，其中：
在所述沟槽形成步骤中，当从所述半导体衬底的所述表面观察时，所述沟槽被形成为具有长边和短边的长方形形状；
在所述特定层形成步骤中，形成提供为所述特定层的金属层；
进一步设置第二蚀刻步骤，其用于移除所述金属层的覆盖所述沟槽的所述短边的侧壁的部分和覆盖所述沟槽的所述长边的侧壁的部分；
所述导电部形成步骤在所述第二蚀刻步骤与所述第一绝缘层形成步骤之间被执行；并且
所述导电部形成步骤包括离子注入步骤，以相对于所述半导体衬底的垂直向上的方向而倾斜的角度，将离子注入到所述沟槽的所述短边的每个所述侧壁中，使得在所述半导体衬底的深度方向上沿着所述沟槽的所述侧壁延伸的第一导电型的半导体区域被形成在所述沟槽的所述短边的每个所述侧壁的一部分上。
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