[go: up one dir, main page]

CN101207125A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101207125A
CN101207125A CNA2007103018399A CN200710301839A CN101207125A CN 101207125 A CN101207125 A CN 101207125A CN A2007103018399 A CNA2007103018399 A CN A2007103018399A CN 200710301839 A CN200710301839 A CN 200710301839A CN 101207125 A CN101207125 A CN 101207125A
Authority
CN
China
Prior art keywords
layer
tunnel
region
body layer
device isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007103018399A
Other languages
English (en)
Other versions
CN101207125B (zh
Inventor
高光永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101207125A publication Critical patent/CN101207125A/zh
Application granted granted Critical
Publication of CN101207125B publication Critical patent/CN101207125B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0287—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D44/00—Charge transfer devices
    • H10D44/40—Charge-coupled devices [CCD]
    • H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半导体器件，所述半导体器件包括形成在硅衬底中的阱区；暴露所述半导体衬底的最上表面的预定部分的隧道；形成在半导体衬底的隧道处的主体层；形成在所述阱区中的器件隔离层；形成在隧道中在所述主体层上方的栅绝缘层；形成在所述隧道中在栅绝缘层上方并贴着所述器件隔离层的栅极；形成在所述主体层中的轻掺杂漏区；形成在所述隧道中在所述轻掺杂漏区上方的绝缘层；形成在所述主体层中的源区；形成在所述阱区中贴着所述器件隔离层的漏区；以及形成在所述主体层中贴着所述源区的主体区。开态电阻可以通过在所述器件隔离层的下方形成栅极和源极而减小。

Description

半导体器件及其制造方法
本申请要求享有2006年12月20日在韩国提交的韩国专利申请No.10-2006-0131435的权益，在此引入其全部内容作为参考。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)可具有数个优点，诸如优于双极晶体管的高输入阻抗，由于其是单极器件用于栅驱动电路的大功率增益和简单结构，以及不会由于少数载流子的聚集或复合而产生时延。因此，MOSFET适用于作为开关模式的电源、灯镇流器和电机驱动电路。
功率MOSFET，使用平面扩散技术的双扩散MOSFET结构(DMOSFET)已被广泛应用。对于应用于功率器件的DMOS晶体管能够处理高电压将是很重要的。DMOSFET的优点是每单位面积的电流处理能力或每单位面积的开态电阻。由于电压比率可以固定，每单位面积的开态电阻可以随着MOS器件的单元面积的减少而降低。
在功率晶体管的场中，其单元节距可以通过多晶晶体硅(多晶硅)和分别形成栅极和源极的接触区耦合的宽度来限定。
DMOS功率晶体管的多晶硅区域的宽度可以通过减小p型阱的结深来实现。最小的结深可以通过要求的击穿电压来限定。
LDMOS器件由于其简单的结构可以适合应用于VLSI工艺。然而，这种LDMOS器件与立式DMOS(VDMOS)相比呈现出较差的性质。由于减小的表面场(RESURF)LDMOS器件的开发，LDMOS器件已获得优异的开态电阻(Rsp)。然而，RESURF器件的结构仅可应用于源接地器件并且可能非常复杂。
DMOS晶体管已用作不连续功率晶体管或单晶集成电路中的部件。为了制备自对准的沟道区域和栅极，沟道主体区域可通过经过由栅形成材料制成的掩模中的开口注入掺杂剂(p型或n型杂质)而形成。
源区可通过经由开口注入掺杂剂而形成，该掺杂剂具有与沟道主体区域的传导性相反的传导性。源区可以与栅极和沟道主体区域自对准以得到相对小的结构。
如实施例图1所示，LDMOS半导体器件可包括STI(浅隧道隔离)型器件隔离层12，其形成于硅衬底11的有源区和器件隔离区中，STI型器件隔离层12被定义为器件隔离区。N+阱区13可以形成在硅衬底11的表面中的预定深度处。P+主体层14可以形成在具有N+阱区13形成的硅衬底11的表面中。多个源区(N+)15可以以预定间隔形成在P+主体层14的表面中。P+主体区16可以形成在源区(N+)15之间的P主体层14中。栅极18可以以预定间隔形成。栅绝缘层17可以朝源区(N+)15侧面横向形成。漏区(N+)19可相对于栅极18横向形成在N阱区13中。
所述LDMOS器件可使用器件隔离层12作为填充板，以便通过减少栅极18的边缘部分中的场来获得高电压。然而，所述结构可能导致由于电流路径的增加而引起的开态电阻的增加。
发明内容
本发明实施方式涉及一种半导体器件，其通过在STI型器件隔离层的下方的垂直高度处形成栅极和源极而具有减小的开态电阻。
本发明实施方式涉及一种半导体器件，该半导体器件包括：形成于硅衬底中的阱区；暴露该半导体衬底的最上表面的预定部分的隧道；形成于半导体衬底中隧道处的主体层；形成于阱区的器件隔离层；形成于隧道中在主体层上方的栅绝缘层；形成于隧道中在栅绝缘层上方并贴着器件隔离层的栅极；形成于主体层中的轻掺杂漏区；形成于隧道中在轻掺杂漏区上方的绝缘层；形成于主体层中的源区；形成于阱区中贴着器件隔离层的漏区；以及形成于主体层贴着源区的主体区。
本发明实施方式涉及一种用于制造半导体器件的方法，该方法可包括以下步骤的至少其中之一：在半导体衬底中形成阱区；在半导体衬底中形成隧道；在隧道中形成器件隔离层；在隧道中阱区上方形成栅绝缘层；在隧道中贴着器件隔离层和栅绝缘层上方形成栅极；在主体层中形成主体区；在主体层中的隧道处贴着主体区形成源区；以及然后在阱区中贴着器件隔离层形成漏区。
本发明实施方式涉及一种用于制造半导体器件的方法，该方法可包括以下步骤的至少其中之一：使用STI工艺在硅衬底上方形成器件隔离层；通过去除部分器件隔离层在硅衬底中形成隧道；通过在其中形成开口部分的硅衬底表面内注入杂质离子而形成主体层；通过在开口部分的两侧的器件隔离层的侧面中插入栅绝缘层形成栅极；以及然后在栅极的一侧的主体层内和硅衬底的表面内形成源区和漏区。
附图说明
实施例图1示出LDMOS半导体器件；
实施例图2示出根据实施方式的LDMOS半导体器件；
实施例图3A到图4D说明根据实施方式的制造半导体器件的方法。
具体实施方式
如实施例图2所示，根据实施方式的LDMOS半导体器件可包括形成于硅衬底110的表面内的N阱区102。器件隔离层103可形成于包含N阱区102的硅衬底101的表面内。暴露硅衬底101的最上表面的预定部分的隧道104可通过选择去除部分器件隔离层103来形成。P主体层(P+)可形成于硅衬底101的隧道104中。栅绝缘层106可以贴着各个器件隔离层103的侧表面形成于P主体层105之上和/或上方。栅极107可形成于栅绝缘层106之上和/或上方。
LDD区域108形成于p主体层(P+)105中。绝缘层的侧壁110可贴着栅极107的侧表面形成并位于LDD区域108之上和/或上方。一对源区(N+)111可以贴着各个LDD区域108形成在p主体层(P+)105中。一对漏区(N+)112可以贴着各个器件隔离层103形成在N阱区102中。P主体区(P+)109可形成于源区(N+)111之间。
栅极107可以形成在低于器件隔离层103的最上表面的高度处。
如实施例图3A所示，N阱区102可形成在硅衬底101的表面内。硅衬底可以是p型硅(Si)衬底101。N阱区102可通过向p型硅(Si)衬底101注入N型杂质离子而形成。
之后，可以采用光刻和刻蚀工艺通过去除部分硅衬底101在表面中的预定深度处形成一对隧道。
然后，绝缘材料可形成在包含隧道的硅衬底101的整个表面上和/或上方，以及诸如CMP工艺的平坦化工艺可以在其整个表面上执行，以在各个隧道中形成一对器件隔离层103。
如实施例图3B所示，暴露硅衬底101的表面的隧道104可通过采用光刻和刻蚀工艺选择性去除部分器件隔离层103而形成。接着，P主体层105可通过将p型杂质注入至硅衬底101的隧道104中而形成。
如实施例图3C所示，栅绝缘层106和多晶硅层可以顺序地形成在包含器件隔离层103的硅衬底101的整个表面上和/或上方。之后，回蚀刻(etch back)工艺可以在硅衬底101的整个表面上和/或上方执行来形成贴着每个器件隔离层103的内外围表面的栅极107。然后，可以使用栅极107的侧壁作为掩模将低浓度的n型杂质离子注入至P主体层105以形成LDD区108。
如实施例图3D所示，高浓度p型杂质离子可以注入至硅衬底101的P主体层105以形成p+型主体区109。之后，绝缘层可以形成在硅衬底101的整个表面上和/或上方，以及回蚀刻工艺可以在其上执行以贴着栅极107内外围表面形成绝缘层的侧壁110。用于源极/漏极的高浓度n型杂质离子可以注入至硅衬底101中，以在硅衬底101中在LDD区108和p+型主体区109之间分别形成一对N+源区111，以及贴着器件隔离层103分别形成一对N+漏区112。因此，完成LDMOS半导体器件。
如实施例图4A所示，N阱区202可以形成在硅衬底201中。N阱区可以通过将N型杂质离子注入至硅半导体衬底201中而形成。N阱区可以通过将N型杂质离子注入至硅半导体衬底210中形成。半导体衬底201可由p型硅组成。之后，具有预定深度的隧道可通过采用光刻工艺和刻蚀工艺选择性去除部分硅衬底201而形成在半导体衬底201中。绝缘材料可以形成在包括隧道的硅衬底201之上和/或上方，以及诸如CMP工艺的平坦化工艺可以在其上的整个表面上执行以在隧道中形成器件隔离层203。
如实施例图4B所示，暴露半导体衬底201的最上表面的隧道204可通过采用光刻工艺和刻蚀工艺选择性去除部分器件隔离层203而形成。然后，栅绝缘层205和多晶硅层可以顺序地形成在隧道204中和硅衬底201上和/或上方。之后，回蚀刻工艺可以在硅衬底201上执行，以贴着器件隔离层203的内外围表面并且在栅绝缘层205上和/或上方形成栅极206。
如实施例图4C所示，p型杂质离子可以使用栅极206作为掩模注入在隧道204处形成的硅衬底201中，以形成P主体207。然后，低浓度n型杂质离子可以使用栅极206作为掩模注入至P主体层207，以形成LDD区208。
如实施例图4D所示，绝缘层可以形成在包括LDD区208的硅衬底201上和/或上方，以及然后可以执行回蚀刻工艺以贴着各个栅极206的内外围表面形成一对绝缘侧壁210。之后，高浓度p型杂质离子可以注入至硅衬底201的P主体层207，以形成p型主体区209。用于源极/漏极的高浓度n型杂质离子可以注入至硅衬底201中，以在硅衬底201中形成一对n型源区211和一对n型漏区212。特别地，n型源区211可以贴着p型主体区209的侧向外围表面形成，以及n型漏区可以贴着器件隔离层203的侧向外围表面形成。因此，完成LDMOS半导体器件。
根据实施方式，半导体器件及其制造方法通过在器件隔离层的底部中形成栅极和源极能有效减小开态电阻。因此，可以改善半导体器件的特性。
虽然在此描述了本发明的实施方式，但应当理解对于本领域的技术人员可以设计将落入所公开的本发明的精神和范围内的各种其他改进和实施方式。更具体地，在所公开的本发明、附图和所附权利要求书范围内可以对主题的组合部件和/或设备进行各种变型和改进。对于本领域的技术人员来说除部件和/或设置的变型和改进外，显然还可使用替代实施例。

Claims (20)

1.一种器件包括：
形成在硅衬底中的阱区；
暴露所述半导体衬底的最上表面的预定部分的隧道；
形成在半导体衬底中所述隧道处的主体层；
形成在所述阱区中的器件隔离层；
形成在所述隧道中在所述主体层上方的栅绝缘层；
形成在所述隧道中在栅绝缘层上方并贴着所述器件隔离层的栅极；
形成在所述主体层中的轻掺杂漏区；
形成在所述隧道中在所述轻掺杂漏区上方的绝缘层；
形成在所述主体层中的源区；
形成在所述阱区中贴着所述器件隔离层的漏区；以及
形成在所述主体层中贴着所述源区的主体区。
2.根据权利要求1所述的器件，其特征在于，所述阱区通过将N型杂质离子注入至所述半导体衬底中形成。
3.根据权利要求1所述的器件，其特征在于，所述主体层通过将p型杂质离子注入至半导体衬底的隧道中形成。
4.根据权利要求1所述的器件，其特征在于，所述轻掺杂漏区通过采用栅极作为掩模将n型杂质离子注入至所述主体层中形成。
5.根据权利要求1所述的器件，其特征在于，所述主体区通过将高浓度p型杂质离子注入至所述主体层而形成。
6.根据权利要求1所述的器件，其特征在于，所述源区通过将高浓度n型杂质离子注入至所述主体层中形成。
7.根据权利要求1所述的器件，其特征在于，所述漏区通过将高浓度杂质离子注入至所述阱区而形成。
8.一种方法，包括：
在半导体衬底中形成阱区；
在所述半导体衬底中形成隧道；
在所述隧道中形成器件隔离层；
在所述隧道中在所述阱区上方形成栅绝缘层；
在所述隧道中贴着所述器件隔离层并在所述栅绝缘层上方形成栅极；
在所述阱区中形成主体层；
在所述主体层中形成主体区；
在所述器件隔离层下方的垂直高度处形成源区；以及然后
在所述阱区中贴着所述器件隔离层形成漏区。
9.根据权利要求8所述的方法，其特征在于，所述阱区的形成包括将N型杂质离子注入至所述半导体衬底中。
10.根据权利要求8所述的方法，其特征在于，所述隧道的形成包括采用光刻工艺和刻蚀工艺去除部分所述半导体衬底。
11.根据权利要求8所述的方法，其特征在于，所述主体层的形成包括使用所述栅极作为掩模将p型杂质离子注入至所述隧道中。
12.根据权利要求8所述的方法，其特征在于，进一步包括在形成所述主体层之后，在所述主体层中的隧道处形成轻掺杂漏区。
13.根据权利要求12所述的方法，其特征在于，所述轻掺杂漏区的形成包括使用所述栅极作为掩模将低浓度的n型杂质离子注入至所述主体层中。
14.根据权利要求8所述的方法，其特征在于，在所述隧道处的所述轻掺杂漏区上方并贴着所述栅极层形成绝缘侧壁。
15.根据权利要求14所述的方法，其特征在于，所述绝缘侧壁的形成包括在所述轻掺杂漏区上方形成绝缘层并执行回蚀刻工艺。
16.根据权利要求8所述的方法，其特征在于，所述主体区的形成包括将高浓度p型杂质离子注入至所述主体层中。
17.根据权利要求8所述的方法，其特征在于，所述源区的形成包括将高浓度n型杂质离子注入至所述主体层，以及所述漏区的形成包括将高浓度n型杂质离子注入至所述阱区中。
18.根据权利要求8所述的方法，其特征在于，所述器件隔离层的形成包括在所述半导体衬底上执行STI工艺。
19.根据权利要求8所述的方法，其特征在于，所述栅极形成在低于所述器件隔离层的高度处。
20.一种用于制造半导体器件的方法，包括以下步骤：
使用STI工艺在硅衬底上形成器件隔离层；
通过去除部分所述器件隔离层在硅衬底中形成隧道；
通过将杂质离子注入至在其中形成开口部分的硅衬底表面内形成主体层；
通过在所述开口部分的两侧的所述器件隔离层的侧表面插入栅绝缘层形成栅极；以及然后
在所述栅极的一侧的主体层内和所述硅衬底的表面内形成源区和漏区。
CN2007103018399A 2006-12-20 2007-12-18 半导体器件及其制造方法 Expired - Fee Related CN101207125B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2006-0131435 2006-12-20
KR1020060131435A KR100871550B1 (ko) 2006-12-20 2006-12-20 반도체 소자 및 그 제조방법
KR1020060131435 2006-12-20

Publications (2)

Publication Number Publication Date
CN101207125A true CN101207125A (zh) 2008-06-25
CN101207125B CN101207125B (zh) 2010-06-02

Family

ID=39541592

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007103018399A Expired - Fee Related CN101207125B (zh) 2006-12-20 2007-12-18 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US7875929B2 (zh)
KR (1) KR100871550B1 (zh)
CN (1) CN101207125B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7944002B2 (en) 2007-12-27 2011-05-17 Dongbu Hitek Co., Ltd. Semiconductor device and method for fabricating the same
CN103890954A (zh) * 2011-10-18 2014-06-25 丰田自动车株式会社 半导体装置以及制造半导体装置的方法
CN109888015A (zh) * 2017-12-06 2019-06-14 无锡华润上华科技有限公司 Ldmos器件及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101530579B1 (ko) * 2008-12-11 2015-06-29 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR101531883B1 (ko) * 2008-12-31 2015-06-26 주식회사 동부하이텍 수평형 디모스 트랜지스터
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP4820899B2 (ja) * 2009-10-23 2011-11-24 株式会社東芝 半導体装置
JP6339404B2 (ja) * 2014-04-10 2018-06-06 旭化成エレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US11069777B1 (en) * 2020-06-09 2021-07-20 Monolithic Power Systems, Inc. Manufacturing method of self-aligned DMOS body pickup

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0121107B1 (ko) * 1994-02-15 1997-11-15 김주용 전력용 반도체 장치 및 그 제조방법
KR100253075B1 (ko) * 1997-05-15 2000-04-15 윤종용 고내압 반도체 장치 및 그의 제조 방법
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
US6372579B1 (en) * 1999-03-04 2002-04-16 United Microelectronics Corp. Producing laterally diffused metal-oxide semiconductor
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
KR100589489B1 (ko) * 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
KR100608332B1 (ko) * 2004-11-15 2006-08-08 매그나칩 반도체 유한회사 종형 디모스 트랜지스터 제조방법
JP2006237224A (ja) * 2005-02-24 2006-09-07 Sanyo Electric Co Ltd 半導体装置
US7791161B2 (en) * 2005-08-25 2010-09-07 Freescale Semiconductor, Inc. Semiconductor devices employing poly-filled trenches

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7944002B2 (en) 2007-12-27 2011-05-17 Dongbu Hitek Co., Ltd. Semiconductor device and method for fabricating the same
CN103890954A (zh) * 2011-10-18 2014-06-25 丰田自动车株式会社 半导体装置以及制造半导体装置的方法
CN103890954B (zh) * 2011-10-18 2016-10-26 丰田自动车株式会社 半导体装置以及制造半导体装置的方法
CN109888015A (zh) * 2017-12-06 2019-06-14 无锡华润上华科技有限公司 Ldmos器件及其制备方法
US11309406B2 (en) 2017-12-06 2022-04-19 Csmc Technologies Fab2 Co., Ltd. Method of manufacturing an LDMOS device having a well region below a groove

Also Published As

Publication number Publication date
CN101207125B (zh) 2010-06-02
KR20080057766A (ko) 2008-06-25
US20080150016A1 (en) 2008-06-26
US7875929B2 (en) 2011-01-25
KR100871550B1 (ko) 2008-12-01

Similar Documents

Publication Publication Date Title
US7602037B2 (en) High voltage semiconductor devices and methods for fabricating the same
KR101049876B1 (ko) 횡형 디모스 소자 및 그의 제조 방법
US7898026B2 (en) LDMOS with double LDD and trenched drain
US8030705B2 (en) Semiconductor device and method of fabricating the same
US7989293B2 (en) Trench device structure and fabrication
CN1520616A (zh) 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
JPH0897411A (ja) 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
CN101207125A (zh) 半导体器件及其制造方法
CN101752421A (zh) 半导体器件及其制造方法
TW201409698A (zh) 半導體裝置
KR101699585B1 (ko) 고전압 반도체 소자 및 그 제조 방법
KR20100064264A (ko) 반도체 소자 및 이의 제조 방법
US8575688B2 (en) Trench device structure and fabrication
CN104659091A (zh) Ldmos器件及制造方法
US20050142786A1 (en) Methods of fabricating lateral double-diffused metal oxide semiconductor devices
KR20100067567A (ko) 반도체 소자 및 이의 제조 방법
KR20110078861A (ko) 수평형 디모스 트랜지스터
KR100734143B1 (ko) 디모스 트랜지스터 및 그 제조방법
US20050139858A1 (en) Lateral double-diffused MOS transistor device
US10374077B2 (en) Semiconductor device having auxiliary electrode formed in field plate region
KR20100046354A (ko) Ｌｄｍｏｓ 트랜지스터 및 그의 제조 방법
US10008594B2 (en) High voltage semiconductor device
KR100608332B1 (ko) 종형 디모스 트랜지스터 제조방법
KR100607794B1 (ko) 횡형 디모스 소자
KR20110078947A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20131218