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KR100948139B1 - 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터 - Google Patents

높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터 Download PDF

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KR100948139B1
KR100948139B1 KR1020030022210A KR20030022210A KR100948139B1 KR 100948139 B1 KR100948139 B1 KR 100948139B1 KR 1020030022210 A KR1020030022210 A KR 1020030022210A KR 20030022210 A KR20030022210 A KR 20030022210A KR 100948139 B1 KR100948139 B1 KR 100948139B1
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김종집
최영석
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페어차일드코리아반도체 주식회사
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Abstract

본 발명의 수평형 이중-확산 디모스 트랜지스터는, p-형의 반도체 기판과, 반도체 기판 위의 n-형의 드리프트 영역과, 반도체 기판 및 드리프트 영역의 경계 부분에 배치된 p형의 제1 매몰층 및 n형의 제2 매몰층과, 드리프트 영역의 제1 영역에서 제1 매몰층과 접촉되도록 형성된 p-형의 제1 웰 영역과, 제1 웰 영역의 상부 일정 영역에 형성된 n+형의 제1 소스 영역과, 드리프트 영역의 일정 영역에서 제1 웰 영역과 일정 간격 이격되도록 형성된 n+형의 드레인 영역과, 드리프트 영역의 제2 영역에서 제1 매몰층의 상부 일부와 중첩되도록 형성된 p형의 제3 매몰층과, 드리프트 영역의 제2 영역에서 제3 매몰층과 중첩되도록 형성된 p-형의 제2 웰 영역과, 제2 웰 영역의 상부 일정 영역에 형성된 n+형의 제2 소스 영역과, 제1 웰 영역내의 제1 채널 영역 및 상기 제2 웰 영역 내의 제2 채널 영역 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 게이트 전극과, 제1 소스 영역 및 제2 소스 영역과 전기적으로 연결되도록 형성된 소스 전극과, 그리고 드레인 영역과 전기적으로 연결되도록 형성된 드레인 전극을 포함한다.

Description

높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터{Lateral double-diffused MOS transistor having multi current paths for high breakdown voltage and low on-resistance}
도 1은 종래의 수평형 이중-확산 모스 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따라 이중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터를 나타내 보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따라 다중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터를 나타내 보인 단면도이다.
도 4는 도 1의 수평형 이중-확산 모스 트랜지스터의 포텐셜 및 전계 분배를 나타내 보인 도면이다.
도 5는 도 4의 선 A-A'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전계를 나타내 보인 그래프이다.
도 6은 도 2의 수평형 이중-확산 모스 트랜지스터의 포텐셜 및 전계 분배를 나타내 보인 도면이다.
도 7은 도 6의 선 B-B'을 따라 표면으로부터 수직 방향으로의 거리에 따른 전계를 나타내 보인 그래프이다.
도 8은 도 1의 수평형 이중-확산 모스 트랜지스터의 전류 밀도 분배를 나타내 보인 도면이다.
도 9는 도 8의 선 A-A'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전류 밀도를 나타내 보인 그래프이다.
도 10은 도 2의 수평형 이중-확산 모스 트랜지스터의 전류 밀도 분배를 나타내 보인 도면이다.
도 11은 도 10의 선 B-B'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전류 밀도를 나타내 보인 그래프이다.
도 12는 도 1의 수평형 이중-확산 모스 트랜지스터의 브레이크다운 전압을 나타내 보인 그래프이다.
도 13은 도 2의 수평형 이중-확산 모스 트랜지스터의 브레이크다운 전압을 나타내 보인 그래프이다.
도 14는 도 1의 수평형 이중-확산 모스 트랜지스터의 드레인 전압-드레인 전류 특성을 나타내 보인 그래프이다.
도 15는 도 2의 수평형 이중-확산 모스 트랜지스터의 드레인 전압-드레인 전류 특성을 나타내 보인 그래프이다.
본 발명은 수평형 이중-확산 모스 트랜지스터에 관한 것으로서, 특히 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일한 칩 위에 배치되는 고전압 집적 회로들이 여러 전기적 응용 분야에서 폭넓게 사용되고 있는 것은 일반적이다. 이와 같은 집적 회로들에 있어서, 소위 수평형 이중-확산 모스(LDMOS; lateral double-diffused MOS) 트랜지스터는 중요한 위치를 차지하고 있는 고전압 소자이다. 이 LDMOS 트랜지스터를 실제적으로 설계하는데 있어서, 높은 브레이크다운 전압을 유지하면서 온 저항을 최소화시키는 것이 근본적으로 요구된다는 사실은 잘 알려져 있다. 그러나 이 두 가지 전기적 파라메타들은 현재의 공정 기술에 있어서 서로 상충된다는 것도 또한 잘 알려져 있다.
최근 감소된 표면 전계(RESURF; REduced SURface Filed) 기술을 이용해 온 저항을 유지하면서 브레이크다운 전압을 증대시키는 기술이 각광받고 있다. 또한 더욱 더 효과적으로 브레이크다운 전압의 증대와 온 저항의 감소를 얻기 위하여 전계 형상층(field shaping layer)이 도입된 구조도 각광받고 있다. RESURF 기술에 따르면, 에피택셜층의 두께를 감소시키는 동시에, 에피택셜층의 도핑 농도를 다소 증가시킴으로써, 높은 브레이크다운 전압과 원하는 온 저항을 얻을 수 있다. 전계 형상층은 LDMOS 트랜지스터 내부에서의 전계 밀도를 재분포시킴으로써 낮은 온 저항을 얻을 수 있다. 이론적으로 전계 형상층이 많으면 많을수록 LDMOS 트랜지스터의 온 저항은 점점 더 낮아진다.
도 1은 RESURF 기술 및 전계 형상층이 도입된 종래의 LDMOS 트랜지스터를 나 타내 보인 단면도이다.
도 1을 참조하면, p-형 반도체 기판(102) 위에 n-형 에피택셜층(104)이 배치된다. n-형 에피택셜층(104)은 드리프트 영역으로 사용된다. p-형 반도체 기판(102) 및 n-형 에피택셜층(104)의 경계 중 일부 영역에는 p형 매몰층(buried layer)(106)이 배치된다. n-형 에피택셜층(104)의 상부 일정 영역에는 p-형 웰 영역(108)이 형성된다. p-형 웰 영역(108)의 하부는 p형 메몰층(106)의 상부와 중첩될 수 있다. p-형 웰 영역(108)의 상부 일정 영역에는 n+형 소스 영역(110) 및 p +형 소스 컨택 영역(112)이 배치된다. 한편 n-형 에피택셜층(104)의 상부 일정 영역에는 p-형 웰 영역(108)과 일정 간격 이격되도록 n+형 드레인 영역(114)이 배치된다.
p-형 웰 영역(108)과 n+ 드레인 영역(114) 사이에는 p형 전계 형상층(116)이 배치된다. 이 p형 전계 형상층(116)은 p-형 웰 영역(108) 및 n+ 드레인 영역(114)과 각각 소정 간격 이격된다. 채널 영역(118) 위에는 게이트 절연막(120)이 배치되고, 게이트 절연막(120) 위에는 게이트 전극(122)이 배치된다. 소스 전극(124)은 n+형 소스 영역(110) 및 p+형 소스 컨택 영역(112)에 전기적으로 연결되도록 형성된다. 드레인 전극(126)은 n+형 드레인 영역(114)에 전기적으로 연결되도록 형성 된다. 게이트 전극(122), 소스 전극(124) 및 드레인 전극(126)은 층간 절연막(128)에 의해 상호 전기적으로 절연된다.
이와 같은 LDMOS 트랜지스터에 있어서, p형 전계 형상층(116)은 p형 매몰층(106)과 함께 LDMOS 트랜지스터 내부의 전계 분포를 전체적으로 균일하게 분포시킴으로써 구부러진 접합 부분에서의 전계 집중을 완화시키고, 결과적으로 브레이크다운 전압을 증대시켜서 소자의 안정성을 향상시킬 수 있다는 장점을 제공한다. 그러나 채널 영역(118)과 p형 전계 형상층(116) 하부로 이루어지는 제한된 전류 이동 통로(도면에서 화살표로 표시)로 인해 전체적인 전류 수송 능력이 떨어지고, p형 전계 형상층(116)이 n-형 드리프트 영역(116)의 표면에 위치하므로 정적 온 저항이 높다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 브레이크다운 전압의 감소 없이 전류 이동 경로를 증대시킴으로써 소자의 온 저항을 감소시킬 수 있는 다중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 다중 전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터는, 제1 도전형의 반도체 기판; 상기 반도체 기판 위의 제2 도전형의 드리프트 영역; 상기 반도체 기판과 상기 드리프트 영역의 경계 부분에 배치된 제1 도전형의 제1 매몰층 및 제2 도전형의 제2 매몰층; 상기 드리프트 영역의 제1 영역에서 상기 제1 매몰층과 접촉되도록 형성된 제1 도전형의 제1 웰 영역; 상기 제1 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 제1 소스 영역; 상기 드리프트 영역의 일정 영역에서 상기 제1 웰 영역과 일정 간격 이격되도록 형성된 제2 도전형의 드레인 영역; 상기 드리프트 영역의 제2 영역에서 상기 제1 매몰층의 상부 일부와 중첩되도록 형성된 제1 도전형의 제3 매몰층; 상기 드리프트 영역의 제2 영역에서 상기 제3 매몰층과 중첩되도록 형성된 제1 도전형의 제2 웰 영역; 상기 제2 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 제2 소스 영역; 상기 제1 웰 영역내의 제1 채널 영역 및 상기 제2 웰 영역 내의 제2 채널 영역 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 전극; 상기 제1 소스 영역 및 제2 소스 영역과 전기적으로 연결되도록 형성된 소스 전극; 및 상기 드레인 영역과 전기적으로 연결되도록 형성된 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제1 매몰층 및 제3 매몰층에서의 불순물 농도는 상기 제1 웰 영역 및 제2 웰 영역에서의 불순물 농도보다 각각 상대적으로 더 높은 것이 바람직하다.
상기 제2 매몰층에서의 불순물 농도는 상기 드리프트 영역에서의 불순물 농도보다 상대적으로 더 높은 것이 바람직하다.
상기 제1 채널 영역은 상기 제1 웰 영역의 표면 영역들 중 상기 제1 소스 영역과 상기 드리프트 영역 사이의 영역이고, 상기 제2 채널 영역은 상기 제2 소스 영역과 상기 드리프트 영역 사이의 영역인 것이 바람직하다.
상기 제1 소스 영역으로부터의 캐리어들은, 상기 제1 채널 영역을 지나서 표면 부근에 형성되는 제1 이동 통로와 상기 제2 매몰층 내부를 포함하는 제2 이동 통로를 통해 상기 드레인 영역으로 이동하는 것이 바람직하다.
여기서 상기 제1 이동 통로는, 상기 제2 채널 영역, 상기 제2 소스 영역, 상기 제2 웰 영역과 드레인 영역 사이의 드리프트 영역으로 이루어지는 것이 바람직하고, 상기 제2 이동 통로는, 상기 제2 매몰층 및 상기 드리프트 영역으로 이루어지는 것이 바람직하다.
본 발명에 있어서, 상기 제1 웰 영역 내에서 제1 소스 영역과 인접되며 상기 소스 전극과 전기적으로 연결되는 제1 소스 컨택 영역; 및 상기 제2 웰 영역 내에서 상기 제2 소스 영역과 인접되며 상기 소스 전극과 전기적으로 연결되는 제2 소스 컨택 영역을 더 포함하는 것이 바람직하다.
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 수평형 모스 게이트형 트랜지스터의 일 실시예로서 이중 전류 이동 경로를 갖는 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 2를 참조하면, p-형의 반도체 기판(202) 위에 n-형 에피택셜층(204)이 배치된다. n-형 에피택셜층(204)은 드리프트 영역으로 사용된다. 반도체 기판(202)과 n-형 에피택셜층(204)의 경계 부분에는 p형의 제1 매몰층(206)과 n형의 제2 매몰 층(208)이 각각 형성된다. 제1 매몰층(206)은 제1 영역(Ⅰ)에 배치되고, 제2 매몰층(208)은 제2 영역(Ⅱ)에 배치된다. 제2 매몰층(208) 위에는 p형의 제3 매몰층(216)이 배치된다. 제3 매몰층(216)의 하부와 제2 매몰층(208)의 상부는 상호 중첩된다. 한편 에피택셜층(204)의 상부 일정 영역에는 n+형 드레인 영역(220)이 배치된다.
제1 영역(Ⅰ), 즉 드레인 영역(220)과 일정 간격 이격된 영역에서, n-형 에피택셜층 내에는 p-형 제1 웰 영역(210)이 형성된다. p-형 제1 웰 영역(210)의 하부면은 제1 매몰층(206)의 상부면과 중첩된다. 제1 매몰층(206)은 전계 형상층으로서 기능하며, 이를 위하여 제1 매몰층(206)에서의 불순물 농도는 제1 웰 영역(210)에서의 불순물 농도보다 상대적으로 더 높다. 제1 웰 영역(210)의 상부 일정 영역에는 n+형 제1 소스 영역(214)이 형성된다. p+형 제1 소스 컨택 영역(212)은 제1 웰 영역(210) 내에서 제1 소스 영역(214)과 인접되도록 형성된다. 제1 웰 영역(210)의 표면, 즉 제1 소스 영역(214)과 에피택셜층(204) 사이에는 제1 채널 영역(222)이 배치된다.
제2 영역(Ⅱ), 즉 제1 영역(Ⅰ)과 드레인 영역(220) 사이의 영역에서는, 제3 매몰층(216) 위의 에피택셜층(204)에 p-형 제2 웰 영역(218)이 형성된다. 제2 웰 영역(218)의 하부와 제3 매몰층(216)의 상부는 중첩되도록 하여, 제2 웰 영역(218) 및 제3 매몰층(216) 사이를 통한 전류 이동이 억제되도록 한다. 제2 웰 영역(218) 의 상부 일정 영역에는 n+형 제2 소스 영역(214')이 형성된다. p+형 제2 소스 컨택 영역(212')은 제2 웰 영역(218) 내에서 제2 소스 영역(214')과 인접되도록 형성된다. 도면에서 나타내는 단면 구조에 따르면, 제2 소스 컨택 영역(212') 양쪽의 제2 소스 영역들(214')이 제2 소스 컨택 영역(212')에 의해 분리된 것으로 나타나지만, 실제로는 제2 소스 영역(214')이 제2 소스 컨택 영역(212')을 둘러싸면서 상호 연결되는 구조를 가진다. 제2 웰 영역(218)의 표면, 즉 제2 소스 영역(214')과 에피택셜층(204) 사이에는 제2 채널 영역들(224, 226)이 배치된다.
게이트 절연막들(228, 232)과 그 위의 게이트 전극들(230, 234)은 제1 채널 영역(222) 및 제2 채널 영역들(224, 226) 위에 형성된다. 특히 게이트 절연막(228)은 제1 채널 영역(222) 및 제2 채널 영역(224) 위에 형성되고, 게이트 절연막(232)은 제2 채널 영역(226) 위에 형성된다. 게이트 전극(230)은 게이트 절연막(228) 위에 형성되고, 게이트 전극(234)은 게이트 절연막(232) 위에 형성된다. 도면에서 나타내는 단면 구조에 따르면, 게이트 전극들(230, 234)은 상호 분리된 것으로 보이지만, 다른 부분에서는 전기적으로 연결되며, 따라서 동일한 게이트 입력 전압을 인가받는다. 소스 전극(236)은 제1 소스 컨택 영역(212) 및 제1 소스 영역(214)에 전기적으로 연결되도록 형성된다. 이 소스 전극(236)은, 제2 소스 컨택 영역(212') 및 제2 소스 영역(214')과도 동일하게 전기적으로 연결된다. 소스 전극(236)은 게이트 전극들(230, 234) 상부와 중첩되도록 일정 길이만큼 연장된다. 소자의 가장자리(edge) 영역에서 이 연장된 부분은 필드 플레이트 역할을 수행한 다. 드레인 전극(238)은 드레인 영역(220)과 전기적으로 연결되도록 형성된다. 층간 절연막(240)은 게이트 전극들(230, 234)과 소스 전극(236) 및 드레인 전극(238)을 각각 전기적으로 분리시킨다.
이와 같은 구조의 LDMOS 트랜지스터에 있어서, 게이트 전극들(230, 234)에 일정 크기의 바이어스 전압이 인가되면, 제1 웰 영역(210) 상부의 제1 채널 영역(222)에 반전층(inversion layer)이 형성되며, 마찬가지로 제2 웰 영역(218) 상부의 제2 채널 영역(224, 226)에도 반전층이 만들어진다. 따라서 제1 소스 영역(214)으로부터의 다수 캐리어인 전자들은 제1 채널 영역(222)을 통해 에피택셜층(204)으로 흘러 들어간다. 마찬가지로 제2 소스 영역(214')으로부터의 전자들도 제2 채널 영역(224, 226)을 통해 에피택셜층(204)으로 흘러 들어간다. 제1 채널 영역(222) 및 제2 채널 영역(224)을 통해 에피택셜층(204)으로 유입된 전자들은, 에피택셜층(204) 내부에서 수평 방향으로는 이동하지 못한다. 그 이유는 제1 매몰층(206) 및 제3 매몰층(216)에 의해 에피택셜층(204) 내부에서의 수평 방향으로의 이동 통로가 존재하지 않기 때문이다. 따라서 이 전자들은 제2 매몰층(208) 내부를 따라 수평 방향으로 이동한다. 제2 매몰층(208)을 따라 이동한 전자들은 에피택셜층(204)을 가로질러 드레인 영역(220)으로 유입된다. 한편 제2 채널 영역(226)을 통해 에피택셜층(204)으로 유입된 전자들은 에피택셜층(204)의 표면을 따라서 수평 방향으로 이동하여 드레인 영역(220)으로 유입된다.
결론적으로 본 발명에 따른 LDMOS 트랜지스터는 제1 전류 이동 통로(도면에서 화살표 "A"로 표시) 및 제2 전류 이동 통로(도면에서 화살표 "B"로 표시)의 두 갈래의 전류 이동 통로를 갖는다. 제1 전류 이동 통로(A)는, 제1 채널 영역(222) 및 제2 채널 영역(224)을 통해 유입되어 제2 매몰층(208) 내부를 따라 이동하는 경로이다. 제2 전류 이동 통로(B)는, 제2 채널 영역(226)을 통해 유입되어 에피택셜층(204)의 표면을 따라 이동하는 경로이다. 이와 같이 두 갈래의 전류 이동 경로를 가짐으로써, 전류 수송 능력이 증대된다. 흐를 수 있는 전류의 양이 증대된다는 것은 그만큼 저항이 감소된다는 것을 의미한다. 따라서 본 발명에 따른 LDMOS 트랜지스터의 경우 전류 수송 능력을 증대시킴으로써 소자의 온 저항을 감소시킬 수 있다. 비록 소자의 온 저항을 감소시키더라도, 브레이크다운 전압이 함께 감소되는 것은 아니다. 그 이유는 제1 웰 영역(210) 및 제2 웰 영역(218)에 각각 직접 연결된 제1 매몰층(206) 및 제3 매몰층(216)과 같은 전계 형상층들의 존재로 인하여 일정한 크기의 브레이크다운 전압을 유지할 수 있기 때문이다.
지금까지 두 갈래의 전류 이동 통로를 갖는 경우를 예를 들어 설명하였다. 그러나 본 발명을 적용하여, 적어도 세 갈래 이상의 전류 이동 통로를 갖게 함으로써 전류 수송 능력을 더욱 더 증대시키는 것도 가능하다. 그 예로서 도 3에는 세 갈래의 전류 이동 통로를 갖는 경우를 나타내었다.
도 3을 참조하여 보다 상세히 설명하면, p-형 반도체 기판(302) 위에 n-형 제1 에피택셜층(304) 및 n-형 제2 에피택셜층(306)이 순차적으로 배치된다. n-형 제1 에피택셜층(304)과 n-형 제2 에피택셜층(306)은 모두 드리프트 영역으로 사용된 다. 반도체 기판(302)과 n-형 제1 에피택셜층(304)의 경계 부분에는 p형의 제1 매몰층(308)과 n형의 제2 매몰층(310)이 각각 형성된다. 제1 매몰층(308)은 제1 영역(Ⅰ)에 배치되고, 제2 매몰층(310)은 제2 영역(Ⅱ) 및 제3 영역(Ⅲ)에 배치된다. n형의 제2 매몰층(310) 위에는 p형의 제3 매몰층(312)이 배치된다. 제3 매몰층(312)의 하부와 제2 매몰층(310)의 상부는 상호 중첩된다.
제1 에피택셜층(304)과 제2 에피택셜층(306) 사이의 경계 부분에는 p형의 제4 매몰층(314), p형의 제5 매몰층(316) 및 n형의 제6 매몰층(318)이 각각 형성된다. 제4 매몰층(314)은 제1 영역(Ⅰ)에 배치된다. 제4 매몰층(314)의 하부와 제1 매몰층(308)의 상부는 상호 중첩된다. 제5 매몰층(316)은 제2 영역(Ⅱ)에 배치된다. 제5 매몰층(316)의 하부와 제3 매몰층(312)의 상부는 상호 중첩된다. 제6 매몰층(318)은 제3 영역(Ⅲ)에 배치된다. 제6 매몰층(318)의 하부와 제3 매몰층(312)의 상부는 상호 중첩된다. 제6 매몰층(318) 위에는 p형의 제7 매몰층(320)이 형성된다. 제7 매몰층(320)의 하부와 제6 매몰층(318)의 상부는 상호 중첩된다. 한편 제2 에피택셜층(306)의 상부 일정 영역에는 n+형 드레인 영역(322)이 배치된다.
제1 영역(Ⅰ), 즉 드레인 영역(322)과 일정 간격 이격된 영역에서, n-형 제2 에피택셜층(306) 내에는 p-형 제1 웰 영역(324)이 형성된다. p-형 제1 웰 영역(324)의 하부면은 제4 매몰층(314)의 상부면과 중첩된다. 제1 매몰층(302) 및 제4 매몰층(314)은 전계 형상층으로서 기능하며, 이를 위하여 제1 매몰층(302) 및 제4 매몰층(314)에서의 불순물 농도는 제1 웰 영역(324)에서의 불순물 농도보다 상대적으로 더 높다. 제1 웰 영역(324)의 상부 일정 영역에는 n+형 제1 소스 영역(326)이 형성된다. p+형 제1 소스 컨택 영역(328)은 제1 웰 영역(324) 내에서 제1 소스 영역(326)과 인접되도록 형성된다. 제1 웰 영역(324)의 표면, 즉 제1 소스 영역(326)과 제2 에피택셜층(306) 사이에는 제1 채널 영역(330)이 배치된다.
제2 영역(Ⅱ), 즉 제1 영역(Ⅰ)과 드레인 영역(322) 사이의 영역에서는, 제5 매몰층(316) 위의 제2 에피택셜층(306)에 p-형 제2 웰 영역(332)이 형성된다. 제2 웰 영역(332)의 하부와 제5 매몰층(316)의 상부는 중첩되도록 하여, 제2 웰 영역(332) 및 제5 매몰층(316) 사이를 통한 전류 이동이 억제되도록 한다. 제2 웰 영역(332)의 상부 일정 영역에는 n+형 제2 소스 영역(326')이 형성된다. p+형 제2 소스 컨택 영역(328')은 제2 웰 영역(332) 내에서 제2 소스 영역(326')과 인접되도록 형성된다. 도면에서 나타내는 단면 구조에 따르면, 제2 소스 컨택 영역(328') 양쪽의 제2 소스 영역들(326')이 제2 소스 컨택 영역(328')에 의해 분리된 것으로 나타나지만, 실제로는 제2 소스 영역(326')이 제2 소스 컨택 영역(328')을 둘러싸면서 상호 연결되는 구조를 가진다. 제2 웰 영역(332)의 표면, 즉 제2 소스 영역(326')과 제2 에피택셜층(206) 사이에는 제2 채널 영역들(334, 336)이 배치된다.
제3 영역(Ⅲ), 즉 제2 영역(Ⅱ)과 드레인 영역(322) 사이의 영역에서는, 제7 매몰층(320) 위의 제2 에피택셜층(306)에 p-형 제3 웰 영역(338)이 형성된다. 제3 웰 영역(338)의 하부와 제7 매몰층(320)의 상부는 상호 중첩되도록 하여, 제3 웰 영역(338) 및 제7 매몰층(320) 사이로의 전류 이동이 억제되도록 한다. 제3 웰 영역(338)의 상부 일정 영역에는 n+형 제3 소스 영역(326")이 형성된다. p+형 제3 소스 컨택 영역(328")은 제3 웰 영역(338) 내에서 제3 소스 영역(326")과 인접되도록 형성된다. 도면에서 나타내는 단면 구조에 따르면, 제3 소스 컨택 영역(328") 양쪽의 제3 소스 영역들(326")이 제3 소스 컨택 영역(328")에 의해 분리된 것으로 나타나지만, 실제로는 제3 소스 영역(326")이 제3 소스 컨택 영역(328")을 둘러싸면서 상호 연결되는 구조를 가진다. 제3 웰 영역(338)의 표면, 즉 제3 소스 영역(326")과 제2 에피택셜층(306) 사이에는 제3 채널 영역들(340, 342)이 배치된다.
게이트 절연막들(344, 346, 348)과 그 위의 게이트 전극들(350, 352, 354)은 제1 채널 영역(330), 제2 채널 영역들(334, 336) 및 제3 채널 영역들(340, 342) 위에 형성된다. 게이트 절연막(344) 및 게이트 전극(350)은 제1 채널 영역(330) 및 제2 채널 영역(334) 위에 형성된다. 게이트 절연막(352) 및 게이트 전극(352)은 제2 채널 영역(336) 및 제3 채널 영역(340) 위에 형성된다. 게이트 절연막(348) 및 게이트 전극(354)은 제3 채널 영역(342) 위에 형성된다. 도면에서 나타내는 단면 구조에 따르면, 게이트 전극들(350, 352, 354)은 상호 분리된 것으로 보이지만, 다른 부분에서 전기적으로 상호 연결되며, 따라서 게이트 전극들(350, 352, 354)은 동일한 게이트 입력 전압을 인가받는다.
소스 전극(356)은, 제1 소스 영역(326) 및 제1 소스 컨택 영역(328)에 전기적으로 연결되도록 형성된다. 이 소스 전극(356)은, 제2 소스 영역(326') 및 제2 소스 컨택 영역(328')과도 동일하게 전기적으로 연결된다. 또한 상기 소스 전극(356)은, 제3 소스 영역(326") 및 제3 소스 컨택 영역(328")과도 동일하게 전기적으로 연결된다. 특히 소스 전극(356)은 게이트 전극들(350, 352, 354) 상부와 중첩되도록 일정 길이만큼 연장된다. 소자의 가장자리 영역에서 이 연장된 부분은 필드 플레이트 역할을 수행한다. 드레인 전극(358)은 드레인 영역(322)과 전기적으로 연결되도록 형성된다. 층간 절연막(260)은 게이트 전극들(350, 352, 354)과 소스 전극(356) 및 드레인 전극(358)을 각각 전기적으로 분리시킨다.
이와 같은 구조의 LDMOS 트랜지스터의 동작은, 도 2를 참조하여 설명한 두 갈래의 전류 이동 통로를 갖는 LDMOS 트랜지스터의 경우와 동일하다. 다만 게이트 전극들(350, 352, 354)에 일정 크기의 바이어스 전압이 인가됨에 따라, 제3 웰 영역(338) 상부의 제3 채널 영역들(340, 342)에도 형성되는 반전층을 추가로 포함한다. 이에 따라 제1 채널 영역(330)을 통해 제1 소스 영역(326)으로부터 제2 에피택셜층(306)으로 유입된 전자들은, 제2 채널 영역(334)을 통해 제2 소스 영역(326')으로부터 제2 에피택셜층(306)으로 유입된 전자들과 함께, 제1 에피택셜층(304) 및 제2 매몰층(310)으로 이루어지는 제1 전류 이동 통로(도면에서 화살표 "A'"로 표시)를 따라 드레인 영역(322)으로 이동한다. 그리고 제2 채널 영역(336) 을 통해 제2 소스 영역(326')으로부터 제2 에피택셜층(306)으로 유입된 전자들은, 제3 채널 영역(340)을 통해 제3 소스 영역(326")으로부터 제2 에피택셜층(306)으로 유입된 전자들과 함께, 제6 매몰층(318)으로 이루어지는 제2 전류 이동 통로(도면에서 화살표 "B'"로 표시)를 따라 드레인 영역(322)으로 이동한다. 또한 제3 채널 영역(342)을 통해 제2 에피택셜층(306)으로 유입된 전자들은 제2 에피택셜층(306)의 표면을 따라서 형성되는 제3 전류 이동 통로(도면에서 화살표 "C'"로 표시)를 따라 수평 방향으로 이동하여 드레인 영역(322)으로 유입된다. 결론적으로 본 실시예에 따른 LDMOS 트랜지스터는, 제1 전류 이동 통로(A'), 제2 전류 이동 통로(B') 및 제3 전류 이동 통로(C')의 세 갈래의 전류 이동 통로들을 갖는다.
지금까지 두 갈래의 전류 이동 통로들을 갖는 경우를 도 2를 참조하면서 설명하였으며, 세 갈래의 전류 이동 통로들을 갖는 경우를 도 3을 참조하면서 설명하였다. 이 설명들로부터 쉽게 알 수 있듯이, 네 갈래 이상의 전류 이동 통로들도 동일한 원리를 적용하여 쉽게 형성할 수 있다. 즉 추가하고자 하는 전류 이동 통로의 개수만큼 에피택셜층 및 웰 영역을 추가하고, 웰 영역들 사이로의 전류 이동을 매몰층들을 이용하여 적절하게 차단하면 될 것이다. 이하에서는 다양한 시뮬레이션 결과를 참고하면서 종래의 LDMOS 트랜지스터와 본 발명에 따른 LDMOS 트랜지스터의 여러 가지 특성들을 비교해보기로 한다.
도 4는 도 1의 LDMOS 트랜지스터의 포텐셜 및 전계 분배를 나타내 보인 도면이다. 그리고 도 5는 도 4의 선 A-A'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전계를 나타내 보인 그래프이다. 도 4에서 포텐셜 분배는 선으로 나타내 었고, 전계 분배는 색의 명암으로 나타내었다.
먼저 도 4에 도시된 바와 같이, 종래의 LDMOS 트랜지스터의 포텐셜 분배는 원만한 곡선 형태로 분배된다. 그리고 도면에서 화살표(40)로 표시한 바와 같이, 전계는 드레인을 향할수록 그리고 표면을 향할수록 강하게 인가되고, 드레인 반대 방향으로 갈수록 그리고 바닥을 향할수록 약하게 인가된다. 다음에 도 5에 도시된 바와 같이, 전계 분포의 경우, 표면(S1)으로부터 반도체 기판(102)으로 가는 동안 두 차례의 피크 전계가 나타난다. 구체적으로 전계 형상층(116)과 에피택셜층(104) 사이의 접합(J1)에서 첫 번째 피크 전계가 나타나고, 에피택셜층(104)과 반도체 기판(102) 사이의 접합(J2)에서 두 번째 피크 전계가 나타난다. 참고로 전계 분포 곡선에 의해 둘러싸인 부분의 면적의 크기는 소자가 감당할 수 있는 전계 크기를 나탄내다.
도 6은 도 2의 LDMOS 트랜지스터의 포텐셜 및 전계 분포를 나타내 보인 도면이다. 그리고 도 7은 도 6의 선 B-B'을 따라 표면으로부터 수직 방향으로의 거리에 따른 전계를 나타내 보인 그래프이다. 도 6에서 포텐셜 분배는 선으로 나타내었고, 전계 분배는 색의 명암으로 나타내었다.
먼저 도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 LDMOS 트랜지스터의 포텐셜 분배는, 종래의 LDMOS 트랜지스터의 경우와 비슷하게 원만한 곡선 형태로 분배된다. 그리고 전계는, 도면에서 화살표(60)로 표시한 바와 같이, 드레인을 향할수록 그리고 표면을 향할수록 강하게 인가되고, 드레인 반대 방향으로 갈수록 그리고 바닥을 향할수록 약하게 인가된다. 결과적으로, 종래의 LDMOS 트랜지스 터에서의 전계 분배와 유사하다고 할 수 있다. 다음에 도 7에 도시된 바와 같이, 전계 분포의 경우, 앞서 설명한 바와 같이 종래의 LDMOS 트랜지스터의 경우와 비슷한 분포를 가진다. 다만 종래의 LDMOS 트랜지스터의 경우 표면(S1)으로부터 반도체 기판(102)으로 가는 동안 두 차례의 피크 전계가 나타나는 반면에, 본 발명에 따른 LDMOS 트랜지스터의 경우 표면(S1')으로부터 반도체 기판(202)으로 가는 동안세 차례의 피크 전계가 나타난다는 점에서 차이가 존재한다. 구체적으로 에피택셜층(204)과 제3 매몰층(216) 사이의 접합(J1')에서 첫 번째 피크 전계가 나타나고, 제3 매몰층(216)과 제2 매몰층(208) 사이의 접합(J2')에서 두 번째 피크 전계가 나타나며, 그리고 제2 매몰층(208)과 반도체 기판(202) 사이의 접합(J3')에서 세 번째 피크 전계가 나타난다. 앞서 설명한 바와 같이, 전계 분포 곡선에 의해 둘러싸인 부분의 면적의 크기는 소자가 감당할 수 있는 전계 크기를 나탄내다. 따라서 본 발명에 따른 LDMOS 트랜지스터의 경우, 피크 전계값은 종래의 LDMOS 트랜지스터의 경우와 비슷하지만, 전계 분포 곡선에 의해 둘러싸인 면적인 종래의 LDMOS 트랜지스터의 경우보다 더 크다는 것을 알 수 있다. 이는 소자가 감당할 수 있는 전계의 크기가 본 발명에 따른 LDMOS 트랜지스터가 더 크다는 것을 의미하며, 결과적으로 에피택셜층(204)의 불순물 도핑 농도를 더 높여도 무방하다는 것을 의미한다. 에피택셜층(204)의 불순물 도핑 농도를 증가시키면, 소자의 전류 수송 능력이 증대되고 소자의 온 저항이 감소될 것이라는 예측은 쉽게 할 수 있을 것이다.
도 8 및 도 10은 도 1의 LDMOS 트랜지스터의 전류 밀도 분포 및 도 2의 LDMOS 트랜지스터의 전류 밀도 분포를 각각 나타내 보인 도면들이다. 그리고 도 9 는 도 8의 선 A-A'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전류 밀도를 나타내 보인 그래프이고, 도 11은 도 10의 선 B-B'를 따라 표면으로부터 수직 방향으로의 거리에 따른 전류 밀도를 나타내 보인 그래프이다.
먼저 도 8 및 도 9에 도시된 바와 같이, 도 1의 LDMOS 트랜지스터의 경우, 일정 구간(R)에서만 전류 밀도가 크다는 것을 알 수 있다. 이는 채널 영역(118)과 p형 전계 형상층(116) 아래의 에피택셜층(104)으로 구성되는 하나의 전류 이동 통로만이 존재하기 때문이며, 따라서 이 구간에서의 전류 밀도가 큰 값을 나타낸다. 이 전류 밀도 곡선에 대한 적분값은 이 구간 내에 포함된 전체 전류량을 의미하며, 실험 결과 전체 전류량은 대략 0.0323A·㎠로 나타난다.
이와는 대조적으로, 도 10 및 도 11에 도시된 바와 같이, 도 2의 LDMOS 트랜지스터의 경우, 전류 밀도가 큰 두 개의 구간(R1, R2)이 존재한다. 이는 제1 전류 이동 통로(R1) 및 제2 이동 통로(R2)의 두 개의 전류 이동 통로들이 존재하는 구조에 대한 당연한 결과라 할 수 있다. 실험 결과, 제1 전류 이동 통로(R1)를 통해 흐르는 전체 전류량은 대략 0.0283A·㎠로 나타나고, 제2 전류 이동 통로(R2)를 통해 흐르는 전체 전류량은 대략 0.0291A·㎠로로 나타난다. 따라서 전체 전류량은 각각의 전류 이동 통로를 통해 흐르는 전류량의 합으로서, 대략 0.0570A·㎠의 값을 나타낸다. 이 값은 도 1의 LDMOS 트랜지스터의 경우와 비교해서, 대략 78%의 전류량 증대율을 나타낸다.
도 12 및 도 13은 도 1의 LDMOS 트랜지스터의 브레이크다운 전압 및 도 2의 LDMOS 트랜지스터의 브레이크다운 전압을 각각 나타내 보인 그래프들이다.
도 12 및 도 13에 나타낸 바와 같이, 도 1의 LDMOS 트랜지스터의 브레이크다운 전압은 대략 760V이고, 도 2의 LDMOS 트랜지스터의 브레이크다운 전압은 대략 780V이다. 따라서 도 2의 LDMOS 트랜지스터의 경우 약간의 브레이크다운 전압 증대 효과가 있다는 것을 알 수 있다.
도 14 및 도 15는 도 1의 LDMOS 트랜지스터의 드레인 전압-드레인 전류 특성 및 도 2의 LDMOS 트랜지스터의 드레인 전압-드레인 전류 특성을 각각 나타내 보인 그래프이다.
도 14 및 도 15에 나타낸 바와 같이, 도 1의 LDMOS 트랜지스터의 드레인 전압에 대한 드레인 전류는 대략 3.304㎂이고, 도 2의 LDMOS 트랜지스터의 드레인 전압에 대한 드레인 전류는 대략 5.207㎂이다. 따라서 드레인 전압에 대한 드레인 전류 또한 도 2의 LDMOS 트랜지스터가 더 크다는 것을 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 다중 전류 이동 경로를 갖는 LDMOS 트랜지스터에 의하면, 적어도 두 갈래의 전류 이동 통로를 존재시킴으로써 소스와 드레인 사이의 전류 수송 능력을 증대시키고, 이에 따라 브레이크다운 전압을 유지하면서 동시에 소자의 온 저항을 감소시킬 수 있다는 효과를 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (9)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 위의 제2 도전형의 드리프트 영역;
    상기 반도체 기판과 상기 드리프트 영역의 경계 부분에 배치된 제1 도전형의 제1 매몰층 및 제2 도전형의 제2 매몰층;
    상기 드리프트 영역의 제1 영역에서 상기 제1 매몰층과 접촉되도록 형성된 제1 도전형의 제1 웰 영역;
    상기 제1 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 제1 소스 영역;
    상기 드리프트 영역의 일정 영역에서 상기 제1 웰 영역과 일정 간격 이격되도록 형성된 제2 도전형의 드레인 영역;
    상기 드리프트 영역의 제2 영역에서 상기 제2 매몰층의 상부 일부와 중첩되도록 형성된 제1 도전형의 제3 매몰층;
    상기 드리프트 영역의 제2 영역에서 상기 제3 매몰층과 중첩되도록 형성된 제1 도전형의 제2 웰 영역;
    상기 제2 웰 영역의 상부 일정 영역에 형성된 제2 도전형의 제2 소스 영역;
    상기 제1 웰 영역내의 제1 채널 영역 및 상기 제2 웰 영역 내의 제2 채널 영역 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 전극;
    상기 제1 소스 영역 및 제2 소스 영역과 전기적으로 연결되도록 형성된 소스 전극; 및
    상기 드레인 영역과 전기적으로 연결되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 매몰층 및 제3 매몰층에서의 불순물 농도는 상기 제1 웰 영역 및 제2 웰 영역에서의 불순물 농도보다 각각 상대적으로 더 높은 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 매몰층에서의 불순물 농도는 상기 드리프트 영역에서의 불순물 농도보다 상대적으로 더 높은 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 채널 영역은 상기 제1 웰 영역의 표면 영역들 중 상기 제1 소스 영역과 상기 드리프트 영역 사이의 영역이고, 상기 제2 채널 영역은 상기 제2 소스 영역과 상기 드리프트 영역 사이의 영역인 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 소스 영역으로부터의 캐리어들은, 상기 제2 매몰층 내부를 포함하는 제1 이동 통로와, 상기 제2 소스 영역과 상기 드레인 영역 사이의 상기 드리프트 영역의 표면 부근에 형성되는 제2 이동 통로를 통해 상기 드레인 영역으로 이동하는 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  6. 제5항에 있어서,
    상기 제1 이동 통로는, 상기 제1 및 제2 채널 영역, 상기 제2 매몰층, 상기 제2 웰 영역과 상기 드레인 영역 사이의 상기 드리프트 영역을 포함하는 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  7. 제5항에 있어서,
    상기 제2 이동 통로는, 상기 제2 채널영역 및 상기 제2 소스 영역과 상기 드레인 영역 사이의 상기 드리프트 영역을 포함하는 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 웰 영역 내에서 제1 소스 영역과 인접되며 상기 소스 전극과 전기적으로 연결되는 제1 소스 컨택 영역; 및
    상기 제2 웰 영역 내에서 상기 제2 소스 영역과 인접되며 상기 소스 전극과 전기적으로 연결되는 제2 소스 컨택 영역을 더 포함하는 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 수평형 이중-확산 모스 트랜지스터.
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