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KR100871550B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR100871550B1
KR100871550B1 KR1020060131435A KR20060131435A KR100871550B1 KR 100871550 B1 KR100871550 B1 KR 100871550B1 KR 1020060131435 A KR1020060131435 A KR 1020060131435A KR 20060131435 A KR20060131435 A KR 20060131435A KR 100871550 B1 KR100871550 B1 KR 100871550B1
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Abstract

본 발명에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자는 실리콘 기판에 형성되는 소자 격리막; 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 소자 격리막이 선택적으로 제거되어 형성된 오픈부; 상기 오픈부에 의해 노출된 실리콘 기판 표면내에 형성되는 바디층; 상기 오픈부 양측의 소자 격리막 측면에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극의 일측의 바디층 및 실리콘 기판의 표면내에 형성되는 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 한다.
LDMOS, STI, 게이트, 소오스

Description

반도체 소자 및 그 제조방법{semiconductor device and method for manufacturing the same}
도 1은 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도
도 2는 본 발명에 의한 LDMOS 반도체 소자를 나타낸 단면도
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
본 발명에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생 되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다.
이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
DMOS 트랜지스터들은 고전압을 처리할 수 있는 파워 소자에 적용하는 것이 중요하다. 그러한 소자들에 있어서, 한가지의 특징적 메리트는 단위 면적당 전류 구동 능력(a current handling capacity) 또는 단위 면적당 ON-저항(ON-resistance)에 있다.
전압 비율이 정해지기 때문에, 단위 면적당 ON-저항은 상기 MOS 소자의 셀 면적이 감소되는 것에 의해 감소될 수 있다.
파워 트랜지스터의 분야에서는, 그의 게이트와 소오스 전극을 각각 형성하는 다결정 실리콘(폴리실리콘)과 콘택 영역의 결합된 폭에 의해, 그 소자의 셀 피치가 정의된다. DMOS 파워 트랜지스터에 대해서, 상기 다결정 실리콘 영역의 폭을 줄이기 위해 잘 알려진 기술은 p형 웰 접합 깊이를 감소시키는 것이다. 그러나, 최소한의 접합 깊이는 요구된 브레이크다운 전압에 의해서 규정된다.
종래의 LDMOS 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다.
그러나 이러한 LDMOS 소자들은 수직의 DMOS(VDMOS) 소자보다도 특성이 열악 한 것으로 생각되어 왔고, 그결과 충분한 주목을 받지 못했다.
최근 들어, RESURF(Reduced SURface Field) LDMOS 소자가 우수한 ON-저항(Rsp)을 갖는 것이 증명되었다. 그러나 이러한 소자의 구조는 소오스가 접지되는 소자들에게만 적용될 뿐만 아니라, 매우 복잡하면서도 응용하기가 어렵다.
특히, 과거에 있어서는, DMOS 트랜지스터들은 불연속적인 파워 트랜지스터로서 또는 모노리딕(monolithic) 집적 회로에 있는 구성 요소들로서 이용되어 왔다. DMOS 트랜지스터들은 자기 정합적인 제조 시퀀스에 따라 제조되기 때문에 기본적으로 반도체 기판으로 구성된다.
채널 몸체 영역은, 그 게이트와 함께 자기정합되는 채널 영역을 마련하기 위하여, 게이트 형성 물질로 된 마스크 내의 어퍼쳐(aperture)를 통하여 한 가지 유형의 도펀트(p형 또는 n형 불순물)를 주입하는 것에 의해 통상적으로 형성된다. 이때 소오스 영역은 그 어퍼쳐를 통하여 상기 채널 몸체 영역의 도전형과 반대되는 도전형의 도펀트를 주입하는 것에 의해 형성되어, 그 소오스는 상기 게이트 전극과 채널 몸체 영역 모두에 자기 정합된다. 이것은 상대적으로 컴팩트한 구조를 갖게 한다.
도 1은 종래 기술의 LDMOS 반도체 소자를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 실리콘 기판(11)의 소자 격리 영역에 형성되는 소자 격리막(12)과, 상기 실리콘 기판(11)의 표면내에 소정 깊이로 형성되는 N-웰 영역(13)과, 상기 소자 격리막(11) 사이의 N-웰 영역(13)이 형성된 실리콘 기판(11)의 표면내에 형성되는 P-바디(body)층(14) 과, 상기 P-바디층(14)의 표면내에 일정한 간격을 갖고 형성되는 소오스 영역(15)과, 상기 소오스 영역(15) 사이의 P-바디층(14)에 형성되는 P-바디 영역(16)과, 상기 소오스 영역(15)에 일측단이 걸치도록 일정한 간격을 갖고 게이트 절연막(17)을 개재하여 형성되는 게이트 전극(18)과, 상기 각 게이트 전극(18) 일측의 N-웰 영역(13)에 형성되는 드레인 영역(19)을 포함하여 구성되어 있다.
여기서, 미설명한 화살표 A는 전류 이동 경로를 나타내고 있다.
상기와 같이 구성된 종래의 LDMOS 소자는 게이트 전극(18) 에지(edge) 부분의 전계를 감소시켜 고전압(high voltage) 내압을 얻기 위하여 STI의 소자 격리막(12)을 필드 플레이트(field plate)로 사용하게 되는데 이때 전류 경로(current path) 증가로 온(ON) 저항이 증가하게 되는 문제가 있었다.
본 발명은 STI의 소자 격리막 바텀(bottom) 부분에 게이트 및 소오스를 형성함으로써 온 저항을 줄이도록 한 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 소자는 실리콘 기판에 형성되는 소자 격리막; 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 소자 격리막이 선택적으로 제거되어 형성된 오픈부; 상기 오픈부에 의해 노출된 실리콘 기판 표면내에 형성되는 바디층; 상기 오픈부 양측의 소자 격리막 측면에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극의 일측의 바디층 및 실리콘 기판의 표면내에 형 성되는 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판에 STI 공정을 이용하여 소자 격리막을 형성하는 단계; 상기 소자 격리막의 일부를 선택적으로 제거하여 실리콘 기판을 오픈하는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 실리콘 기판 표면내에 불순물 이온을 주입하여 바디층을 형성하는 단계; 상기 오픈부 양측의 소자 격리막 측면에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 일측 및 실리콘 기판의 표면내에 소오스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 LDMOS 반도체 소자를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 실리콘 기판(101)의 표면내에 형성되는 N-웰 영역(102)과, 상기 N-웰 영역(102)이 형성된 실리콘 기판(101)의 표면내에 형성되는 소자 격리막(103)과, 상기 소자 격리막(103)이 선택적으로 제거되어 상기 실리콘 기판(101)의 표면이 소정부분 노출되는 오픈부(104)와, 상기 오픈부(104)에 의해 노출된 실리콘 기판(101) 표면내에 형성되는 P-바디층(105)과, 상기 오픈부(104) 양측의 소자 격리막(103) 측면에 게이트 절연막(106)을 개재하여 형성되는 게이트 전극(107)과, 상기 게이트 전극(107)의 측면에 형성되는 절연막 측벽(110)과, 상기 게이트 전극(107)의 일측 및 실리콘 기판(101)의 표면내에 형성되는 소오스 영역(111) 및 드레인 영역(112)과, 상기 오픈부(104)의 소오스 영역(111) 사이에 형 성되는 P-바디 영역(109)을 포함하여 구성되어 있다.
여기서, 상기 게이트 전극(107)의 인접한 P-바디층(105)에는 LDD 영역(108)이 형성되어 있고, 상기 게이트 전극(107)은 상기 소자 격리막(103)의 상부 표면보다 낮은 높이로 형성되어 있다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 의한 LDMOS 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, p형의 실리콘(Si) 기판(101)에 N형 불순물 이온을 주입하여 실리콘 기판(101)의 표면내에 N-웰 영역(102)을 형성한다.
이어서, 포토 및 식각 공정을 통해 상기 실리콘 기판(101)을 선택적으로 제거하여 표면에 소정깊이를 갖는 트렌치를 형성한다.
이어, 상기 트렌치를 포함한 실리콘 기판(101)의 전면에 절연 물질을 형성하고 전면에 CMP와 같은 평탄화 공정을 실시하여 트렌치 내부에 소자 격리막(103)을 형성한다.
도 3b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 소자 격리막(103)을 선택적으로 제거하여 실리콘 기판(101)의 표면이 노출되는 오픈부(104)를 형성한다.
이어, 상기 오픈부(104)가 형성된 실리콘 기판(101)에 P형 불순물 이온을 주입하여 P-바디(body)층(105)을 형성한다.
도 3c에 도시한 바와 같이, 상기 소자 격리막(103)을 포함한 실리콘 기판(101)의 전면에 게이트 절연막(106) 및 폴리 실리콘층을 차례로 형성하고, 전면 에 에치백(etch back) 공정을 실시하여 상기 오픈부(104)의 소자 격리막(103) 측면에 게이트 전극(107)을 형성한다.
이어서, 상기 게이트 측벽(107)을 마스크로 이용하여 상기 P-바디층(105)에 저농도 n형 불순물 이온을 주입하여 LDD 영역(108)을 형성한다.
도 3d에 도시한 바와 같이, 상기 실리콘 기판(101)의 P-바디층(105)에 고농도 p형 불순물 이온을 주입하여 P-바디 영역(109)을 형성한다.
이어서, 상기 실리콘 기판(101)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(107)의 측면에 절연막 측벽(110)을 형성한다.
그리고 상기 실리콘 기판(101)에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(107)의 일측과 소가 격리막(103) 일측의 실리콘 기판(101) 표면내에 소오스 영역(111) 및 드레인 영역(112)을 형성한다.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 의한 LDMOS 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, p형의 실리콘(Si) 기판(201)에 N형 불순물 이온을 주입하여 실리콘 기판(201)의 표면내에 N-웰 영역(202)을 형성한다.
이어서, 포토 및 식각 공정을 통해 상기 실리콘 기판(201)을 선택적으로 제거하여 표면에 소정깊이를 갖는 트렌치를 형성한다.
이어, 상기 트렌치를 포함한 실리콘 기판(201)의 전면에 절연 물질을 형성하고 전면에 CMP와 같은 평탄화 공정을 실시하여 트렌치 내부에 소자 격리막(203)을 형성한다.
도 4b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 소자 격리막(203)을 선택적으로 제거하여 실리콘 기판(201)의 표면이 노출되는 오픈부(204)를 형성한다.
이어서, 상기 오픈부(204)를 포함한 실리콘 기판(201)의 전면에 게이트 절연막(205) 및 폴리 실리콘층을 차례로 형성하고, 전면에 에치백(etch back) 공정을 실시하여 상기 오픈부(204)의 소자 격리막(203) 측면에 게이트 전극(206)을 형성한다.
도 4c에 도시한 바와 같이, 상기 게이트 전극(206)을 마스크로 이용하여 상기 오픈부(204)가 형성된 실리콘 기판(201)에 P형 불순물 이온을 주입하여 P-바디층(207)을 형성한다.
이어서, 상기 게이트 전극(206)을 마스크로 이용하여 상기 P-바디층(207)에 저농도 n형 불순물 이온을 주입하여 LDD 영역(208)을 형성한다.
도 4d에 도시한 바와 같이, 상기 게이트 전극(206)을 포함한 실리콘 기판(201)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(201)의 측면에 절연막 측벽(209)을 형성한다.
이어서, 상기 실리콘 기판(201)의 P-바디층(207)에 고농도 p형 불순물 이온을 주입하여 P-바디 영역(210)을 형성한다.
그리고 상기 실리콘 기판(201)에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(206)의 일측과 소자 격리막(203) 일측의 실리콘 기판(201) 표면내에 소오스 영역(211) 및 드레인 영역(212)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 소자 격리막의 바텀(bottom)에 게이트 및 소오스를 형성함으로써 온 저항을 줄일 수 있다.

Claims (6)

  1. 실리콘 기판에 형성되는 소자 격리막;
    상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 소자 격리막이 선택적으로 제거되어 형성된 오픈부;
    상기 오픈부에 의해 노출된 실리콘 기판 표면내에 형성되는 바디층;
    상기 오픈부 양측의 소자 격리막 측면에 게이트 절연막을 개재하여 형성되며, 상기 소자 격리막보다 낮은 높이로 형성되는 게이트 전극; 및
    상기 게이트 전극의 일측의 바디층 및 실리콘 기판의 표면내에 형성되는 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소자 격리막은 상기 바디층의 상면보다 높은 위치에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 실리콘 기판에 STI 공정을 이용하여 소자 격리막을 형성하는 단계;
    상기 소자 격리막의 일부를 선택적으로 제거하여 실리콘 기판을 오픈하는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 실리콘 기판 표면내에 불순물 이온을 주입하여 바디층을 형성하는 단계;
    상기 오픈부 양측의 소자 격리막 측면에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 일측 및 실리콘 기판의 표면내에 소오스 영역과 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 오픈부가 형성된 실리콘 기판의 표면내에 LDD 영역을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서, 상기 LDD영역을 형성하는 단계에서,
    상기 게이트 전극을 마스크로 상기 실리콘 기판에 도전형 불순물을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 게이트 전극은 소자 격리막의 상부표면보다 낮은 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100947941B1 (ko) * 2007-12-27 2010-03-15 주식회사 동부하이텍 반도체 소자 및 그 제조방법
KR101530579B1 (ko) * 2008-12-11 2015-06-29 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR101531883B1 (ko) * 2008-12-31 2015-06-26 주식회사 동부하이텍 수평형 디모스 트랜지스터
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP4820899B2 (ja) * 2009-10-23 2011-11-24 株式会社東芝 半導体装置
JP5878331B2 (ja) * 2011-10-18 2016-03-08 トヨタ自動車株式会社 半導体装置及びその製造方法
JP6339404B2 (ja) * 2014-04-10 2018-06-06 旭化成エレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
CN109888015A (zh) 2017-12-06 2019-06-14 无锡华润上华科技有限公司 Ldmos器件及其制备方法
US11069777B1 (en) * 2020-06-09 2021-07-20 Monolithic Power Systems, Inc. Manufacturing method of self-aligned DMOS body pickup

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0121107B1 (ko) * 1994-02-15 1997-11-15 김주용 전력용 반도체 장치 및 그 제조방법
KR20060053441A (ko) * 2004-11-15 2006-05-22 매그나칩 반도체 유한회사 디모스 트랜지스터 제조방법
KR20060094464A (ko) * 2005-02-24 2006-08-29 산요덴키가부시키가이샤 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253075B1 (ko) * 1997-05-15 2000-04-15 윤종용 고내압 반도체 장치 및 그의 제조 방법
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
US6372579B1 (en) * 1999-03-04 2002-04-16 United Microelectronics Corp. Producing laterally diffused metal-oxide semiconductor
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
KR100589489B1 (ko) * 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
US7791161B2 (en) * 2005-08-25 2010-09-07 Freescale Semiconductor, Inc. Semiconductor devices employing poly-filled trenches

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0121107B1 (ko) * 1994-02-15 1997-11-15 김주용 전력용 반도체 장치 및 그 제조방법
KR20060053441A (ko) * 2004-11-15 2006-05-22 매그나칩 반도체 유한회사 디모스 트랜지스터 제조방법
KR20060094464A (ko) * 2005-02-24 2006-08-29 산요덴키가부시키가이샤 반도체 장치

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