KR100194668B1

KR100194668B1 - 전력용 절연 게이트 바이폴라 트랜지스터

Info

Publication number: KR100194668B1
Application number: KR1019950046784A
Authority: KR
Inventors: 오광훈
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-12-05
Filing date: 1995-12-05
Publication date: 1999-07-01
Anticipated expiration: 2015-12-05
Also published as: US5861638A; CN1075668C; JPH09186323A; CN1156905A; KR970054375A

Abstract

본 발명은 전력용 절연 게이트 바이폴라 트랜지스터에 관한 것으로서, IGBT의 순방향 전압 특성을 변화시키지 않으며, 한쪽의 이미터 영역에 이미터 영역과 전도형이 다른 확산영역을 부분적으로 형성하여, 스위칭오프시에 오프 채널이 형성되도록 한다, 스위칭 오프시에 형성되는 오프 채널을 통하여 정공 전류가 흐르도록 하여, 스위칭 특성에 큰 영향을 미치는 정공의 소멸속도를 증가하여 스위칭 특성을 향상하는 절연 게이트 바이폴라 트랜지스터이다.

Description

전력용 절연 게이트 바이폴라 트랜지스터

제1도는 N 채널의 절연 게이트 바이폴라 트랜지스터의 단면도.

제2도는 종래의 절연 게이트 바이폴라 트랜지스터의 단위 셀과 MCT(MOS control thyristor)단위 셀을 일정한 비율로 소자에 다수로 배열시킨 반도체장치의 구조를 도시한 단면도.

제3도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 구조를 도시한 단면도.

제4도는 본 발명에 의한 절연 게이트 바이롤라 트랜지스터의 한 실시예를 나타내는 평면도.

제5도는 제4도의 선 AA'를 기준으로 자른단면도.

제6도는 본 발명에 의한 실시예로서 스위칭 오프 시 정공의 흐름을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : P⁺형 반도체 기관 20 : N^-형 버퍼층

30 : N^-형 에피층 40 : P형 웰

42, 46 : N⁺형 이미터 영역 44 : N형 이미터 영역

50 : 게이트 산화막 60 : 게이트 단자

70 : 절연막

본 발명은 전력용 절연 게이트 바이폴라 트랜지스터(IGBT : insulated gate bipolar transistor)에 관한 것으로서, 더욱 상세하게는, 스위칭 특성을 향상시킨 전력용 절연 게이트 바이폴라 트랜지스터에 관한 것이다.

일반적으로 절연 게이트 바이폴라 트랜지스터는 전력용 반도체 소자로서, 기존의 전력용 MOSFET의 전도 손실(conduction loss)을 효과적으로 줄일 수 있도록 고안된 소자이다.

절연 게이트 바이폴라 트랜지스터는 MOS 게이트 구조를 가지고 있어 전압으로 구동되며, 그 출력 특성은 바이폴라 트랜지스터의 특성과 유사하다.

제1도는 N 채널의 절연 게이트 따라 바이폴라 트랜지스터의 단면도이다.

N 채널 IGBT의 기본 구조는 VDMOS(vertical double diffuse MOS)구조와 수직 PNP 트랜지스터(vertical PNP transistor) 구조가 결합된 구조로써, P형 기판 위에 N형의 에피층과 DMOS(double diffuse MOS)셀이 형성된 모습이다.

제1도에서 도시한 바와 같이, N채널의 절연 게이트 바이폴라 트랜지스터에는, P⁺형 반도체 기판(110)위에 N⁺형 버퍼층(120)이 형성되어 있고, 버퍼층(120) 위에는 N형의 에피층(130)이 형성되어 있다. 에피층(130)에는 P형 웰(140)이 형성되어 있으며, 웰(140)에는 서로 간격을 둔 N⁺형 이미터 영역(142)이 형성되어 있다. 웰(140)은 고농도와 저농도 영역을 동시에 갖는 구조로 되어 있다. 웰(140)의 일부와 에피층(130)의 표면에는 게이트 산화막(150)이 형성되어 있고, 그 위에는 게이트 단자(160)가 형성되어 있다. 게이트 단자(160)는 절연막(170)으로 둘러싸여 있다. N⁺형 이미터 영역(142)과 그 사이 P⁺형 웰(140)의 표면은 전기적으로 단락되어(short되어) 이미터 전극(180)을 형성하고 있다. 기판(10)의 다른 쪽의 표면에는 컬렉터 전극(182)이 형성되어있다.

일반적으로 절연게이트 바이폴라 트랜지스터의 높은 내압 특성을 위하여 에피층(130)은 저농도로 두껍게 형성하고, 에피층(130)과 도전형이 다른 기판(110)은 도통시 캐리어(carrier)를 에피층(130) 내로 주입하는 역할을 한다.

이와 같은 절연 게이트 바이폴라 트랜지스터에서, 게이트(160)에 양의 전압을 소자의문턱 전압이상으로 인가하면 게이트 산화막(150) 하단P형 웰(140) 표면에 역전층이 형성되고, 컬렉터 전극(182)과 이미터 전극(180)양단의 바이어스가 순방향 바이어스 상태이면 역전층을 통하여 전자가 N⁺형 이미터 영역(142)으로부터 에피층(130)으로 흐른다.

이전자의 흐름은 P⁺형 기판(110), N형 에피층(130), P형 웰(140)로 구성되는 PNP 바이폴라 트랜지스터의 베이스 전류와 같은 역할을 하며, 이 때 P⁺형 기판(110)에서 N⁺형 버퍼층(120)을 거쳐서 N형 에피층(130)으로 정공이 주입되어 소자는 도통 상태에 도달하게 된다.

P⁺형 기판(110)으로부터 주입된 에피층(130) 내의 잉여 캐리어인 정공은 고준위 주입(high level injection) 상태로 에피층(130)의 전기전도도를 증가시키며, TGBT의 도통시 순방향 전압 강하가 매우 낮은 전도 특성을 갖도록 작용 한다.

잉여 정공들의 일부는 에피층(130) 내에서 역전층을 통하여 유입된 전자와 재결합하고, 남은 정공들은 역방향 바이어스 상태인 N형 에피층(130)과 P⁺형 웰(140)접합을 통하여 이미터 전극(180)으로 흘러간다.

반면 에피층(130) 내의 전자들은, 일부는 정공과 재결합되고, 남은 전자들은 P⁺형기판(110)으로 역주입되어 컬렉터 전극(182)으로 이동한다.

이와 같은 원리에 의해서 IGBT의 도통 상태에서는 전자에 의한 전류와 정공에 의한 전류가 동시에 흐르게 되며, 이 바이폴라 출력특성에 의하여 유니폴라(unipolar) 소자인 MOSFET에 비하여 우수한 출력 특성을 갖는 것이다.

한편, 도통 상태의 IGBT를 스위칭 오프하기 위해서는 게이트 단자(150)의 바이어스를 이미터 전극(180)과 단락시키거나 또는 음의 게이트 바이어스를 인가하여 전자 전류의 흐름을 제한하여야 한다.

이때, 게이트 산화막(150) 하단에 형성되었던 역전층이 소멸되어 역전층을 통한 전자의 이동은 불가능하게 되고, N형 에피층(130) 내에 흐르고 있는 전자들의 일부는 정공과 재결합하여 사라지고 남은 전자들은 P⁺형 기판(110)으로 역주입되어 사라지며 전자 전류에 해당하는 양 만큼의 전류가 빠르게 감소한다.

그러나, N형 에피층(130) 내에 존재하는 정공은 전자와 재결합하며 감소하는데 소수 캐리어 수명(lifetime)에 따라 느리게 감소하게 되고, 일부는 P형 웰(140)을 통하여 이미터 전극(180)으로 빠져 나가 스위칭 오프시 잔류(tail)전류 성분으로 남아 있게 된다.

스위칭 오프시, 컬렉터 전류가 감소하면 전원 전압 바이어스 모두가 컬렉터(182)와 이미터(180) 양단에 걸려 소자에 걸리는 전압은 빠르게 증가하게 된다.

컬렉터(182)와 이미터(180) 양단에 증가하는 전압은 N형 에피층(130)과 P형 웰(140)접합에 역방향 바이어스가 되고, 이때 형성되는 궁핍층은 바이어스 증가에 따라 점점 넓어진다. 이에 따라 에피층(130) 내의 잉여정공들은 공핍층 내의 강한 전계에 이끌려 이미터 전극(180)으로 스위핑(sweeping)하여 소멸된다.

이와 같은 현상에 의하여 IGBT는 스위칭 오프시 잉여 정공에 의한 잔류 전류에 의하여 유니폴라 소자인 MOSFET에 비하여 비교적 큰 스위칭 손실을 나타낸다. 따라서 스위칭 오프시 소수 캐리어인 정공을 효과적으로 제거할 수 있도록 정공 전류 통로(path)를 형성시켜 주는 구조가 제안되었다.

다음은 위의 제안된 구조를 도면을 참고로 하여 상세하게 설명한다.

제2도는 종래의 절연 게이트 바이폴라 트랜지스터의 단위 셀과 MCT(MOS control thyristor) 단위 셀을 일정한 비율로 다수 배열시킨 반도체장치의 구조를 도시한 단면도이다.

제2도에 도시한 바와 같이 종래의 반도체 장치에는, P⁺형 반도체기판(210) 위에 N형의 에피층(230)이 형성되어 있고, 에피층(230)에는 P형 웰(240,244)이 서로 간격을 두고 형성되어 있는데, 접합 깊이가 깊은 웰(244)과 얕은 웰(240)이 적당한 비율로 형성되어 있으며, 얕은 웰(240)은 확산에 의하여 고농도에서 저농도의 분포를 갖는다. 여기서 깊은 웰(244)부분은 MCT 단위 셀(M)이 형성될 부분이고, 얕은 웰(240)부분은 IGBT 단위 셀(I)이 형성될 부분이다.

깊은 웰(244)에는 N형 웰(246) 형성되어 있고, 그안에 서로 간격을 둔 P⁺형 확산 영역(248)이 형성되어 있다. 얕은 웰(240)에는 N⁺형 이미터 영역(242)이 서로 간격을 두고 형성되어 있다. 깊은 웰(244)한쪽의 P⁺형 확산 영역(248)과 얕은 웰(240) 한쪽의 N⁺형 이미터 영역(242) 사이의 기판(246,244,230,240) 표면에는 게이트 산화막(250)이 형성되어 있으며, 그위에는 게이트 단자(260)가 형성되어 있고, 게이트 단자(260)는 절연막(270)으로 싸여 있다. 게이트 단자(260)가 형성되어 있는 전면에 캐소드 전극(280)이 형성되어 있고, 다른 쪽 면에는 애노드 전극(282)이 형성되어 있다.

이러한 종래의 반도체 장치에서는 스위칭 오프시 게이트(260)에 인가되는 음의 바이어스에 의하여 MCT 셀 내의 N형 웰(246)에 형성되는 P형 채널을 통하여 N형 에피층의 잉여 캐리어인 정공이 이미터 전극으로 흘러가게 된다.

그러나, 이러한 종래의 반도체 장이에서는 MCT 단위 셀과 IGBT 단위 셀에 형성되는 서로 다른 도전형의 웰(246,240)을 일정 깊이에 동시에 형성하여야 하므로 통상의 IGBT 제조 공정 외의 별도의 마스크 단계를 추가로 진행하여야 한다. 또, MCT 단위 셀의 베이스 또는 깊은 웰(244)의 접합 깊이는 IGBT 단위 셀의 베이스 또는 얇은웰(240)의 접합 깊이에 비하여 깊어야 하므로, 동일한 내압을 얻기 위해서는 기존 에피층에 비하여 더욱 두꺼운 에피층이 요구된다. 이 경우 도통 상태에서의 저항이 증가하고, 전류 통로의 증가로 스위칭 손실이 커진다는 문제점이 있다.

그리고, 종래의 반도체 장치에서는 MCT 단위 셀의 베이스 접합 깊이에 의하여 결정되는 깊은 웰(244)의 N 채널 길이가 보통의 IGBT의 채널 길이에 비하여 매우 길어지고, 이 길어진 채널은 온 저항의 큰 요소로 작용한다는 문제점이 있다. 또, 한 소자 상에 서로 다른 두 가지형태의 셀을 독립적으로 배열하는 구조이기 때문에 각각의 셀의 배치에 따라 스위칭 오프시 전류 집중 현상을 효과적으로 배제하기 어렵기 때문에 안전동작영역을 (SOA) 크게 하기 어렵다. MCT 셀에 의하여 유기되는 고전류는 근본적으로 사이리스터(thyrister)의 래칭(latching)특성을 이용한 것이므로 이를 효과적으로 배분하지 못할 경우, 스위칭 오프시 IGBT 셀에 래칭 현상을 초래하여 소자를 파괴시킬 수 있다는 문제점이 있다.

본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 스위칭 오프시 잉여 소수 캐리어에 의한 스위칭 손실을 효과적으로 감소 시킬 수 있도록 IGBT 셀구조에 오프 채널을 형성하여 절연 게이트 바이폴라 트랜지스터의 스위칭 오프시 정공 전류의 흐름이 스위핑(sweeping)작용에 비하여 용이하도록 하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 전력용 절연 게이트 바이폴라 트랜지스터는, 제1도전형의 반도체 기관, 반도체 기관위에 형성되어 있는 제2도전형의 도전층, 제2도전형의 도전층안에 형성되어 있는 제1도전형의 웰, 웰 안에 형성되어 있는 제2도전형의 제1이미터 영역, 웰 안에 제1이미터 영역과 간격을 두고 형성되어 있는 제2이미터 영역, 제2이미터 영역 안에 형성되어 있는 제1도전형의 확산 영역, 제1이미터 영역과 도전층 사이의 제1도전형 웰과 도전층의 표면에 형성되어 있는 제1게이트 산화막, 제2이미터 영역의 일부와 도전층 그리고 그 사이에 제1도전형 웰의 표면에 형성되어 있는 제2게이트 산화막, 제1게이트 산화막과 제2게이트 산화막 위에 형성되어 있는 게이트 단자, 게이트 단자를 에워 싸도록 형성되어 있는 절연막을 포함하고 있다. 또한, 제1도전형의 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 제 2도전형의 반도체층, 상기 제2도전형의 반도체층 안에 형성되어 있는 제1도전형의 웰, 상기 제1도전형 웰 안에 형성되어 있는 제2도전형의 제1이미터영역, 상기 제1도전형 웰 안에 상기 제1이미터 영역과 간격을 두고 형성되어 있는 제2도전형의 제2이미터 영역, 상기 제1이미터 영역의 일부에 상기 제1이미터 영역과 연결되고, 상기 제2이미터 영역과 간격을 두고 형성되어 있는 제3이미터 영역, 상기 제2이미터 영역의 일부에 상기 제2이미터 영역과 연결되고, 상기 제1이미터 영역, 상기 제3이미터 영역과 간격을 두고 형성되어 있는 제4이미터 영역, 상기 제3이미터 영역과 상기 제4이미터 영역 안에 형성되어 있는 제1도전형의 확산 영역, 상기 제3이미터 영역의 일부와 상기 제3이미터 영역, 상기 제1이미터 영역과 상기 반도체층 사이의 상기 제1도전형 웰과 상기 반도체층의 표면에 형성되어 있는 제1게이트, 상기 제4이미터 영역의 일부와 상기 반도체층 그리고 상기 제2이미터 영역과 상기 반도체층 사이의 상기 제1도전형 웰의 표면에 형성되어 있는 제2게이트를 포함하고 있다.

여기서 이미터 영역 사이의 반도체층을 기준으로 제1이미터 영역과 제2이미터 영역이 대응되고 제3이미터 영역과 제4이미터 영역이 대응되도록 설계할 수 있는데, 이 때, 제1이미터 영역과 제2이미터 영역 사이의 반도체층의 일부를 고농도로 형성할 수 있다.

또한, 이미터 영역 사이의 반도체층을 기준으로 제1이미터 영역과 제4이미터 영역이 대응되고, 제3이미터 영역과 제2이미터 영역이 대응되도록 할 수도 있다.

본 발명에 따른 이러한 전력용 절연 게이트 바이폴라 트랜지스터에서는 IGBT의 순방향 전압 특성을 변화시키지 않으며, 한쪽의 이미터 영역에 이미터 영역과 전도형이 다른 확산 영역을 부분적으로 형성하여, 스위칭 오프시에 오프 채널이 형성되도록 한다.

스위칭 오프시에 형성되는 오프 채널를 통하여 정공 전류가 흐르도록 하여, 스위칭 특성에 큰 영향을 미치는 정공의 소멸 속도를 증가하여 스위칭 특성을 향상하게 된다.

그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 전력용 절연 게이트 바이폴라 트랜지스터의 실시예를 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.

제3도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 구조를 도시한 단면도이다. 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 기본 구조는 통상의 IGBT의 기본 구조와 동일한 형태이나, 스위칭 특성의 향상을 위하여 N⁺형 이미터 구조를 변형하여 두 개의 채널 구조를 갖는다.

제3도는 도시한 바와 같이 본 발명의 실시예에 따른 절연 게이트 바이폴라 트랜지스터에는, P⁺형 반도체 기판(10)의 한 쪽 면으로 N⁺형의 버퍼층(20)이 형성되어 있고, 버퍼층(20) 위에 N^_형의 에피층(30)이 형성되어 있다. 에피층(30)에는 P형웰(40)이 형성되어 있고, 그 안에 N⁺형 이미터 영역(42)이 형성되어 있고, N⁺형 이미터 영역(42)과 간격을 두고 N형의 이미터 영역(44)이 형성되어 있다. N형 이미터 영역(44)은 N⁺형 이미터 영역(42)의 깊이보다 깊으며, N⁺형 영역(46)을 포함하고 있으며 내부에 P⁺형 확산 영역(48)이 형성되어 있다. N형 이미터 영역(44)의 일부와 P형 웰(40)의 표면의 일부, 에피층(30) 표면에는 게이트 산화막(50)이 형성되어 있다. 그리고, 다른 한 쪽의 N⁺형 이미터 영역(42)과 에피층(30)사이의 P형 웰(40)과 에피층(30)표면에도 게이트 산화막(50)이 형성되어 있다. 게이트 산화막(50) 위에는 게이트 단자(60)가 형성되어 있고, 게이트 단자(60)는 절연막(70)으로 둘러 싸여 있다. P형 웰(40)이 형성되어 있는 기판(10)표면에는 이미터 전극이 형성되고, 그 반대쪽 면에는 콜렉터 전극이 형성될 수 있다.

이러한 절연 게이트 바이폴라 트랜지스터 N⁺형-N형 이미터 영역(44,46) 안에 P⁺형 확산 영역(48)이 형성되어 있는 구조에서는, 스위칭 온상태에서는 전자P⁺형 확산 영역(48) 주위를 돌아 외부의 P형 웰(40)에 형성되는 N 채널(온 채널)을 통하여 흐르게 된다. 또한 스위칭 오프시에는 에피층 내의 정공이 N⁺형-N형 이미터 영역(44,46) 내의 N형 영역(44)에 형성되는 P채널(오프 채널)을 통하여 이미터 단자로 빠져나간다. 채널을 통하여 정공이 흘러가기 때문에 짧은 시간 동안 많은 정공이 빠져 나가서 스위칭 시간을 감소시켜 준다.

스위칭 오프시 정공의 흐름은 도면의 화살표를 참조한다.

제4도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 한실시예를 나타내는 평면도로서, 위에서 볼 때, 점대칭인 구조로 되어있다.

제4도에서 도시한 바와 같이, 에피층(30) 내에 형성되어 있는 P형 웰(40) 안에 N⁺형 이미터 영역(42)이 형성되어 있으며 그 한 쪽 끝부분은 N형 이미터 영역(44)과 연결되어 N⁺형-N형의 이미터 영역(44,46)을 이루고 있다. 또한 N⁺형-N형 이미터 영역(44,46)안에는 P⁺형 확산 영역(48)이 형성되어 있다. 그리고, P형 웰(40) 안에는 N⁺형의 이미터 영역(42)과 간격을 두고 P⁺형 확산 영역(48)을 포함하는 N⁺형-N형의 이미터 영역(44,46)이 형성되어 있으며, 이 이미터 영역(44,46)의 끝부분에 이 이미터 영역(44,46)과 연결된 N⁺형 이미터 영역(42)이 형성되어 있다. 이 N⁺형 이미터 영역(42)은 한 쪽 옆의 N⁺형 -N형의 이미터 영역(44,46)과 간격을 두고 있다.

제4도에 나타나 있는 Ln은 스위치 온 시 형성되는 N 채널의 길이를 나타내며, Lp는 스위치 오프 시 형성되는 P채널의 길이를 나타낸다.

제5도는 제4도의 선AA'를 기준으로 자른 단면도이다.

제5도에 도시한 바와 같이, N형의 이미터 영역(44)의 접합 깊이(Dn₁)가 N⁺형의 이미터 영역(46)의 접합깊이(Dn₂)보다 깊다.

제6도는 본 발명에 의한 실시예로서 스위치 오프 시 정공의 흐름을 나타낸 단면도이다.

제6도에서 도시한 바와 같이, 제3도에서 도시한 셀들이 에피(30)층 내에 서로 간격을 두고 다수가 형성되어 있다. 이 때, 게이트 단자(60)의 하부 P형 웰(40) 사이에 에피층(30)을 JFET 영역이라고 한다. 여기서 화살표는 스위칭 오프시 정공의 흐름을 나타낸다. 오프 채널(P 채널)이 없는 N⁺형 이미터 영역(42) 사이의 JFET 영역에 에피층(30)에 비하여 고농도 영역(32)을 국부적으로 형성한다. 그 결과로 N 영역(32) 주위에는 정공의 움직임을 제한하는 전위 장벽이 생기게 되고 정공은 이 영역을 피하여 이동하게 되므로, 스위칭 오프시 정공의 이동이 오프 채널(P 채널 )방향으로 더욱 쉽게 유도되며 정공의 소멸이 더욱 용이해 진다.

또한 고농도의 N 영역(32)은 도통시 JFET 저항 성분을 줄이는 역할을 하므로 전도 특성 또한 개선이 되며 오프 채널 방향으로 흘러가는 전류의 일부를 유도하여 래치 특성에 안정적으로 될 수 있도록 한다.

다음은 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 제조 방법에 대한 간단한 설명이다.

고농도의 P⁺형 기판(10) 위에 5-30 ㎛의 두께로, 농도가 5E16-2E17/㎤ 정도의 N⁺형 버퍼층(20)을 형성하고 이 버퍼층(20) 위에 고내압을 견딜 수 있도록 20 ohm이상의 저항을 갖는 에피층(30)을40㎛ 이상을 성장시킨다.

기판(10) 표면에 게이트 산화막(50)을 600-1500Å 성장시키고, 폴리실리콘을 중착, 식각하여 게이트 영역(G)과 액티브 셀 영역(AC)을 정의한다. 이때, 폴리실리콘 게이트 단자(60)의 넓이는 IGBT의 전류-전압 특성을 결정하는 중요한 요소가 되며, P채널과 N채널이 동시에 존재하는 N⁺형-N형 이미터 영역에 의해서 JFET 영역이 좁아지지 않도록 일반적인 IGBT 구조에 비하여 게이트 단자(60)를 넓게 설계한다. 폴리실리콘 게이트 단자(60)가 형성된 후 자기정합적(self-align) 방법에 의하지 않고 별도의 마스크 단계를 이용하여 P형 이온을 저농도로 주입한다. 그리고, 다시 P형 이온을 고농도로 주입하고 확산시켜 엑트브 P형 웰(40)을 형성한다. 이 때 P형 웰(40)의 양방향 채널 길이는 오프 채널을 고려하여 비대칭으로 형성한다. 또한 P형 웰(40)의 접합 깊이는 전도 손실 및 내압 크기에 따라 결정하여야 하며 4-10㎛ 범위에서 결정하는 것이 바람직하다.

P형 웰(40) 형성 후 오프 채널을 형성하도록 N 이미터 영역(44)을 형성한다. 이때 N 이미터 영역(44)의 농도는 스위칭 오프시 인가되는 음의 게이트 바이어스를 고려하여 P 채널이 충분히 생길 수 있도록 농도를 결정하여야 하며 접합 깊이는 공정 허용 한계 이내에서 낮게 하는 것이 IGBT의 래치 특성을 개선하는 데 효과적이다.

오프 채널 공정을 진행한 후 N형 이미터 영역(44) 안에 N⁺형 이미터 영역(46)과 P⁺형 확산영역(48)을 형성하여 제3도에서와 같은 구조를 형성한다. 오프 채널이 형성되는 N형 이미터 영역(44)에는 먼저 P형 이온을 고농도로 주입한 후 컨택 부위에 고농도의 N형 영역(46)이 다른 N⁺형 이미터 영역(42)과 동시에 형성되어 오믹(ohmic)컨택이 되도록 이온 주입을 한 다음 확산 공정으로 P⁺형 확산 영역(48), N⁺형 이미터 영역(46)을 동시에 형성한다.

이상과 같은 방법으로 제조한 이중 채널 IGBT는 이미터 전위에 대하여 게이트에 문턱전압 이상의 비아어스를 인가하고 컬렉터-이미터간 순방향 바이어스를 가하면 P형 웰(40)에 형성된 N 채널에 의하여 전자 전류가 흐르고 P⁺형 기판(10)에서 N^-형 에피층(30)으로 정공이 주입되어 정상적인 IGBT의 동작상태가 된다.

이때 오프 채널 방행의 N⁺형-N형의 이미터 영역(46,44)으로 이루어진 이미터가 보통의 IGBT에서의 이미터 구조보다 상대적으로 커져 래치특성에 영향을 줄 것으로 예상할 수 있으나, 오프 채널을 효과적으로 배열하면 래치를 억제할 수 있다. N⁺형-N형 이미터(46,44)에서 전체의 접합 깊이에 비하여 N⁺형 이미터(46)의 접합 깊이가 작고 또한 그부위의 P형 농도가 고농도가 되므로 도통 상태에서의 정공의 이동은 N⁺형 이미터 영역(46) 하단의 짧은전류 통로(path)를 따라 이동하게 된다. 한편 제3도에서 양 방향의 N 채널 길이를 비교하여 볼 때 오 프채널 쪽이 길어지므로 채널 저항이 증가하고 결과적으로 채널을 통하여 흐르는 전자 전류도 작아지고 그 부분의 정공 전류 또한 작아지므로 래치에 안정적이다. 특히 본 발명에서 N 채널(온 채널)과 P 채널(오프채널)의 비율은 전류 전도에 기여하는 전자 전류와 정공 전류의 비율에 따라 결정되어야 할 사항으로 보통의 경우 IGBT의 게인(gain)이 1보다 작으므로 온 채널에 대한 오프 채널의 비율은 1 보다 작게 설계하는 것이 바람직하다.

따라서, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터는 IGBT의 순방향 전압 특성을 변화시키지 않으며, 스위칭 오프시에 P 채널이 형성되도록 하여 정공 전류 흐름의 통로를 만들어 줌으로써, 정공의 소멸 속도를 증가하여 스위칭 특성을 향상하는 효과가 있다.

Claims

제1도전형의 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 제2도전형의 반도체층, 상기 제2도전형의 반도체층 안에 형성되어 있는 제1도전형의 웰, 상기 제1도전형 웰 안에 형성되어 있는 제2도전형의 제1이미터 영역, 상기 제1도전형 웰 안에 상기 제1이미터 영역과 간격을 두고 형성되어 있는 제2도전형의 제2이미터영역, 상기 제2이미터 영역 안에 형성되어 있는 제1도전형의 확산 영역, 상기 제1이미터 영역과 상기 반도체층 사이의 상기 제1도전형 웰과 상기 반도체층의 표면에 형성되어 있는 제1게이트, 상기 제2이미터 영역의 일부와 상기 반도체층 그리고 그 사이의 상기 제1도전형 웰의 표면에 형성되어 있는 제2게이트를 포함하는 전력용 절연 게이트 바이폴라 트랜지스터.
제1항에서, 상기 반도체 기판과 상기 반도체층 사이에 형성되어 있으며 상기 반도체층보다 고농도인 제2도전형의 버퍼층을 더 포함하는 전력용 절연게이트 바이폴라 트랜지스터.
제2항에서, 상기 버퍼층의 두께는 5-30㎛ 인 전력용 절연 게이트 바이폴라트랜지스터.
제2항에서, 상기 버퍼층의 농도는 5E16-2E17/㎤인 전력용 절연 게이트 바이폴라 트랜지스터.
제1항에서, 상기 반도체층의 두께는 40㎛ 이상인 전력용 절연 게이트 바이폴라 트랜지스터.
제5항에서, 상기 반도체층의 저항은 20ohm 이상인 전력용 절연 게이트 바이폴라 트랜지스터.
제1항에서, 상기 제1도전형의 웰은 고농도로 형성되어 있으며 상부층 일부에 저농도층을 포함하는 전력용 절연 게이트 바이폴라 트랜지스터.
제1항에서, 상기 제2이미터 영역은 상기 제1이미터 영역보다 접합 깊이가 깊은 전력용 절연 게이트 바이폴라 트랜지스터.
제1항에서, 상기 제2이미터 영역은 상기 제1도전형 확산 영역을 중심으로 그 주위는 저농도 영역으로 형성되어 있으며, 표면의 일부가 고농도로 형성되어 있는 전력용 절연 게이트 바이폴라 트랜지스터.
제9항에서, 상기 제2이미터 영역의 고농도 영역은 상기 제2이미터 영역의 저농도 영역 및 상기 제1도전형 웰과 접하고 있는 전력용 절연 게이트 바이폴라 트랜지스터.
제1도전형의 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 제2도전형의 반도체층, 상기 제2도전형의 반도체층 안에 형성되어 있는 제1도전형의 웰, 상기 제1도전형 웰 안에 형성되어 있는 제2도전형의 제1이미터 영역, 상기 제1도전형 웰 안에 상기 제1이미터 영역과 간격을 두고 형성되어 있는 제2도전형의 제2이미터 영역, 상기 제1이미터 영역의 일부에 상기 제1이미터 영역과 연결되고, 상기 제2이미터 영역과 간격을 두고 형성되어 있는 제3이미터 영역, 상기 제2이미터 영역의 일부에 상기 제2이미터 영역과 연결되고, 상기 제1이미터 영역, 상기 제3이미터 영역과 간격을 두고 형성되어 있는 제4이미터 영역, 상기 제3이미터 영역과 상기 제4이미터 영역 안에 형성되어 있는 제1도전형의 확산 영역, 상기 제3이미터 영역의 일부와 상기 제3이미터 영역, 상기 제1이미터 영역과 상기 반도체층 사이의 상기 제1도전형 웰과 상기 반도체층의 표면에 형성되어 있는 제1게이트, 상기 제4이미터 영역의 일부와 상기 반도체층 그리고 상기 제2이미터 영역과 상기 반도체층 사이의 상기 제1도전형 웰의 표면에 형성되어 있는 제2게이트를 포함하는 전력용 절연 게이트 바이폴라 트랜지스터.
제11항에서, 상기 제3이미터 영역과 상기 제4이미터 영역은 저농도의 제2도전형으로 이루어져 있으며, 상기 제1도전형 확산 영역을 기준으로 상기 제1도전형 웰의 중심쪽의 표면은 고농도의 제2도전형의 영역으로 형성되어 있는 전력용절연게이트 바이폴라 트랜지스터.
제11항에서, 상기 제1이미터 영역과 상기 제2이미터 영역은 고농도의 제2도전형으로 이루어져 있으며 각각이 상기 제3이미터 영역, 상기 제4이미터 영역의 제2도전형의 고농도 영역과 연결되어 있는 전력용 절연 게이트 바이폴라 트랜지스터.
제11항에서, 상기 제1이미터 영역과 상기 제2이미터 영역의 접합 깊이보다 상기 제3이미터 영역과 상기 제4이미터 영역의 접합 깊이가 깊은 절연 게이트 바이폴라 트랜지스터.
제11항에서, 상기 제1이미터 영역은 사이의 반도체층을 기준으로 상기 제4이미터 영역과 나란하게 형성되어 있으며, 상기 제2이미터 영역은 상기 제3이미터 영역과 대응하게 형성되어 있는 전력용 절연 게이트 바이폴라 트랜지스터.
제11항에서, 상기 제1이미터 영역은 사이의 반도체층을 기준으로 상기 제2이미터 영역과 나란하게 형성되어 있으며, 상기 제3이미터 영역은 상기 제4이미터 영역과 대응하게 형성되어 있는 전력용 절연 게이트 바이폴라 트랜지스터.
제16항에서, 상기 제1이미터 영역과 상기 제2이미터 영역 사이의 반도체층의 일부가 고농도의 제2도전형으로 형성되어 있는 전력용 절연 게이트 바이폴라 트랜지스터.