JP3218267B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＩＳ部を有する半導
体装置に関し、特に、半導体基板表面側に横型に形成さ
れ、ＩＣに集積可能な高電圧用ＭＩＳＦＥＴに関するも
のである。
体装置に関し、特に、半導体基板表面側に横型に形成さ
れ、ＩＣに集積可能な高電圧用ＭＩＳＦＥＴに関するも
のである。
【０００２】
【従来の技術】１つの半導体集積回路装置内に集積可能
な高電圧用ＭＩＳ型スイッチングデバイスのうち、代表
的なｎチャネル型ＭＯＳＦＥＴを、図１０に示す。図１
０において、ｐ- 型半導体基板１１の表面は、二酸化珪
素層１２によって被覆されている。ｐ- 型半導体基板１
１の表面側に、金属ドレイン電極４２が導電接続するｎ
+ 型ドレイン１７が形成されている。このｎ+ 型ドレイ
ン１７から横方向に離間して、ｎ+ 型ソース１８が形成
され、ｐ+ 型領域２３は、ｎ+ 型ソースの隣りにｎ+ 型
ドレイン１７から遠い位置に形成される。金属ソース電
極４１は、ｐ+ 型領域２３とｎ+ 型ソース１８に導電接
続する。多結晶シリコンゲート４３はゲート電極であ
り、このゲート電極が基板表面上に二酸化ケイ素層１２
の極めて薄くなっている部分を介在しかつゲートの下の
基板表面側でこのゲートにより反転され得るチャネルか
ら絶縁されるように、ソース電極４１とドレイン電極４
２との間に配置されている。絶縁層４５はこのゲート電
極４３と二酸化珪素層１２とを被覆している。ゲート電
極４３の下には、しきい値電圧を調整するｐ型打ち込み
層２０と突き抜け降伏電圧を改善するｐ型打ち込み層２
１がある。ｎ- 型拡散領域１５はオフセットドレイン領
域を形成しており、多結晶シリコンゲート４３の下から
ｎ+ 型ドレイン１７までこのｎ+ 型ドレイン１７の反対
側と同じ距離だけ （４） 延在している。また、ｎ- 型拡散領域１５の表面側に
は、ｐ型の不純物層３１が形成されている。
な高電圧用ＭＩＳ型スイッチングデバイスのうち、代表
的なｎチャネル型ＭＯＳＦＥＴを、図１０に示す。図１
０において、ｐ- 型半導体基板１１の表面は、二酸化珪
素層１２によって被覆されている。ｐ- 型半導体基板１
１の表面側に、金属ドレイン電極４２が導電接続するｎ
+ 型ドレイン１７が形成されている。このｎ+ 型ドレイ
ン１７から横方向に離間して、ｎ+ 型ソース１８が形成
され、ｐ+ 型領域２３は、ｎ+ 型ソースの隣りにｎ+ 型
ドレイン１７から遠い位置に形成される。金属ソース電
極４１は、ｐ+ 型領域２３とｎ+ 型ソース１８に導電接
続する。多結晶シリコンゲート４３はゲート電極であ
り、このゲート電極が基板表面上に二酸化ケイ素層１２
の極めて薄くなっている部分を介在しかつゲートの下の
基板表面側でこのゲートにより反転され得るチャネルか
ら絶縁されるように、ソース電極４１とドレイン電極４
２との間に配置されている。絶縁層４５はこのゲート電
極４３と二酸化珪素層１２とを被覆している。ゲート電
極４３の下には、しきい値電圧を調整するｐ型打ち込み
層２０と突き抜け降伏電圧を改善するｐ型打ち込み層２
１がある。ｎ- 型拡散領域１５はオフセットドレイン領
域を形成しており、多結晶シリコンゲート４３の下から
ｎ+ 型ドレイン１７までこのｎ+ 型ドレイン１７の反対
側と同じ距離だけ （４） 延在している。また、ｎ- 型拡散領域１５の表面側に
は、ｐ型の不純物層３１が形成されている。
【０００３】このＭＯＳＦＥＴにおいて、ドレイン電極
４２と、ソース電極４１、半導体基板１１およびゲート
電極４３との間に電圧を印加してオフセットドレイン領
域であるｎ- 型拡散領域１５と半導体基板１１とのｐｎ
接合面から第１の空乏層を広げ、このオフセットドレイ
ン領域とｐ型不純物層３１とのｐｎ接合面より第２の空
乏層を広げたとき、この第１と第２の空乏層が接続しオ
フセットドレイン領域をピンチオフして完全に空乏化
し、同時に第２の空乏層はｐ型不純物層３１を完全に空
乏化するので、電圧は空乏化したオフセットドレイン領
域とｐ型不純物層の全域にわたって分布し、基板表面で
局所的な電界の強さが緩和されて高い降伏電圧が得られ
る。オフセットドレイン領域であるｎ- 型拡散領域１５
は、第１と第２の空乏層によって完全に空乏化するよう
に、その正味の電荷数は約２×１０12／cm2 に設定さ
れ、ｐ型不純物層３１は、第２の空乏層によって完全に
空乏化するように、その正味の電荷数は約１×１０12／
cm2 に設定される。
４２と、ソース電極４１、半導体基板１１およびゲート
電極４３との間に電圧を印加してオフセットドレイン領
域であるｎ- 型拡散領域１５と半導体基板１１とのｐｎ
接合面から第１の空乏層を広げ、このオフセットドレイ
ン領域とｐ型不純物層３１とのｐｎ接合面より第２の空
乏層を広げたとき、この第１と第２の空乏層が接続しオ
フセットドレイン領域をピンチオフして完全に空乏化
し、同時に第２の空乏層はｐ型不純物層３１を完全に空
乏化するので、電圧は空乏化したオフセットドレイン領
域とｐ型不純物層の全域にわたって分布し、基板表面で
局所的な電界の強さが緩和されて高い降伏電圧が得られ
る。オフセットドレイン領域であるｎ- 型拡散領域１５
は、第１と第２の空乏層によって完全に空乏化するよう
に、その正味の電荷数は約２×１０12／cm2 に設定さ
れ、ｐ型不純物層３１は、第２の空乏層によって完全に
空乏化するように、その正味の電荷数は約１×１０12／
cm2 に設定される。
【０００４】
【発明が解決しようとする課題】図１０のように、基板
表面側に横型に形成される高電圧用ＭＯＳＦＥＴであっ
て、耐電圧が７５０ボルトから８００ボルトの範囲にあ
るデバイスは、同じ耐電圧範囲にある縦型２重拡散ＭＯ
ＳＦＥＴ（ＤＭＯＳＦＥＴ）と比較して、積Ｒｏｎ×Ａ
（ここにＲｏｎは線形領域内のオン抵抗、またＡはその
デバイスによって占められる面積である）が、１．３倍
から１．４倍大きな値となってしまう。従って、図１０
のような横型ＭＯＳＦＥＴにおいて縦型ＤＭＯＳＦＥＴ
と同等のオン抵抗を実現するためには、チップの面積を
それ相応に大きくして抵抗を下げる必要があるのだが、
チップ面積を大きくすると、チップコストは上がり、Ｍ
ＯＳＦＥＴの入力容量は大きくなってしまう。より低価
格、低損失で高速なデバイスを実現するためには、オン
抵抗と同時に入力容量も小さくする必要があり、その （５） ためにはＲｏｎ×Ａを小さくしなければならない。Ｒｏ
ｎ×Ａを小さくするためには、オフセットドレイン領域
の不純物濃度を高く設定して、この領域の抵抗値を小さ
くするのが最も効果的であるが、耐電圧を確保するため
には、オフセットドレイン領域の正味の電荷数を約２×
１０12／cm2 よりも上げることはできない。結果とし
て、図１０のような構造で、Ｒｏｎ×Ａを縦型ＤＭＯＳ
ＦＥＴと同等のレベルにまで下げることは難しい。
表面側に横型に形成される高電圧用ＭＯＳＦＥＴであっ
て、耐電圧が７５０ボルトから８００ボルトの範囲にあ
るデバイスは、同じ耐電圧範囲にある縦型２重拡散ＭＯ
ＳＦＥＴ（ＤＭＯＳＦＥＴ）と比較して、積Ｒｏｎ×Ａ
（ここにＲｏｎは線形領域内のオン抵抗、またＡはその
デバイスによって占められる面積である）が、１．３倍
から１．４倍大きな値となってしまう。従って、図１０
のような横型ＭＯＳＦＥＴにおいて縦型ＤＭＯＳＦＥＴ
と同等のオン抵抗を実現するためには、チップの面積を
それ相応に大きくして抵抗を下げる必要があるのだが、
チップ面積を大きくすると、チップコストは上がり、Ｍ
ＯＳＦＥＴの入力容量は大きくなってしまう。より低価
格、低損失で高速なデバイスを実現するためには、オン
抵抗と同時に入力容量も小さくする必要があり、その （５） ためにはＲｏｎ×Ａを小さくしなければならない。Ｒｏ
ｎ×Ａを小さくするためには、オフセットドレイン領域
の不純物濃度を高く設定して、この領域の抵抗値を小さ
くするのが最も効果的であるが、耐電圧を確保するため
には、オフセットドレイン領域の正味の電荷数を約２×
１０12／cm2 よりも上げることはできない。結果とし
て、図１０のような構造で、Ｒｏｎ×Ａを縦型ＤＭＯＳ
ＦＥＴと同等のレベルにまで下げることは難しい。
【０００５】
【課題を解決するための手段】本発明に係わる半導体装
置は、半導体基板の表面側に形成され、ソース、ゲート
及びドレインを有する高電圧ＭＩＳＦＥＴを備える半導
体装置であって、このＭＩＳＦＥＴは、ソース、ゲート
及びドレインに対してそれぞれに導電接続する電極とを
有し、ゲートの下の基板表面側に形成されるチャネルか
らドレインまで延在して半導体基板と導電型の異なるオ
フセットドレイン領域（第１のオフセットドレイン領
域）を備えており、第１のオフセットドレイン領域の表
面側には、交互に導電型の異なる３層の不純物層を備え
ている当該半導体装置において、ドレインと、ソース、
半導体基板及びゲートとの間に所望の電圧を印加したと
き、第１のオフセットドレイン領域とこの第１のオフセ
ットドレイン領域の表面側の３層の不純物層とが、少な
くとも局所的にその全厚さにわたって空乏化されるよう
になっており、第１のオフセットドレイン領域の表面側
の３層の不純物層のうち下から２番目に位置して第１の
オフセットドレイン領域と導電型の同じ不純物層が、第
２のオフセットドレイン領域として働き、電流経路とな
るようになっているものである。
置は、半導体基板の表面側に形成され、ソース、ゲート
及びドレインを有する高電圧ＭＩＳＦＥＴを備える半導
体装置であって、このＭＩＳＦＥＴは、ソース、ゲート
及びドレインに対してそれぞれに導電接続する電極とを
有し、ゲートの下の基板表面側に形成されるチャネルか
らドレインまで延在して半導体基板と導電型の異なるオ
フセットドレイン領域（第１のオフセットドレイン領
域）を備えており、第１のオフセットドレイン領域の表
面側には、交互に導電型の異なる３層の不純物層を備え
ている当該半導体装置において、ドレインと、ソース、
半導体基板及びゲートとの間に所望の電圧を印加したと
き、第１のオフセットドレイン領域とこの第１のオフセ
ットドレイン領域の表面側の３層の不純物層とが、少な
くとも局所的にその全厚さにわたって空乏化されるよう
になっており、第１のオフセットドレイン領域の表面側
の３層の不純物層のうち下から２番目に位置して第１の
オフセットドレイン領域と導電型の同じ不純物層が、第
２のオフセットドレイン領域として働き、電流経路とな
るようになっているものである。
【０００６】
【作用】このような本発明においては、前記の第１のオ
フセットドレイン領域に加えて同面積領域内に第２のオ
フセットドレイン領域が形成され、第１のオフセットド
レイン領域と第２のオフセットドレイン領域とにより、
全体としてみたオフセットドレイン領域の正味の電荷数
を約３×１０12／cm2 から４×１０12／cm2 にま （６） で高めることができるため、Ｒｏｎ×Ａを小さくするこ
とが可能となる。このため、本発明による横型の高電圧
用ＭＩＳＦＥＴにおいては、オン抵抗と同時に入力容量
を小さくすることができる。
フセットドレイン領域に加えて同面積領域内に第２のオ
フセットドレイン領域が形成され、第１のオフセットド
レイン領域と第２のオフセットドレイン領域とにより、
全体としてみたオフセットドレイン領域の正味の電荷数
を約３×１０12／cm2 から４×１０12／cm2 にま （６） で高めることができるため、Ｒｏｎ×Ａを小さくするこ
とが可能となる。このため、本発明による横型の高電圧
用ＭＩＳＦＥＴにおいては、オン抵抗と同時に入力容量
を小さくすることができる。
【０００７】前記の第１のオフセットドレイン領域の表
面側の不純物層が、交互に導電型の異なる２層の不純物
層によって構成されているときには、第２のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により下側から空乏化され、この第２のオ
フセットドレイン領域の正味の電荷数を約１×１０12／
cm2 とすることができ、第１のオフセットドレイン領域
と併せて、全体としてみたオフセットドレイン領域の正
味の電荷数を約３×１０12／cm2 に設定することが可能
となる。
面側の不純物層が、交互に導電型の異なる２層の不純物
層によって構成されているときには、第２のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により下側から空乏化され、この第２のオ
フセットドレイン領域の正味の電荷数を約１×１０12／
cm2 とすることができ、第１のオフセットドレイン領域
と併せて、全体としてみたオフセットドレイン領域の正
味の電荷数を約３×１０12／cm2 に設定することが可能
となる。
【０００８】前記の第１のオフセットドレイン領域の表
面側の不純物層が、交互に導電型の異なる３層の不純物
層によって構成されているときには、第２のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により上下から空乏化され、この第２のオ
フセットドレイン領域の正味の電荷数を第１のオフセッ
トドレイン領域と同じく約２×１０12／cm2 とすること
ができ、全体としてみたオフセットドレイン領域の正味
の電荷数を約４×１０12／cm2 に設定することが可能と
なる。
面側の不純物層が、交互に導電型の異なる３層の不純物
層によって構成されているときには、第２のオフセット
ドレイン領域はオフセットドレイン領域とは導電型の異
なる不純物層により上下から空乏化され、この第２のオ
フセットドレイン領域の正味の電荷数を第１のオフセッ
トドレイン領域と同じく約２×１０12／cm2 とすること
ができ、全体としてみたオフセットドレイン領域の正味
の電荷数を約４×１０12／cm2 に設定することが可能と
なる。
【０００９】
【実施例】図１は、本発明の第一実施例によるｎチャネ
ル型ＭＯＳＦＥＴの断面構造図である。ｐ- 型半導体基
板１１の表面側に、ｎ- 型拡散領域１５が形成され、ｐ
-型半導体基板１１は二酸化珪素層１２によって被覆さ
れている。ｎ- 型拡散領域１５がこのＭＯＳＦＥＴの第
１のオフセットドレイン領域を形成する。ｎ- 型拡散領
域１５の表面部分内に、ｎ+ 型ドレイン１７が形成され
ており、このｎ+ 型ドレインから横方向に離間して、ｐ
+ 型領域１９が形成されている。このｐ型領域１９内
に、ｎ+ 型ソース１８が形成されている。ｐ型領域１９
は、このｎ+ 型 （７） ソース１８とｎ- 型拡散領域１５との間で二酸化珪素層
１２の極めて薄くなっている部分に接しており、基板表
面側で適当なゲート構造により反転され得る第１のチャ
ネルを形成する。また、ｎ- 型拡散領域１５の表面側で
ｐ型領域１９とｎ+ 型ドレイン１７との間に、交互に導
電型の異なる２層の不純物層が形成されている。この２
層の不純物層のうち１番下に位置するｐ型不純物層３１
の少なくとも一部分は、二酸化珪素層１２を介在して多
結晶シリコンゲート４３とオーバーラップして二酸化珪
素層１２の極めて薄くなっている部分に接しており、基
板表面側で前記のゲート構造により反転され得る第２の
チャネルを形成する。交互に導電型の異なる２層の不純
物層のうち下から２番目に位置するｎ型不純物層３３
は、第２のチャネルからｎ+ 型ドレイン領域１７まで延
在する第２のオフセットドレイン領域を形成している。
金属ドレイン電極４２は、ｎ+ 型ドレイン１７に導電接
続し、２つの金属ソース電極４１は、少なくともｎ+ 型
ソース１８に導電接続している。多結晶シリコンゲート
４３は、このゲートが基板表面上に基板から僅かにオフ
セットしかつ基板表面側に形成する第１のチャネルと第
２のチャネルとから絶縁されるように、少なくとも２つ
のチャネルの上方で二酸化珪素層１２の極めて薄くなっ
ている部分を介在してソース電極と４２とドレイン電極
４１との間に配置されている。多結晶シリコンゲート４
３はゲート電極であり、絶縁層４５はこのゲート電極と
二酸化珪素層１２とを被覆している。ゲート電極４３及
びドレイン電極４２が、ゲート電極の下で極めて薄くな
っている二酸化珪素層１２の部分に比して厚い二酸化珪
素層の表面をｎ- 型拡散領域１５及び交互に導電型の異
なる２層の不純物層のある領域の一部の上方にまで延び
ており、このゲート電極４３とドレイン電極４２の延長
された部分はフィールドプレートとして機能し、ｐ型領
域１９とｎ+ 型ドレイン領域１７の間で基板表面の局所
的な電界強度のピークを緩和している。
ル型ＭＯＳＦＥＴの断面構造図である。ｐ- 型半導体基
板１１の表面側に、ｎ- 型拡散領域１５が形成され、ｐ
-型半導体基板１１は二酸化珪素層１２によって被覆さ
れている。ｎ- 型拡散領域１５がこのＭＯＳＦＥＴの第
１のオフセットドレイン領域を形成する。ｎ- 型拡散領
域１５の表面部分内に、ｎ+ 型ドレイン１７が形成され
ており、このｎ+ 型ドレインから横方向に離間して、ｐ
+ 型領域１９が形成されている。このｐ型領域１９内
に、ｎ+ 型ソース１８が形成されている。ｐ型領域１９
は、このｎ+ 型 （７） ソース１８とｎ- 型拡散領域１５との間で二酸化珪素層
１２の極めて薄くなっている部分に接しており、基板表
面側で適当なゲート構造により反転され得る第１のチャ
ネルを形成する。また、ｎ- 型拡散領域１５の表面側で
ｐ型領域１９とｎ+ 型ドレイン１７との間に、交互に導
電型の異なる２層の不純物層が形成されている。この２
層の不純物層のうち１番下に位置するｐ型不純物層３１
の少なくとも一部分は、二酸化珪素層１２を介在して多
結晶シリコンゲート４３とオーバーラップして二酸化珪
素層１２の極めて薄くなっている部分に接しており、基
板表面側で前記のゲート構造により反転され得る第２の
チャネルを形成する。交互に導電型の異なる２層の不純
物層のうち下から２番目に位置するｎ型不純物層３３
は、第２のチャネルからｎ+ 型ドレイン領域１７まで延
在する第２のオフセットドレイン領域を形成している。
金属ドレイン電極４２は、ｎ+ 型ドレイン１７に導電接
続し、２つの金属ソース電極４１は、少なくともｎ+ 型
ソース１８に導電接続している。多結晶シリコンゲート
４３は、このゲートが基板表面上に基板から僅かにオフ
セットしかつ基板表面側に形成する第１のチャネルと第
２のチャネルとから絶縁されるように、少なくとも２つ
のチャネルの上方で二酸化珪素層１２の極めて薄くなっ
ている部分を介在してソース電極と４２とドレイン電極
４１との間に配置されている。多結晶シリコンゲート４
３はゲート電極であり、絶縁層４５はこのゲート電極と
二酸化珪素層１２とを被覆している。ゲート電極４３及
びドレイン電極４２が、ゲート電極の下で極めて薄くな
っている二酸化珪素層１２の部分に比して厚い二酸化珪
素層の表面をｎ- 型拡散領域１５及び交互に導電型の異
なる２層の不純物層のある領域の一部の上方にまで延び
ており、このゲート電極４３とドレイン電極４２の延長
された部分はフィールドプレートとして機能し、ｐ型領
域１９とｎ+ 型ドレイン領域１７の間で基板表面の局所
的な電界強度のピークを緩和している。
【００１０】ｐ型領域３１におけるｎ+ 型ドレイン１７
よりの端では、ｐ型領域１９からｎ+ 型ドレイン１７の
間の基板表面の電位分布に対してｐｎ接合が逆バイアス
になり電界強度が強くなるため、ｐ型領域３１は、ｎ+
型ドレイン領域１７と間隔を （８） 隔てて形成されて、この間で電界強度を緩和するように
なっているのが好ましい。
よりの端では、ｐ型領域１９からｎ+ 型ドレイン１７の
間の基板表面の電位分布に対してｐｎ接合が逆バイアス
になり電界強度が強くなるため、ｐ型領域３１は、ｎ+
型ドレイン領域１７と間隔を （８） 隔てて形成されて、この間で電界強度を緩和するように
なっているのが好ましい。
【００１１】第１のチャネルの下からｎ+ 型ドレイン領
域１７へ延在する第１のオフセットドレイン領域１５
は、ｐ型不純物層３１とｐ-型基板１１とによりピンチ
オフされ完全に空乏化するように、第１のオフセットド
レイン領域１５の正味の電荷数は約２×１０12／cm2 に
設定される。第２のチャネルからｎ+ 型ドレイン領域１
７へ延在する第２のオフセットドレイン領域３３は、ｐ
型不純物層３１により完全に空乏化されるように、第２
のオフセットドレイン領域３３の正味の電荷数は約１×
１０12／cm2 に設定される。同時に、ｐ型不純物層３１
も空乏化するように、ｐ型不純物層３１の正味の電荷数
は約２×１０12／cm2 に設定される。
域１７へ延在する第１のオフセットドレイン領域１５
は、ｐ型不純物層３１とｐ-型基板１１とによりピンチ
オフされ完全に空乏化するように、第１のオフセットド
レイン領域１５の正味の電荷数は約２×１０12／cm2 に
設定される。第２のチャネルからｎ+ 型ドレイン領域１
７へ延在する第２のオフセットドレイン領域３３は、ｐ
型不純物層３１により完全に空乏化されるように、第２
のオフセットドレイン領域３３の正味の電荷数は約１×
１０12／cm2 に設定される。同時に、ｐ型不純物層３１
も空乏化するように、ｐ型不純物層３１の正味の電荷数
は約２×１０12／cm2 に設定される。
【００１２】また、ｐ型不純物層３１は、オフセットド
レイン領域１５の表面側の一部で、図２のように、ｐ-
型半導体基板１１と接続されており、第２のチャネルの
バックゲート電位と第１のチャネルのバックゲート電位
とを同電位にしている。
レイン領域１５の表面側の一部で、図２のように、ｐ-
型半導体基板１１と接続されており、第２のチャネルの
バックゲート電位と第１のチャネルのバックゲート電位
とを同電位にしている。
【００１３】図３は、本発明の第二実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図であって、図１に示さ
れたｎチャネル型ＭＯＳＦＥＴにおいて、第１のオフセ
ットドレイン領域の表面側の不純物層が、交互に導電型
の異なる３層の不純物層によって形成されており、この
３層の不純物層のうち下から３番目に位置するｐ型不純
物層３４の少なくとも一部分は、二酸化珪素層１２を介
在して多結晶シリコンゲート４３とオーバーラップして
ゲート絶縁層となる二酸化珪素層１２の極めて薄くなっ
ている部分に接している。ｐ型不純物層３４は、ｐ-型
半導体基板１１に接続されるかまたは浮遊したままにさ
れ、ｐ型不純物層３４のｎ+ 型ドレイン１７よりの端で
は、基板表面の電位分布に対してｐｎ接合が逆バイアス
になり電界強度が強くなるため、ｐ型領域３４はｎ+ 型
ドレイン領域１７と間隔を隔てて形成されて、この間で
電界強度を緩和するようになっているのが好ましい。ｐ
型不純物層３１は、オフセットドレイン領域１５の表面
側の一部でｐ-型半導体基 （９） 板１１と接続されており、第２のチャネルのバックゲー
ト電位と第１のチャネルのバックゲート電位とを同電位
にしている。
ネル型ＭＯＳＦＥＴの断面構造図であって、図１に示さ
れたｎチャネル型ＭＯＳＦＥＴにおいて、第１のオフセ
ットドレイン領域の表面側の不純物層が、交互に導電型
の異なる３層の不純物層によって形成されており、この
３層の不純物層のうち下から３番目に位置するｐ型不純
物層３４の少なくとも一部分は、二酸化珪素層１２を介
在して多結晶シリコンゲート４３とオーバーラップして
ゲート絶縁層となる二酸化珪素層１２の極めて薄くなっ
ている部分に接している。ｐ型不純物層３４は、ｐ-型
半導体基板１１に接続されるかまたは浮遊したままにさ
れ、ｐ型不純物層３４のｎ+ 型ドレイン１７よりの端で
は、基板表面の電位分布に対してｐｎ接合が逆バイアス
になり電界強度が強くなるため、ｐ型領域３４はｎ+ 型
ドレイン領域１７と間隔を隔てて形成されて、この間で
電界強度を緩和するようになっているのが好ましい。ｐ
型不純物層３１は、オフセットドレイン領域１５の表面
側の一部でｐ-型半導体基 （９） 板１１と接続されており、第２のチャネルのバックゲー
ト電位と第１のチャネルのバックゲート電位とを同電位
にしている。
【００１４】第２のオフセットドレイン領域は、ｐ型の
不純物層により上下から空乏化されるので、この第２の
オフセットドレイン領域の正味の電荷数を第１のオフセ
ットドレイン領域と同じく約２×１０12／cm2 とするこ
とができる。同時に、ｐ型不純物層３４も空乏化するよ
うに、ｐ型不純物層３４の正味の電荷数は約１×１０12
／cm2 に設定される。
不純物層により上下から空乏化されるので、この第２の
オフセットドレイン領域の正味の電荷数を第１のオフセ
ットドレイン領域と同じく約２×１０12／cm2 とするこ
とができる。同時に、ｐ型不純物層３４も空乏化するよ
うに、ｐ型不純物層３４の正味の電荷数は約１×１０12
／cm2 に設定される。
【００１５】図４は、本発明の第三実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図である。ｎ- 型拡散領
域１５の表面側でｐ型領域１９とｎ+ 型ドレイン１７と
の間に、交互に導電型の異なる２層の不純物層が形成さ
れている。この２層の不純物層のうち１番下に位置する
ｐ型不純物層３１の少なくとも一部分は、二酸化珪素層
１２を介在しており、ｐ-型半導体基板１１に接続され
るかまたは浮遊したままにされる。交互に導電型の異な
る２層の不純物層のうち下から２番目に位置するｎ型不
純物層３３は、多結晶シリコンゲート４３の下のｎ- 型
拡散領域１５の表面側で第１のオフセットドレイン領域
に接続して、ｎ+ 型ドレイン領域１７まで延在する第２
のオフセットドレイン領域を形成している。その他の部
位については、図１に基づき説明した第一実施例と同様
の構成であり、同じ符号を付して説明を省略する。
ネル型ＭＯＳＦＥＴの断面構造図である。ｎ- 型拡散領
域１５の表面側でｐ型領域１９とｎ+ 型ドレイン１７と
の間に、交互に導電型の異なる２層の不純物層が形成さ
れている。この２層の不純物層のうち１番下に位置する
ｐ型不純物層３１の少なくとも一部分は、二酸化珪素層
１２を介在しており、ｐ-型半導体基板１１に接続され
るかまたは浮遊したままにされる。交互に導電型の異な
る２層の不純物層のうち下から２番目に位置するｎ型不
純物層３３は、多結晶シリコンゲート４３の下のｎ- 型
拡散領域１５の表面側で第１のオフセットドレイン領域
に接続して、ｎ+ 型ドレイン領域１７まで延在する第２
のオフセットドレイン領域を形成している。その他の部
位については、図１に基づき説明した第一実施例と同様
の構成であり、同じ符号を付して説明を省略する。
【００１６】図５は、本発明の第四実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図であって、図４に示し
たｎチャネル型ＭＯＳＦＥＴの断面構造図において、ｎ
- 型拡散領域１５の表面側でｐ型領域１９とｎ+ 型ドレ
イン１７との間に、交互に導電型の異なる３層の不純物
層が形成されている。この３層の不純物層のうち下から
３番目に位置するｐ型不純物層３４の少なくとも一部分
は、二酸化珪素層１２を介在して多結晶シリコンゲート
４３とオーバーラップしてゲート絶縁層となる二酸化珪
素層１２の極めて薄くなっている部分に接している。ｐ
型不純物層３４ （１０） は、ｐ-型半導体基板１１に接続されるかまたは浮遊し
たままにされる。
ネル型ＭＯＳＦＥＴの断面構造図であって、図４に示し
たｎチャネル型ＭＯＳＦＥＴの断面構造図において、ｎ
- 型拡散領域１５の表面側でｐ型領域１９とｎ+ 型ドレ
イン１７との間に、交互に導電型の異なる３層の不純物
層が形成されている。この３層の不純物層のうち下から
３番目に位置するｐ型不純物層３４の少なくとも一部分
は、二酸化珪素層１２を介在して多結晶シリコンゲート
４３とオーバーラップしてゲート絶縁層となる二酸化珪
素層１２の極めて薄くなっている部分に接している。ｐ
型不純物層３４ （１０） は、ｐ-型半導体基板１１に接続されるかまたは浮遊し
たままにされる。
【００１７】図６は、本発明の第五実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図であって、図１に示さ
れたｎチャネル型ＭＯＳＦＥＴにおいて、ｎ- 型拡散領
域１５の表面側で、ｐ型領域１９とｎ+ 型ドレイン１７
との間にあって交互に導電型の異なる２層の不純物層の
うち１番下に位置するｐ型不純物層３２は、多結晶シリ
コンゲート４３からｎ+ 型ドレイン１７に向かって２つ
の領域に分割されている。２つの領域に分割されている
BR>ｐ型不純物層３２のうち多結晶シリコンゲート４３
よりの１領域の少なくとも１部分は、二酸化珪素層１２
を介在して二酸化珪素層１２の極めて薄くなっている部
分とオーバーラップしている。交互に導電型の異なる２
層の不純物層のうち下から２番目に位置するｎ型不純物
層３３は、２つの領域に分割されているｐ型不純物層３
２のそれぞれの領域の間で第１のオフセットドレイン領
域に接続して、ｎ+ 型ドレイン領域１７まで延在する第
２のオフセットドレイン領域を形成している。
ネル型ＭＯＳＦＥＴの断面構造図であって、図１に示さ
れたｎチャネル型ＭＯＳＦＥＴにおいて、ｎ- 型拡散領
域１５の表面側で、ｐ型領域１９とｎ+ 型ドレイン１７
との間にあって交互に導電型の異なる２層の不純物層の
うち１番下に位置するｐ型不純物層３２は、多結晶シリ
コンゲート４３からｎ+ 型ドレイン１７に向かって２つ
の領域に分割されている。２つの領域に分割されている
BR>ｐ型不純物層３２のうち多結晶シリコンゲート４３
よりの１領域の少なくとも１部分は、二酸化珪素層１２
を介在して二酸化珪素層１２の極めて薄くなっている部
分とオーバーラップしている。交互に導電型の異なる２
層の不純物層のうち下から２番目に位置するｎ型不純物
層３３は、２つの領域に分割されているｐ型不純物層３
２のそれぞれの領域の間で第１のオフセットドレイン領
域に接続して、ｎ+ 型ドレイン領域１７まで延在する第
２のオフセットドレイン領域を形成している。
【００１８】また、２つの領域に分割されているｐ型不
純物層３２は、オフセットドレイン領域１５の表面側の
一部で、図７のように、ｐ型不純物層３２のそれぞれの
領域が接続されており、この接続されたｐ型不純物層３
２は、更にオフセットドレイン領域１５の表面側の一部
でｐ-型半導体基板１１と接続されている。
純物層３２は、オフセットドレイン領域１５の表面側の
一部で、図７のように、ｐ型不純物層３２のそれぞれの
領域が接続されており、この接続されたｐ型不純物層３
２は、更にオフセットドレイン領域１５の表面側の一部
でｐ-型半導体基板１１と接続されている。
【００１９】図８は、本発明の第六実施例によるｎチャ
ネル型ＭＯＳＦＥＴの断面構造図であって、図６に示し
たｎチャネル型ＭＯＳＦＥＴの断面構造図において、ｎ
- 型拡散領域１５の表面側でｐ型領域１９とｎ+ 型ドレ
イン１７との間に、交互に導電型の異なる３層の不純物
層が形成されている。この３層の不純物層のうち下から
３番目に位置するｐ型不純物層３４の少なくとも一部分
は、二酸化珪素層１２を介在して多結晶シリコンゲート
４３とオーバーラップしてゲート絶縁層となる二酸化珪
素層１２の極めて薄くなっている部分に接している。ｐ
型不純物層３４は、ｐ-型半導体基板１１に接続される
かまたは浮遊したままにされる。 （１１）
ネル型ＭＯＳＦＥＴの断面構造図であって、図６に示し
たｎチャネル型ＭＯＳＦＥＴの断面構造図において、ｎ
- 型拡散領域１５の表面側でｐ型領域１９とｎ+ 型ドレ
イン１７との間に、交互に導電型の異なる３層の不純物
層が形成されている。この３層の不純物層のうち下から
３番目に位置するｐ型不純物層３４の少なくとも一部分
は、二酸化珪素層１２を介在して多結晶シリコンゲート
４３とオーバーラップしてゲート絶縁層となる二酸化珪
素層１２の極めて薄くなっている部分に接している。ｐ
型不純物層３４は、ｐ-型半導体基板１１に接続される
かまたは浮遊したままにされる。 （１１）
【００２０】本発明の第一実施例においては、第１のオ
フセットドレイン領域はｎ- 型拡散領域１５によって形
成されているが、ｎ- 型拡散領域の代わりにｎ- 型エピ
タキシャル層によって第１のオフセットドレイン領域を
形成することも可能である。図９は、本発明の第７実施
例によるｎｐチャネル型ＭＯＳＦＥＴの断面構造図であ
って、本発明の第１実施例において、ｎ- 型拡散領域１
５の代わりにｎ- 型エピタキシャル層１４によって第１
のオフセットドレイン領域を形成している。その他の部
位については図１に基づき説明した第１実施例と同様の
構成であり、同じ符号を付して説明を省略する。また、
同様にして、第２実施例から第６実施例においても、ｎ
- 型拡散領域の代わりにｎ- 型エピタキシャル層によっ
て第１のオフセットドレイン領域を形成できることは、
当業者にとって自明である。
フセットドレイン領域はｎ- 型拡散領域１５によって形
成されているが、ｎ- 型拡散領域の代わりにｎ- 型エピ
タキシャル層によって第１のオフセットドレイン領域を
形成することも可能である。図９は、本発明の第７実施
例によるｎｐチャネル型ＭＯＳＦＥＴの断面構造図であ
って、本発明の第１実施例において、ｎ- 型拡散領域１
５の代わりにｎ- 型エピタキシャル層１４によって第１
のオフセットドレイン領域を形成している。その他の部
位については図１に基づき説明した第１実施例と同様の
構成であり、同じ符号を付して説明を省略する。また、
同様にして、第２実施例から第６実施例においても、ｎ
- 型拡散領域の代わりにｎ- 型エピタキシャル層によっ
て第１のオフセットドレイン領域を形成できることは、
当業者にとって自明である。
【００２１】
【発明の効果】以上のように、本発明によれば、半導体
基板の表面側に形成された横型の高電圧用ＭＩＳＦＥＴ
において、オフセットドレイン領域の表面側に交互に導
電型の異なる２層以上からなる不純物層を備えて第２の
オフセットドレイン領域を同面積領域内に形成すること
により、Ｒｏｎ×Ａを小さくすることが可能となる。
基板の表面側に形成された横型の高電圧用ＭＩＳＦＥＴ
において、オフセットドレイン領域の表面側に交互に導
電型の異なる２層以上からなる不純物層を備えて第２の
オフセットドレイン領域を同面積領域内に形成すること
により、Ｒｏｎ×Ａを小さくすることが可能となる。
【００２２】また、このような本発明による半導体装置
は、１つの半導体集積回路装置内に集積可能な高電圧用
ＭＩＳ型スイッチングデバイスを提供することが可能で
ある。
は、１つの半導体集積回路装置内に集積可能な高電圧用
ＭＩＳ型スイッチングデバイスを提供することが可能で
ある。
【００２２】本発明は、好適実施例を用いて説明された
けれども、各種の変形例および修正例は当業者にとって
紛れもなく明白である。たとえば本発明はｎチャネル型
ＭＯＳＦＥＴに関して開示しているが、当業者はそれが
ｐチャネル型ＭＯＳＦＥＴにも等しく適用可能であるこ
とが容易に推測できるであろう。したがって、本発明は
特定の開示内容に限定されるべきではなく特許請求の範
囲の記載によってのみ限定されるものである。 （１２）
けれども、各種の変形例および修正例は当業者にとって
紛れもなく明白である。たとえば本発明はｎチャネル型
ＭＯＳＦＥＴに関して開示しているが、当業者はそれが
ｐチャネル型ＭＯＳＦＥＴにも等しく適用可能であるこ
とが容易に推測できるであろう。したがって、本発明は
特定の開示内容に限定されるべきではなく特許請求の範
囲の記載によってのみ限定されるものである。 （１２）
【図１】本発明の第一実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図２】本発明の第一実施例によるｎチャネル型ＭＯＳ
ＦＥＴの別の一部の断面構造図である。
ＦＥＴの別の一部の断面構造図である。
【図３】本発明の第二実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図４】本発明の第三実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図５】本発明の第四実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図６】本発明の第五実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図７】本発明の第五実施例によるｎチャネル型ＭＯＳ
ＦＥＴの別の一部の断面構造図である。
ＦＥＴの別の一部の断面構造図である。
【図８】本発明の第六実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図９】本発明の第七実施例によるｎチャネル型ＭＯＳ
ＦＥＴの断面構造図である。
ＦＥＴの断面構造図である。
【図１０】従来の技術によるｎチャネル型ＭＯＳＦＥＴ
の断面構造図である。
の断面構造図である。
１１ ｐ- 型半導体基板 １２ 二酸化珪素層 １４ ｎ- 型エピタキシャル層 １５ ｎ- 型拡散領域 （１３） １７ ｎ+ 型ドレイン １８ ｎ+ 型ソース １９ ｐ型領域 ２０, ２１ 打ち込み層 ２２ 表面濃度打ち消し打ち込み層 ２３ ｐ型領域 ３１ ｐ型不純物層 ３２ ｐ型不純物層 ３３ ｎ型不純物層 ３４ ｐ型不純物層 ４１ ソース電極 ４２ ドレイン電極 ４３ 多結晶シリコンゲート ４５ 絶縁層
フロントページの続き (56)参考文献 特開 平４−107877（ＪＰ，Ａ) 特開 平４−107872（ＪＰ，Ａ) 特開 平５−326946（ＪＰ，Ａ) 特開 平４−241463（ＪＰ，Ａ) 特開 平５−121738（ＪＰ，Ａ) 特開 平７−7154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 半導体基板の表面側に形成され、ソー
ス、ゲート及びドレインを有する高電圧ＭＩＳＦＥＴを
備える半導体装置であって、このＭＩＳＦＥＴは、前記
ソース、前記ゲート及び前記ドレインに対してそれぞれ
に導電接続する電極とを有し、前記半導体基板と導電型
の異なるオフセットドレイン領域を備えており、このオ
フセットドレイン領域は少なくともゲート絶縁層を介在
して前記ゲートの下の前記基板表面側に形成されるチャ
ネルから前記ドレインまで延在しており、前記オフセッ
トドレイン領域の前記基板表面側には、交互に導電型の
異なる３層の不純物層を備えている当該半導体装置にお
いて、前記ドレインと、前記ソース、前記半導体基板及
び前記ゲートとの間に所望の電圧を印加したとき、前記
オフセットドレイン領域とこのオフセットドレイン領域
の表面側の前記３層の不純物層とが、少なくとも局所的
にその全厚さにわたって空乏化されるようになっている
ことを特徴とした高電圧用ＭＩＳＦＥＴを備える半導体
装置。 - 【請求項２】 オフセットドレイン領域の表面側の前記
３層の不純物層のうち１番下に位置する不純物層であっ
て、前記オフセットドレイン領域と導電型の異なる不純
物層は、前記オフセットドレイン領域の表面側の一部で
前記半導体基板と接続されており、前記オフセットドレ
イン領域の表面側の前記３層の不純物層のうち下から２
番目に位置する不純物層であって、前記オフセットドレ
イン領域と導電型の同じ不純物層は、前記ドレインと接
続されていることを特徴とした請求項１に記載の半導体
装置。
Priority Applications (1)
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|---|---|---|---|
| JP09692994A JP3218267B2 (ja) | 1994-04-11 | 1994-04-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09692994A JP3218267B2 (ja) | 1994-04-11 | 1994-04-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283409A JPH07283409A (ja) | 1995-10-27 |
| JP3218267B2 true JP3218267B2 (ja) | 2001-10-15 |
Family
ID=14178043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09692994A Expired - Lifetime JP3218267B2 (ja) | 1994-04-11 | 1994-04-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218267B2 (ja) |
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|---|---|---|---|---|
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| US6207994B1 (en) * | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| JP3723410B2 (ja) * | 2000-04-13 | 2005-12-07 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| TW512533B (en) | 2000-04-26 | 2002-12-01 | Sanyo Electric Co | Semiconductor device and its manufacturing process |
| JP3448546B2 (ja) | 2000-04-26 | 2003-09-22 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| JP2002026328A (ja) * | 2000-07-04 | 2002-01-25 | Toshiba Corp | 横型半導体装置 |
| JP4088063B2 (ja) * | 2001-11-14 | 2008-05-21 | 株式会社東芝 | パワーｍｏｓｆｅｔ装置 |
| US6946705B2 (en) | 2003-09-18 | 2005-09-20 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device |
| CN1322586C (zh) * | 2003-11-27 | 2007-06-20 | 世界先进积体电路股份有限公司 | 高压集成电路的静电放电保护装置 |
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