JPS62272561A - 1トランジスタ型メモリセル - Google Patents
1トランジスタ型メモリセルInfo
- Publication number
- JPS62272561A JPS62272561A JP61115621A JP11562186A JPS62272561A JP S62272561 A JPS62272561 A JP S62272561A JP 61115621 A JP61115621 A JP 61115621A JP 11562186 A JP11562186 A JP 11562186A JP S62272561 A JPS62272561 A JP S62272561A
- Authority
- JP
- Japan
- Prior art keywords
- type
- polysilicon
- memory cell
- transistor
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体メモリの素子構造に関する。
従来の大規模半導体メモリの素子構造は、特に1トラン
ジスタ型メモリ七ルに限れば、積み上げ各社FJI (
M 、 Koyanagi et al:工EInlE
i 、工EDM 3481197B)、あるいは、溝
の側壁を容量とするタイプ(H、!3unami et
al:工Ezx、工11)M 806,1982)
の2つの流れがありた。現在発表されている素子構造と
しては、1セルの面積が9μm2程度となっており、4
〜16Mbit DRAMへの適用が考えられている
。(N 、 ? 、 Rlchardson 、 et
al:工El見、工ICI)M 714,1985
)〔発明が解決しようとする問題点〕 しかし、半導体メモリの大容鼠化の要求は強く前述の従
来技術では、16Mbitまでが限界と考えられる。そ
こで、本発明はこのような問題点を解決するもので、そ
の目的とするところは、64Mbit程度のD RAM
を実現するための1トランジスタ型メモリセルの構造を
提供するところにある。
ジスタ型メモリ七ルに限れば、積み上げ各社FJI (
M 、 Koyanagi et al:工EInlE
i 、工EDM 3481197B)、あるいは、溝
の側壁を容量とするタイプ(H、!3unami et
al:工Ezx、工11)M 806,1982)
の2つの流れがありた。現在発表されている素子構造と
しては、1セルの面積が9μm2程度となっており、4
〜16Mbit DRAMへの適用が考えられている
。(N 、 ? 、 Rlchardson 、 et
al:工El見、工ICI)M 714,1985
)〔発明が解決しようとする問題点〕 しかし、半導体メモリの大容鼠化の要求は強く前述の従
来技術では、16Mbitまでが限界と考えられる。そ
こで、本発明はこのような問題点を解決するもので、そ
の目的とするところは、64Mbit程度のD RAM
を実現するための1トランジスタ型メモリセルの構造を
提供するところにある。
〔問題点を解決するための手段]
本発明の1トランジスタ型メモリセルの構造はP+基板
中に薄い絶縁膜を介して埋めこまれたn+ポリシリコン
によるトレンチ型コンデンサと、その上部をそのままソ
ースミ電極とする縦型のSOI溝構造5チャネルMIS
トランジスタを用いることを特徴とし、nチャネルトラ
ンジスタのゲート電極がRIE等の異方性エツチングに
より、セル7アライメントで形成されることを特徴とす
る。
中に薄い絶縁膜を介して埋めこまれたn+ポリシリコン
によるトレンチ型コンデンサと、その上部をそのままソ
ースミ電極とする縦型のSOI溝構造5チャネルMIS
トランジスタを用いることを特徴とし、nチャネルトラ
ンジスタのゲート電極がRIE等の異方性エツチングに
より、セル7アライメントで形成されることを特徴とす
る。
第1図は本発明の実施例における1トランジスタ型メモ
リセルのレイアウト図であって、1はワード線、2はビ
ット線である。ワード線、ビット線の材質は、アルミニ
ウム、シリサイド、ポリサイド、ポリシリコン等、種々
のものが考えられるが、実施例では、アルミニウムの2
N配線を用いている。3はワード線に接続されているメ
モリセルのゲー)X極であり、4はデータを保持するコ
ンデンサである。5は、ビット線とメモリセルのトラン
ジスタとのコンタクト・ホールである。第1図に於いて
、X、Yで示されている部分が、11)it分の占有す
る面積である。
リセルのレイアウト図であって、1はワード線、2はビ
ット線である。ワード線、ビット線の材質は、アルミニ
ウム、シリサイド、ポリサイド、ポリシリコン等、種々
のものが考えられるが、実施例では、アルミニウムの2
N配線を用いている。3はワード線に接続されているメ
モリセルのゲー)X極であり、4はデータを保持するコ
ンデンサである。5は、ビット線とメモリセルのトラン
ジスタとのコンタクト・ホールである。第1図に於いて
、X、Yで示されている部分が、11)it分の占有す
る面積である。
第2図は第1図に於いて、直線ABで切断した状態の断
面模式図である。21はP の単結晶シリコン基板で、
22はP+の単結晶又は多結晶のシリコン、23は舊−
の単結晶又は多結晶シリコン、24はP+の多結晶シリ
コンである。25は薄い絶縁膜で、21,25.24で
データ保持用のコンデンサを形成する。26はゲート絶
縁膜、27はゲート電極であり、29のワード線からの
信号によって、23の領域中に?S型のチャネルを形成
する。28はフィールド絶縁膜、30はN開繊縁膜τ゛
あり、31はビット線である。本発明のメモリセルは、
基本的には、トレンチ型のデータ保持コンデンサ上に縦
型MO3)ランジスタを積層したものであるが、縦型M
OS)ランジスタはSOI溝構造あること、ゲート電極
をセルフアライメントにより形成することにも特徴があ
る。以下、製造プロセスに従って説明する。
面模式図である。21はP の単結晶シリコン基板で、
22はP+の単結晶又は多結晶のシリコン、23は舊−
の単結晶又は多結晶シリコン、24はP+の多結晶シリ
コンである。25は薄い絶縁膜で、21,25.24で
データ保持用のコンデンサを形成する。26はゲート絶
縁膜、27はゲート電極であり、29のワード線からの
信号によって、23の領域中に?S型のチャネルを形成
する。28はフィールド絶縁膜、30はN開繊縁膜τ゛
あり、31はビット線である。本発明のメモリセルは、
基本的には、トレンチ型のデータ保持コンデンサ上に縦
型MO3)ランジスタを積層したものであるが、縦型M
OS)ランジスタはSOI溝構造あること、ゲート電極
をセルフアライメントにより形成することにも特徴があ
る。以下、製造プロセスに従って説明する。
第3図は本発明のメモリセルの製造工程の概略図である
。(α)は、P+シリコン基板21を用いて、RIE等
により、トレンチ構造を作成し、熱酸化膜あるいは熱窒
化膜を側壁に成長させる25゜次にn+ポリシリコン2
4.P−ポリシリコン23.n ポリシリコン22とデ
ポジションした時の断1fli図である。(b)は、ポ
リシリコンをアライメント工程の後、エツチングし、フ
ィールド酸化膜 グした時の断面図である。さらに、レーザーアニール等
により、トランジスタ部の結晶性を向上させる。フィー
ルド酸化膜28の代りにCvD酸化膜等を用いることが
できるのは言うまでもない。
。(α)は、P+シリコン基板21を用いて、RIE等
により、トレンチ構造を作成し、熱酸化膜あるいは熱窒
化膜を側壁に成長させる25゜次にn+ポリシリコン2
4.P−ポリシリコン23.n ポリシリコン22とデ
ポジションした時の断1fli図である。(b)は、ポ
リシリコンをアライメント工程の後、エツチングし、フ
ィールド酸化膜 グした時の断面図である。さらに、レーザーアニール等
により、トランジスタ部の結晶性を向上させる。フィー
ルド酸化膜28の代りにCvD酸化膜等を用いることが
できるのは言うまでもない。
(C)では、ゲートrk化膜形成後ゲート電極′2.z
をCVDあるいはスパッタリング等によって作成した後
、RIE等で斜め方向にエツチングした時の模式図であ
る。(d)は、29のワード線を形成した後、層間絶縁
膜30を形成した時の図である。最後にコンタクト・ホ
ールをあけ、ビット線を形成し、第2図となる。
をCVDあるいはスパッタリング等によって作成した後
、RIE等で斜め方向にエツチングした時の模式図であ
る。(d)は、29のワード線を形成した後、層間絶縁
膜30を形成した時の図である。最後にコンタクト・ホ
ールをあけ、ビット線を形成し、第2図となる。
以上は、メモリセル部分のみの製造工程例であり、実際
のメモリとしては、さらに多くの工程が入ってくること
、あるいは、工程の順序にある程度の自由度があること
は当然である。
のメモリとしては、さらに多くの工程が入ってくること
、あるいは、工程の順序にある程度の自由度があること
は当然である。
以上述べたように、本発明によれば、トレンチ構造のデ
ータ保持コンデンサ上に縦型のMOS)ランジスタを積
層することにより、従来9(μR)までしか微細化でき
なかったメモリセルを同一のデザイン・ルールで1/3
以下にすることが可能である。また、各部の寸法等を最
適化すれば、64MbitDRAMも作成可能である。
ータ保持コンデンサ上に縦型のMOS)ランジスタを積
層することにより、従来9(μR)までしか微細化でき
なかったメモリセルを同一のデザイン・ルールで1/3
以下にすることが可能である。また、各部の寸法等を最
適化すれば、64MbitDRAMも作成可能である。
【図面の簡単な説明】
第1図は本発明のメモリセルのレイアウト図。
f42図は本発明のメモリセルの断面模式図。
第3図(α・)〜(d)は本発明のメモリセルの製造工
程の概略図。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋(他1名) <4 ) (Js 第3図
程の概略図。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋(他1名) <4 ) (Js 第3図
Claims (2)
- (1)P^+基板中に薄い絶縁膜を介して埋めこまれた
n^+ポリシリコンによるトレンチ型コンデンサと、そ
のn^+ポリシリコンの上部をそのまま、ソース電極と
する、縦型のSOI構造のnチャネルMISトランジス
タを用いることを特徴とする1トランジスタ型メモリセ
ル。 - (2)nチャネルMISトランジスタのゲート電極がR
IE等の異方性エッチングにより、セルフアライメント
で形成されることを特徴とする、特許請求の範囲第1項
記載の1トランジスタ型メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61115621A JPS62272561A (ja) | 1986-05-20 | 1986-05-20 | 1トランジスタ型メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61115621A JPS62272561A (ja) | 1986-05-20 | 1986-05-20 | 1トランジスタ型メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62272561A true JPS62272561A (ja) | 1987-11-26 |
Family
ID=14667186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61115621A Pending JPS62272561A (ja) | 1986-05-20 | 1986-05-20 | 1トランジスタ型メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62272561A (ja) |
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- 1986-05-20 JP JP61115621A patent/JPS62272561A/ja active Pending
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