JPS63197370A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS63197370A JPS63197370A JP62028048A JP2804887A JPS63197370A JP S63197370 A JPS63197370 A JP S63197370A JP 62028048 A JP62028048 A JP 62028048A JP 2804887 A JP2804887 A JP 2804887A JP S63197370 A JPS63197370 A JP S63197370A
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- capacitor
- trench
- conductivity type
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- film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
拡散層ビットラインの縦型トランジスタで構成するＤＲ
ＡＭセルにおいて、基板の上部にスタックドキャパシタ
をもった構造とそれの製造方法である。
ＡＭセルにおいて、基板の上部にスタックドキャパシタ
をもった構造とそれの製造方法である。
本発明は半導体装置とその製造方法に関し、更に詳しく
言えば、分離し易く、キャパシタが使い易く、微細化可
能なりＲＡＭ （グイナミンク・ランダム・アクセス・
メモリ）セルとその製造方法に関する。
言えば、分離し易く、キャパシタが使い易く、微細化可
能なりＲＡＭ （グイナミンク・ランダム・アクセス・
メモリ）セルとその製造方法に関する。
ＤＲＡＭセルの構造としてはいくつかのものが知られて
いる。
いる。
ブレーナ型と呼称されるＤＲＡＭセルは第３図（ａ）と
ｆｂ）の断面図と平面図に示され、同図において、３１
はシリコン基板、３２と３３は同基板に形成されたソー
ス領域とドレイン領域、３４は多結晶シリコン（ポリシ
リコン）で作ったワードライン（礼） となるトランス
ファーゲート、３５はポリシリコンで作ったセルプレー
ト、３６はドレイン領域３３とコンタクトをとったアル
ミニウム＜ＡＩ＞のピントライフ （ＢＬ） 、３７は
二酸化シリ：１７ （５ｉＯ２）のゲート酸化膜（Ｍｆ
Ｊ厚は例えば３００人）、３８は例えば１５０人の膜厚
のＳｉＯ２のキャパシタ絶縁膜、３９は例えば燐をドー
プした燐・シリケート・ガラス（ＰＳＧ ）膜で、ビッ
トライン３６の上にはＰＳＧのカバー膜が作られている
。
ｆｂ）の断面図と平面図に示され、同図において、３１
はシリコン基板、３２と３３は同基板に形成されたソー
ス領域とドレイン領域、３４は多結晶シリコン（ポリシ
リコン）で作ったワードライン（礼） となるトランス
ファーゲート、３５はポリシリコンで作ったセルプレー
ト、３６はドレイン領域３３とコンタクトをとったアル
ミニウム＜ＡＩ＞のピントライフ （ＢＬ） 、３７は
二酸化シリ：１７ （５ｉＯ２）のゲート酸化膜（Ｍｆ
Ｊ厚は例えば３００人）、３８は例えば１５０人の膜厚
のＳｉＯ２のキャパシタ絶縁膜、３９は例えば燐をドー
プした燐・シリケート・ガラス（ＰＳＧ ）膜で、ビッ
トライン３６の上にはＰＳＧのカバー膜が作られている
。
第３図中）は同図（ａｌのＤＲＡＭセルの平面図で、シ
リコン基板上には図示の一点鎖線を中心として線対称に
図示の構造が多く作られる。
リコン基板上には図示の一点鎖線を中心として線対称に
図示の構造が多く作られる。
スタックドキャパシタ型ＤＲＡＭセルは第４図に断面図
で示され、この型のＤＲＡＭセルは第３図（ａ）のキャ
パシタ４０がポリシリコン膜４１を図示の如く形成し、
その上にセルプレート３５が積み重ねられた（スタック
ド）構成となっていてキャパシタンスの増大が実現され
ている。
で示され、この型のＤＲＡＭセルは第３図（ａ）のキャ
パシタ４０がポリシリコン膜４１を図示の如く形成し、
その上にセルプレート３５が積み重ねられた（スタック
ド）構成となっていてキャパシタンスの増大が実現され
ている。
トレンチ型ＤＲＡＭセルは第５図の断面図に示され、セ
ルプレート３５は基板３１に４シ５μｍの深さに掘った
トレンチ４３内に埋没した形状に形成される。
ルプレート３５は基板３１に４シ５μｍの深さに掘った
トレンチ４３内に埋没した形状に形成される。
基板がセルプレートとなったソース側にコンタクトをと
るセルプレート型ＤＲＡＭセルは第６図に断面図で示さ
れ、ポリシリコン層４４はソース側にコンタクトをとり
、セルプレートは基板３１によって構成される。
るセルプレート型ＤＲＡＭセルは第６図に断面図で示さ
れ、ポリシリコン層４４はソース側にコンタクトをとり
、セルプレートは基板３１によって構成される。
最近は第７図に断面図で示されるトレンチト・トランジ
スダキャパシタ（ＴＴＣ） 型ＤＲＡＭセルが発表され
、この型のＤＲＡＭセルは基板３１に８μ蹟程度の深さ
のトレンチ４２を形成し、ビットライン拡散層４４を形
成し、ワードライン３４はトレンチ４２の上方に、また
キャパシタは同トレンチ内にワードラインの下に形成さ
れ、セルプレートは基板によって構成されている。
スダキャパシタ（ＴＴＣ） 型ＤＲＡＭセルが発表され
、この型のＤＲＡＭセルは基板３１に８μ蹟程度の深さ
のトレンチ４２を形成し、ビットライン拡散層４４を形
成し、ワードライン３４はトレンチ４２の上方に、また
キャパシタは同トレンチ内にワードラインの下に形成さ
れ、セルプレートは基板によって構成されている。
上記したトレンチ型ＤＲＡＭセルでトランジスタの形成
には、一般的に選択成長したエピタキシャル層を用いる
。
には、一般的に選択成長したエピタキシャル層を用いる
。
ＤＲＡＭセルにおいては、集積度を高めることと、キャ
パシタンスの増大が問題となり、これら２つの要求は互
いに相反する性質をもつ。すなわち、ＤＲＡＭセルを微
細化する一方でいかにしてキャパシタンスを大にとるか
が重要な問題である。
パシタンスの増大が問題となり、これら２つの要求は互
いに相反する性質をもつ。すなわち、ＤＲＡＭセルを微
細化する一方でいかにしてキャパシタンスを大にとるか
が重要な問題である。
集積度については、１００ｍｍ ’のチップを標準とし
て、ブレーナ型ＤＲＡＭセルでは１メガビツト、スタッ
クトキャバシクでは４メガビツトが限界であり、トレン
チ型基板プレート型では１６メガビツトが限界であろう
といわれ、ＴＴＣ型については現在のところ知られてい
ないがより高い集積度が得られるのではないかといわれ
ている。
て、ブレーナ型ＤＲＡＭセルでは１メガビツト、スタッ
クトキャバシクでは４メガビツトが限界であり、トレン
チ型基板プレート型では１６メガビツトが限界であろう
といわれ、ＴＴＣ型については現在のところ知られてい
ないがより高い集積度が得られるのではないかといわれ
ている。
キャパシタンスの大きさについては、ＤＲＡＭに必要な
キャパシタンスは、ソフトエラー・レートを抑える見地
から３０〜４０ｆＦが一般的である。トレンチ型はキャ
パシタンスの確保の点からは有利であるが、前記した如
＜ ＴＴＣ型では８μｍとかなりの深さのトレンチが必
要で製造が難しくなる問題がある。
キャパシタンスは、ソフトエラー・レートを抑える見地
から３０〜４０ｆＦが一般的である。トレンチ型はキャ
パシタンスの確保の点からは有利であるが、前記した如
＜ ＴＴＣ型では８μｍとかなりの深さのトレンチが必
要で製造が難しくなる問題がある。
本発明はこのような点に鑑みて創作されたもので、トレ
ンチの深さを浅くし、キャパシタが十分大にとった微細
化されたＤＲＡＭセルとそれの製造方法とを提供するこ
とを目的とする。
ンチの深さを浅くし、キャパシタが十分大にとった微細
化されたＤＲＡＭセルとそれの製造方法とを提供するこ
とを目的とする。
第１図（ａ）と（ト））は本発明実施例であるＤＲＡＭ
セルの断面図と平面図で、図中、１１は一導電型の半導
体基板、例えばｐ型シリコン基板、１２はゲート電極と
なるｎ型不純物拡散領域、１３はシリコン基板１１に掘
られたトレンチ、１４はビットラインとなるｎ１型のド
レイン領域、１５は化学気相成長（ＣＶＤ ）法で堆積
したＣＶＤ ５ｉ０２腰、１６は絶縁膜となる５ｉ０２
膜、１７はｐ−型層、１８はｎ＋型のソース領域、１９
はＣＶＤ ５ｉＯｚ膜、２０はコンタクト窓、２１は
ポリシリコンＨ’ｉ！ （キャパシタ電極）、２２は絶
縁膜（５ｉ０２膜）、２３はポリシリコンを堆積して形
成したセルプレート、２４は絶縁膜（５ｉＯｚ膜）、２
５はドープしたＰＳＧ膜、２６はコンタクト窓、２７は
Ａ！で形成したワードライン、２８はＰＳＧで作ったカ
バー膜である。
セルの断面図と平面図で、図中、１１は一導電型の半導
体基板、例えばｐ型シリコン基板、１２はゲート電極と
なるｎ型不純物拡散領域、１３はシリコン基板１１に掘
られたトレンチ、１４はビットラインとなるｎ１型のド
レイン領域、１５は化学気相成長（ＣＶＤ ）法で堆積
したＣＶＤ ５ｉ０２腰、１６は絶縁膜となる５ｉ０２
膜、１７はｐ−型層、１８はｎ＋型のソース領域、１９
はＣＶＤ ５ｉＯｚ膜、２０はコンタクト窓、２１は
ポリシリコンＨ’ｉ！ （キャパシタ電極）、２２は絶
縁膜（５ｉ０２膜）、２３はポリシリコンを堆積して形
成したセルプレート、２４は絶縁膜（５ｉＯｚ膜）、２
５はドープしたＰＳＧ膜、２６はコンタクト窓、２７は
Ａ！で形成したワードライン、２８はＰＳＧで作ったカ
バー膜である。
本発明にかかるＤＲＡＭセルは、シリコン基板１１にト
レンチ１３を形成し、このトレンチ１３内に下からビッ
トラインとなるドレイン領域１４、ｐ−型層１７、ｎ＋
型のソース領域１Ｂを形成し、その上にポリシリコン層
２１、５ｉＯｚ Ｎ＊２２、セルプレート２３でキャパ
シタを構成し、コンタクト窓２６でゲート電極１２とコ
ンタクトをとったＡＪのワードライン２７が設けである
。
レンチ１３を形成し、このトレンチ１３内に下からビッ
トラインとなるドレイン領域１４、ｐ−型層１７、ｎ＋
型のソース領域１Ｂを形成し、その上にポリシリコン層
２１、５ｉＯｚ Ｎ＊２２、セルプレート２３でキャパ
シタを構成し、コンタクト窓２６でゲート電極１２とコ
ンタクトをとったＡＪのワードライン２７が設けである
。
上記したＤＲＡＭセルにおいては、トレンチ１３の深さ
は従来のトレンチキャパシタ型よりも浅く形成され、キ
ャパシタはスタックド型のものであるのでキャパシタン
スが大になり、トランジスタのみを縦型に構成し、ビッ
トラインは基板側にキャパシタはトランジスタの上方に
構成されるので、面積は従来例よりも小になり、製造方
法はトレンチキャパシタ型ＤＲＡＭセルと同じであるが
、トレンチが浅いのでより容易に実施しうるものである
。
は従来のトレンチキャパシタ型よりも浅く形成され、キ
ャパシタはスタックド型のものであるのでキャパシタン
スが大になり、トランジスタのみを縦型に構成し、ビッ
トラインは基板側にキャパシタはトランジスタの上方に
構成されるので、面積は従来例よりも小になり、製造方
法はトレンチキャパシタ型ＤＲＡＭセルと同じであるが
、トレンチが浅いのでより容易に実施しうるものである
。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に示されるＤＲＡＭセルは、第７図を参照し
。
。
て説明したＴＴＣ型ＤＲＡＭセルとほぼ同じ面積を占め
るものであり、高集積化に有利である。ＴＴＣ型ではト
レンチが８μｍ程度であったのに比べ、本発明のＤＲＡ
Ｍセルの作り易さは第５図を参照して説明したトレンチ
型キャパシタと同じ程度であり、面積が小で作り易い利
点をもつ。ビットラインとなるドレイン領域１４は基板
側に、すなわちトレンチ１３内に設けられ、キャパシタ
はトレンチ１３内に作られたトランジスタの上側に、第
４図を参照して説明したスタックドキャパシタ型ＤＲＡ
Ｍセルと同じように作られているので、十分に大なるキ
ャパシタンスが得られる。
るものであり、高集積化に有利である。ＴＴＣ型ではト
レンチが８μｍ程度であったのに比べ、本発明のＤＲＡ
Ｍセルの作り易さは第５図を参照して説明したトレンチ
型キャパシタと同じ程度であり、面積が小で作り易い利
点をもつ。ビットラインとなるドレイン領域１４は基板
側に、すなわちトレンチ１３内に設けられ、キャパシタ
はトレンチ１３内に作られたトランジスタの上側に、第
４図を参照して説明したスタックドキャパシタ型ＤＲＡ
Ｍセルと同じように作られているので、十分に大なるキ
ャパシタンスが得られる。
次に、第２図を参照して本発明の詳細な説明する。
ｐ型シリコン基板１工に、例えば燐を、ｌＸｌ０”／ｃ
ｍ２のドーズ量、１５０ ＫｅＶの加速電圧でイオン注
入し、アニールによって注入した燐イオンをドライブイ
ンして第２図（ａ）の断面図に示される如くゲート電極
１２を作る。この方法はＣＭＯ５）ランジスタのウェル
を作る方法と同じである。
ｍ２のドーズ量、１５０ ＫｅＶの加速電圧でイオン注
入し、アニールによって注入した燐イオンをドライブイ
ンして第２図（ａ）の断面図に示される如くゲート電極
１２を作る。この方法はＣＭＯ５）ランジスタのウェル
を作る方法と同じである。
次に、ＳＦ６を用いるリアクティブ・イオン・エツチン
グ（ＲＩＥ）で２〜３μｍの深さのトレンチ１３をゲー
ト電極１２を貫通して第２図（ｂｌに示される如くに形
成する。
グ（ＲＩＥ）で２〜３μｍの深さのトレンチ１３をゲー
ト電極１２を貫通して第２図（ｂｌに示される如くに形
成する。
続いて熱酸化によってトレンチ１３を含むシリコン基板
１１の表面に５００人の膜厚に５ｉ０２膜を形成し、異
方性エツチングでトレンチの壁の上のＳｉＯ２膜１６ａ
のみを残す。このエツチングで除去される５ｉ０２膜は
図に点線で示す。トレンチ１３は紙面の垂直方向に細長
く形成されるもので、その状態は第２図（Ｃ）の右の平
面図に示される。
１１の表面に５００人の膜厚に５ｉ０２膜を形成し、異
方性エツチングでトレンチの壁の上のＳｉＯ２膜１６ａ
のみを残す。このエツチングで除去される５ｉ０２膜は
図に点線で示す。トレンチ１３は紙面の垂直方向に細長
く形成されるもので、その状態は第２図（Ｃ）の右の平
面図に示される。
次に、シランとＨ２ガスを用いるエピタキシャル成長で
第２図（Ｃ）の左の断面図に示される如（トレンチ１３
の底の部分にエピタキシャル層を作り、ｎ型不純物のイ
オン注入によって第１図に示されるドレイン領域１４を
作る。ドレイン領域１４はビットラインとなる。同図の
右はビットラインを示す平面図である。
第２図（Ｃ）の左の断面図に示される如（トレンチ１３
の底の部分にエピタキシャル層を作り、ｎ型不純物のイ
オン注入によって第１図に示されるドレイン領域１４を
作る。ドレイン領域１４はビットラインとなる。同図の
右はビットラインを示す平面図である。
次いで、ＣＶＤ ＳｉＯ，１５ａを第２図（ｄ）の断面
図に点線で示される如く埋め込み、それを同図に実線で
示される如く平坦化する。
図に点線で示される如く埋め込み、それを同図に実線で
示される如く平坦化する。
次に、基板全面にレジスト５０を塗布し、それを第２図
（ｅｌの平面図に示される如くバターニングし、ＣＶＤ
ＳｉＯ□１５ａをエツチングすると、同図（ｆ）の平
面図に示される如くｎ＋型のドレイン領域１４が露出し
、その外側にＣＶＤ ５ｉＯｚ膜１５が残る。
（ｅｌの平面図に示される如くバターニングし、ＣＶＤ
ＳｉＯ□１５ａをエツチングすると、同図（ｆ）の平
面図に示される如くｎ＋型のドレイン領域１４が露出し
、その外側にＣＶＤ ５ｉＯｚ膜１５が残る。
次いで、トレンチ１３の表面を酸化（ゲート酸化）して
５ｉ０２Ｉ！ｌ！を形成し、異方性エツチングで底面す
なわちドレイン領域１４の表面の５ｉＯｚを除去し、ト
レンチの壁面上に５ｉ０２膜１６ｂを残す。ＳｉＯ＋膜
１６ａと１６ｂとで第１図（ａｌに示される５ｉＯｚ膜
１６を構成する（第２図（勢）。
５ｉ０２Ｉ！ｌ！を形成し、異方性エツチングで底面す
なわちドレイン領域１４の表面の５ｉＯｚを除去し、ト
レンチの壁面上に５ｉ０２膜１６ｂを残す。ＳｉＯ＋膜
１６ａと１６ｂとで第１図（ａｌに示される５ｉＯｚ膜
１６を構成する（第２図（勢）。
次に、選択エピタキシャル成長でｐ−型層１７を形成し
、まわりの不純物濃度より低くしたｖｔｈ制御用のイオ
ン注入をなし、続く選択エピタキシャル成長でソース領
域１８を形成し、イオン注入によって同領域をｎ＋型に
し゛てトランジスタが完成する。
、まわりの不純物濃度より低くしたｖｔｈ制御用のイオ
ン注入をなし、続く選択エピタキシャル成長でソース領
域１８を形成し、イオン注入によって同領域をｎ＋型に
し゛てトランジスタが完成する。
次に、第２図（ｈ）に示される如くシリコン基板１１上
にＣＶＤ ５ｉＯｚ膜１９を付け、それにコンタクト窓
２０を窓開きする。なお、第２図（Ｉｎ１以下において
基板に形成されたトランジスタには変化がないから同部
分は省略する。
にＣＶＤ ５ｉＯｚ膜１９を付け、それにコンタクト窓
２０を窓開きする。なお、第２図（Ｉｎ１以下において
基板に形成されたトランジスタには変化がないから同部
分は省略する。
次いで、シリコン基板１１上にポリシリコンを成長しそ
れを第２図（１）に示される如くバターニングし、キャ
パシタ電極２１を形成しその表面を酸化してキャパシタ
絶縁膜２２を作る。
れを第２図（１）に示される如くバターニングし、キャ
パシタ電極２１を形成しその表面を酸化してキャパシタ
絶縁膜２２を作る。
次に再びポリシリコンを堆積し、それをバターニングし
てセルプレート２３を作り、酸化によってセルプレート
２３の表面に絶縁膜（ＳｉＯ＋膜）２４を形成すると、
キャパシタが完成する（第２図（Ｊ））。
てセルプレート２３を作り、酸化によってセルプレート
２３の表面に絶縁膜（ＳｉＯ＋膜）２４を形成すると、
キャパシタが完成する（第２図（Ｊ））。
次いで、ドープしたＰＳＧ膜２５を形成し、ＰＳＧ膜２
５にゲート電極１２とそのコンタクトをとるためのコン
タクト窓２６を窓開けする（第２図（ト）））。続いて
全面にＡＥを付着し、それをバターニングしてワードラ
イン２７を形成し、その上にＰＳＧのカバー膜２８を付
着して第１図に示されるＤＲＡＭセルを作る。
５にゲート電極１２とそのコンタクトをとるためのコン
タクト窓２６を窓開けする（第２図（ト）））。続いて
全面にＡＥを付着し、それをバターニングしてワードラ
イン２７を形成し、その上にＰＳＧのカバー膜２８を付
着して第１図に示されるＤＲＡＭセルを作る。
第１図に示されるトランジスタは２分割し、２つのセル
として使用することができる。
として使用することができる。
以上述べてきたように本発明によれば、キャパシタの双
方の電極およびソースは、トランジスタ領域以外の部分
で基板と接していないので、ソフトエラー・レートを小
さく抑えることができ・分離し易く・キャパシタが使い
易く、微細化が可能になる。
方の電極およびソースは、トランジスタ領域以外の部分
で基板と接していないので、ソフトエラー・レートを小
さく抑えることができ・分離し易く・キャパシタが使い
易く、微細化が可能になる。
第１図（ａ）と山）は本発明実施例の断面図と平面図、
第２図＋８）から（ｋ）までは本発明実施例を作る工程
の図、 第３図はブレーナ型ＤＲＡＭセルの図で、その（ａ）と
山）は断面図と平面図、 第４図はスタックドキャパシタ型ＤＲＡＭセルの断面図
、 第５図はトレンチ型ＤＲＡＭセルの断面図、第６図はセ
ルプレート型ＤＲＡＭセルの断面図、第７図はＴＴＣ型
ＤＲＡＭセルの断面図である。 第１図と第２図において、 １１はシリコン基板、 １２はゲート電極、 １３はトレンチ、 １４はドレイン領域（ビットライン）、１５は ＣＶＤ
５ｉＯｚ膜、 １６、 １６ａ、 １６ｂは ５ｉＯｚ Ｈ’Ａｓ１
７はｐ−型層、 １８はソース領域、 １９は ＣＶＤ ５ｉＯｚ膜、 ２０はコンタクト窓、 ２１はキャパシタ電極、 ２２はキャパシタ絶縁膜、 ２３はセルプレート、 ２４は ５ｉ０２膜、 ２５とＰＳＧ膜、 ２６はコンタクト窓、 ２７はワードライン、 ２日はカバー膜である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ＃ｔＴ！１４ ＊ｎｉｌ／＋ｌ Ｉ？−ＩＸ１ｍ第１閃
（ｂ） （ビ・Ｙトライシ ） １４ 」シ号を乞し０カキ辷イク１１ 龜作りゴージｉ、ａコ
第２図 不＋！咥岨１’ｌりｈ訴ト叫 参虎明側迎θ１１モ作）ＢＬ圏 第２図 オ匈ｔＥ月央４む伜１を作１ニーＴｉ４第２図 ツー−丁マ、［）ＲＡＭｔ＋し７＋５１第３図 スタッフトヤイノずシ９４ｊｌＤＲＡＭｔ！Ｉｆ／へを
育わｍ第４図 −ｅ＋レフ’レーｂ”ｌ ＤＲＡＭ−ｇｒしａ＠ｆｌＪ
＠第６図
第２図＋８）から（ｋ）までは本発明実施例を作る工程
の図、 第３図はブレーナ型ＤＲＡＭセルの図で、その（ａ）と
山）は断面図と平面図、 第４図はスタックドキャパシタ型ＤＲＡＭセルの断面図
、 第５図はトレンチ型ＤＲＡＭセルの断面図、第６図はセ
ルプレート型ＤＲＡＭセルの断面図、第７図はＴＴＣ型
ＤＲＡＭセルの断面図である。 第１図と第２図において、 １１はシリコン基板、 １２はゲート電極、 １３はトレンチ、 １４はドレイン領域（ビットライン）、１５は ＣＶＤ
５ｉＯｚ膜、 １６、 １６ａ、 １６ｂは ５ｉＯｚ Ｈ’Ａｓ１
７はｐ−型層、 １８はソース領域、 １９は ＣＶＤ ５ｉＯｚ膜、 ２０はコンタクト窓、 ２１はキャパシタ電極、 ２２はキャパシタ絶縁膜、 ２３はセルプレート、 ２４は ５ｉ０２膜、 ２５とＰＳＧ膜、 ２６はコンタクト窓、 ２７はワードライン、 ２日はカバー膜である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ＃ｔＴ！１４ ＊ｎｉｌ／＋ｌ Ｉ？−ＩＸ１ｍ第１閃
（ｂ） （ビ・Ｙトライシ ） １４ 」シ号を乞し０カキ辷イク１１ 龜作りゴージｉ、ａコ
第２図 不＋！咥岨１’ｌりｈ訴ト叫 参虎明側迎θ１１モ作）ＢＬ圏 第２図 オ匈ｔＥ月央４む伜１を作１ニーＴｉ４第２図 ツー−丁マ、［）ＲＡＭｔ＋し７＋５１第３図 スタッフトヤイノずシ９４ｊｌＤＲＡＭｔ！Ｉｆ／へを
育わｍ第４図 −ｅ＋レフ’レーｂ”ｌ ＤＲＡＭ−ｇｒしａ＠ｆｌＪ
＠第６図
Claims (2)
- （１）ダイナミック・ランダム・アクセス・メモリセル
において、 一導電型の半導体基板（１１）に作った反対導電型のゲ
ート電極（１２）を貫くトレンチ（１３）が設けられ、 トレンチ（１３）内に下から反対導電型のビットライン
となるドレイン領域（１４）、同導電型層（１７）およ
び反対導電型のソース領域（１８）からなるトランジス
タが設けられ、 前記トランジスタ上にキャパシタ電極（２１）、キャパ
シタ絶縁膜（２２）、セルプレート（２３）からなるキ
ャパシタが配置され、 ゲート電極（１２）に接するワードライン（２７）が前
記キャパシタ上方に配置されてなることを特徴とする半
導体装置。 - （２）一導電型の半導体基板（１１）に反対導電型のゲ
ート電極（１２）を不純物拡散によって形成する工程、 ゲート電極（１２）を貫通するトレンチ（１３）を形成
し、ドレイン領域（１４）、同導電型層（１７）、反対
導電型のソース領域（１８）からなるトランジスタを形
成する工程、 前記トランジスタ領域上にソース領域（１８）とコンタ
クトをとるキャパシタ電極（２１）、キャパシタ絶縁膜
（２２）、セルプレート（２３）からなるキャパシタを
形成する工程、 ゲート電極（１２）とコンタクトをとるワードライン（
２７）を前記キャパシタ上に形成する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028048A JPS63197370A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028048A JPS63197370A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197370A true JPS63197370A (ja) | 1988-08-16 |
Family
ID=12237864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028048A Pending JPS63197370A (ja) | 1987-02-12 | 1987-02-12 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203267A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
| EP0735595A2 (en) * | 1995-03-27 | 1996-10-02 | Motorola, Inc. | Integrated circuit capacitor having a conductive trench |
| JP2007250992A (ja) * | 2006-03-17 | 2007-09-27 | Komatsu Ltd | ガスレーザ用予備電離電極 |
-
1987
- 1987-02-12 JP JP62028048A patent/JPS63197370A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203267A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
| EP0735595A2 (en) * | 1995-03-27 | 1996-10-02 | Motorola, Inc. | Integrated circuit capacitor having a conductive trench |
| EP0735595A3 (en) * | 1995-03-27 | 1997-01-02 | Motorola Inc | Capacitor for an integrated circuit with a conductive trench |
| JP2007250992A (ja) * | 2006-03-17 | 2007-09-27 | Komatsu Ltd | ガスレーザ用予備電離電極 |
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