JPH05347419A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05347419A JPH05347419A JP4222571A JP22257192A JPH05347419A JP H05347419 A JPH05347419 A JP H05347419A JP 4222571 A JP4222571 A JP 4222571A JP 22257192 A JP22257192 A JP 22257192A JP H05347419 A JPH05347419 A JP H05347419A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は高集積可能な微細化に適した半導体
記憶装置を給するため、選択トランジスタを小さくして
も情報を保持する電荷の減衰を引き起こさないメモリセ
ルを可能とすることにある。 【構成】 メモリセルをワード線200をゲートとするM
OSFETによる選択トランジスタと絶縁分離されたエ
ミッタ電極をもつバイポーラトランジスタによる書込素
子および選択トランジスタのチャネル部に電界効果をあ
たえる絶縁層に覆われた蓄積電極600により構成する。 【効果】 蓄積電極の電荷は選択トランジスタおよび書
込素子を同時に動作させたとき(書込時)以外では絶縁
膜によりリークが妨げられるため、選択トランジスタを
小さくしても、良好な電荷保持特性を維持することがで
きる。
記憶装置を給するため、選択トランジスタを小さくして
も情報を保持する電荷の減衰を引き起こさないメモリセ
ルを可能とすることにある。 【構成】 メモリセルをワード線200をゲートとするM
OSFETによる選択トランジスタと絶縁分離されたエ
ミッタ電極をもつバイポーラトランジスタによる書込素
子および選択トランジスタのチャネル部に電界効果をあ
たえる絶縁層に覆われた蓄積電極600により構成する。 【効果】 蓄積電極の電荷は選択トランジスタおよび書
込素子を同時に動作させたとき(書込時)以外では絶縁
膜によりリークが妨げられるため、選択トランジスタを
小さくしても、良好な電荷保持特性を維持することがで
きる。
Description
【0001】
【産業上の利用分野】本発明構造は、高集積可能な微細
化に適した半導体記憶装置に関する。
化に適した半導体記憶装置に関する。
【0002】
【従来の技術】これまで最も高集積可能な半導体記憶装
置として、シリコン基板上に形成された1つの選択トラ
ンジスタと1つの容量素子からなるダイナミック ラン
ダムアクセス メモリ(DRAM)セル構造が知られて
いる。このメモリセル1ビットを等価的に示した図2を
用いて説明する。メモリセルは複数個をアレイ状に集積
して形成されるが、ここでは、メモリセル1つの構造を
説明する。この例において選択トランジスタは図中で示
したMOSFETにより形成されている。情報を保持す
るコンデンサの蓄積電極は基板とは反対の導電型を持つ
不純物により形成し、基板半導体との間にPN接合をつ
くることで電気的に分離されている。この蓄積電極は選
択トランジスタのソース又はドレインを形成する拡散層
と接続している。また、選択トランジスタの、もう一つ
の拡散層はビット線につながるように配置されている。
ゲート電極はワード線である。選択トランジスタがオフ
状態となると、蓄積電極は周囲の電極と電気的に分離さ
れるため、情報を保持することができる。
置として、シリコン基板上に形成された1つの選択トラ
ンジスタと1つの容量素子からなるダイナミック ラン
ダムアクセス メモリ(DRAM)セル構造が知られて
いる。このメモリセル1ビットを等価的に示した図2を
用いて説明する。メモリセルは複数個をアレイ状に集積
して形成されるが、ここでは、メモリセル1つの構造を
説明する。この例において選択トランジスタは図中で示
したMOSFETにより形成されている。情報を保持す
るコンデンサの蓄積電極は基板とは反対の導電型を持つ
不純物により形成し、基板半導体との間にPN接合をつ
くることで電気的に分離されている。この蓄積電極は選
択トランジスタのソース又はドレインを形成する拡散層
と接続している。また、選択トランジスタの、もう一つ
の拡散層はビット線につながるように配置されている。
ゲート電極はワード線である。選択トランジスタがオフ
状態となると、蓄積電極は周囲の電極と電気的に分離さ
れるため、情報を保持することができる。
【0003】
【発明が解決しようとする課題】図2に示した従来技術
において、蓄積電極に保持情報として蓄積されている電
荷は、基板との接合および選択トランジスタのリーク電
流等のため、時間とともに減少する。そのため、電荷量
として記憶されていた情報も消失される。そこで、情報
が消失するよりも短い適当な時間毎にデータを読み出
し、再度書き直すリフレッシュと呼ばれる動作を行なう
必要がある。リフレッシュ動作は、ビット線等配線の持
つ大きな容量を充放電するため、多くの電力が消費さ
れ、DRAMの大きな課題となっている。リフレッシュ
の間隔はひとつには、蓄積電荷量により決まるため、時
間当たりのリフレッシュ回数を減らすには蓄積電荷を多
くする必要がでてくる。しかし、容量素子の蓄積電荷量
は、容量素子の面積に比例するため、メモリセルを高集
積化、すなわち素子が小さくなると、蓄積電荷量が減少
し、リフレッシュ回数の増大とともに消費電力増大が大
きな問題となってくる。
において、蓄積電極に保持情報として蓄積されている電
荷は、基板との接合および選択トランジスタのリーク電
流等のため、時間とともに減少する。そのため、電荷量
として記憶されていた情報も消失される。そこで、情報
が消失するよりも短い適当な時間毎にデータを読み出
し、再度書き直すリフレッシュと呼ばれる動作を行なう
必要がある。リフレッシュ動作は、ビット線等配線の持
つ大きな容量を充放電するため、多くの電力が消費さ
れ、DRAMの大きな課題となっている。リフレッシュ
の間隔はひとつには、蓄積電荷量により決まるため、時
間当たりのリフレッシュ回数を減らすには蓄積電荷を多
くする必要がでてくる。しかし、容量素子の蓄積電荷量
は、容量素子の面積に比例するため、メモリセルを高集
積化、すなわち素子が小さくなると、蓄積電荷量が減少
し、リフレッシュ回数の増大とともに消費電力増大が大
きな問題となってくる。
【0004】さらに、MOSFETによる選択トランジ
スタも素子寸法を小さくするとソース、ドレインの拡散
層間を流れるリーク電流が増大しやすくなる短チャネル
効果と呼ばれる現象が生じてくる。そのため高集積化を
進めるとオフ状態の保持が困難になり、蓄積電荷をリー
クさせる大きな要因となる。
スタも素子寸法を小さくするとソース、ドレインの拡散
層間を流れるリーク電流が増大しやすくなる短チャネル
効果と呼ばれる現象が生じてくる。そのため高集積化を
進めるとオフ状態の保持が困難になり、蓄積電荷をリー
クさせる大きな要因となる。
【0005】よって、本発明は現状の半導体記憶装置の
もつ上記課題に鑑み、電荷リークを抑え、選択トランジ
スタを小さくしても情報を保持する電荷の減衰を引き起
こさないメモリセルを可能とすることにある。
もつ上記課題に鑑み、電荷リークを抑え、選択トランジ
スタを小さくしても情報を保持する電荷の減衰を引き起
こさないメモリセルを可能とすることにある。
【0006】
【課題を解決するための手段】上記目的は、半導体基板
上に形成された絶縁ゲート型電界効果トランジスタから
なる選択トランジスタと、キャリアの持つ電荷により情
報を保持する記憶部からなる半導体記憶装置において、
該記憶部が絶縁物で囲まれ、かつ、該記憶部の電荷量を
変化させる該絶縁物に接する基板および導電型の異なる
PN接合を有する電極からなる書込素子を持つことによ
り達成される。
上に形成された絶縁ゲート型電界効果トランジスタから
なる選択トランジスタと、キャリアの持つ電荷により情
報を保持する記憶部からなる半導体記憶装置において、
該記憶部が絶縁物で囲まれ、かつ、該記憶部の電荷量を
変化させる該絶縁物に接する基板および導電型の異なる
PN接合を有する電極からなる書込素子を持つことによ
り達成される。
【0007】言い換えると、メモリセルをワード線200
をゲートとするMOSFETによる選択トランジスタと
絶縁分離されたエミッタ電極をもつバイポーラトランジ
スタによる書込素子および選択トランジスタのチャネル
部に電界効果をあたえる絶縁層に覆われた蓄積電極600
により構成する。
をゲートとするMOSFETによる選択トランジスタと
絶縁分離されたエミッタ電極をもつバイポーラトランジ
スタによる書込素子および選択トランジスタのチャネル
部に電界効果をあたえる絶縁層に覆われた蓄積電極600
により構成する。
【0008】
【作用】蓄積電極の電荷は選択トランジスタおよび書込
素子を同時に動作させたとき(書込時)以外では絶縁膜
によりリークが妨げられるため、選択トランジスタを小
さくしても、良好な電荷保持特性を維持することができ
る。さらにその絶縁膜をトンネルするキャリアを制御す
る書き込み素子により容量部にアクセスし、少数の電荷
により保持された情報をトランジスタ出力として増幅す
ることができる。
素子を同時に動作させたとき(書込時)以外では絶縁膜
によりリークが妨げられるため、選択トランジスタを小
さくしても、良好な電荷保持特性を維持することができ
る。さらにその絶縁膜をトンネルするキャリアを制御す
る書き込み素子により容量部にアクセスし、少数の電荷
により保持された情報をトランジスタ出力として増幅す
ることができる。
【0009】つぎにメモリ動作について、図3から図7
を用いて説明し、本発明構造が上記課題の解決に有効で
あることを示す。
を用いて説明し、本発明構造が上記課題の解決に有効で
あることを示す。
【0010】本発明によるメモリセルは、従来セルと同
様な選択トランジスタと、情報に対応した電荷を蓄える
蓄積電極による記憶部、および、蓄積電極への書込素子
からなっている。図3に本発明構造の特長の一つである
書込素子の等価的な表示を示し、これを用いて図4に本
発明構造のメモリセルを等価的に示す。図4において8
50はビット線、200はワード線、800はプレート
線である。破線枠Aで示した領域が選択トランジスタ、
破線枠Bは書込素子、600が記憶部である。選択トラ
ンジスタは従来のSOIのMOSFET構造であり、書
込素子はエッミタ、ベース電極間にトンネル絶縁膜を設
けたバイポーラトランジスタにより形成されている。こ
のため、記憶部600は周囲を完全に絶縁物で覆われて
いる。
様な選択トランジスタと、情報に対応した電荷を蓄える
蓄積電極による記憶部、および、蓄積電極への書込素子
からなっている。図3に本発明構造の特長の一つである
書込素子の等価的な表示を示し、これを用いて図4に本
発明構造のメモリセルを等価的に示す。図4において8
50はビット線、200はワード線、800はプレート
線である。破線枠Aで示した領域が選択トランジスタ、
破線枠Bは書込素子、600が記憶部である。選択トラ
ンジスタは従来のSOIのMOSFET構造であり、書
込素子はエッミタ、ベース電極間にトンネル絶縁膜を設
けたバイポーラトランジスタにより形成されている。こ
のため、記憶部600は周囲を完全に絶縁物で覆われて
いる。
【0011】図3の書込素子の構造を、簡単化して図5
に示す。記憶部の電極600をエッミタと絶縁膜900
を挾んでN型半導体層700によるベース電極およびP
型半導体層750によるコレクタ電極からできている。
ベース、コレクタ間にPN接合が形成するため、ベース
700をP型、コレクタ750をN型で形成しても良
い。ここでは、ベースをN型、コレクタをP型を用いて
説明する。
に示す。記憶部の電極600をエッミタと絶縁膜900
を挾んでN型半導体層700によるベース電極およびP
型半導体層750によるコレクタ電極からできている。
ベース、コレクタ間にPN接合が形成するため、ベース
700をP型、コレクタ750をN型で形成しても良
い。ここでは、ベースをN型、コレクタをP型を用いて
説明する。
【0012】図6にベース、コレクタ間に逆バイアスを
加えたときの様子をバンド図を用いて示す。接合中で生
じた電子はベースとコレクタ間のポテンシャル差により
高エネルギー状態になっているため、絶縁膜900のポ
テンシャル障壁を越えて電極600に流れ込む。そのた
め電極600では電子が蓄積され、その電荷により電位
が下がる。一般に絶縁膜のポテンシャル障壁を越えてキ
ャリアを注入するメカニズムには、直接トンネリングや
ホットキャリア注入等の様々なものが知られているが、
これらの電流成分を完全に分離することは困難である。
そこで、以下ここでは、こうした絶縁膜の高いポテンシ
ャル障壁を通してキャリアが移動するメカニズムを総称
して”トンネル”と呼ぶことにする。
加えたときの様子をバンド図を用いて示す。接合中で生
じた電子はベースとコレクタ間のポテンシャル差により
高エネルギー状態になっているため、絶縁膜900のポ
テンシャル障壁を越えて電極600に流れ込む。そのた
め電極600では電子が蓄積され、その電荷により電位
が下がる。一般に絶縁膜のポテンシャル障壁を越えてキ
ャリアを注入するメカニズムには、直接トンネリングや
ホットキャリア注入等の様々なものが知られているが、
これらの電流成分を完全に分離することは困難である。
そこで、以下ここでは、こうした絶縁膜の高いポテンシ
ャル障壁を通してキャリアが移動するメカニズムを総称
して”トンネル”と呼ぶことにする。
【0013】一方、図7に示すようにベース、コレクタ
間を順バイアスすると、コレクタよりベースに流れ込ん
だ正孔が絶縁膜900をトンネルして電極600に流れ
込む。そのため、正孔の電荷により電極600の電位は
上昇する。
間を順バイアスすると、コレクタよりベースに流れ込ん
だ正孔が絶縁膜900をトンネルして電極600に流れ
込む。そのため、正孔の電荷により電極600の電位は
上昇する。
【0014】よって、この書込素子動作により記憶部に
は、高低2つの電位状態を与えることができる。また、
図2に示したこれまでのDRAMセルでは、選択トラン
ジスタが直接情報保持を果す容量素子の蓄積電荷のリー
クを支えていたため、選択トランジスタを小さくするこ
とで電流リークが増えると記憶部の電位状態の保持が困
難になっていた。しかし、本発明構造では、選択トラン
ジスタのソース、ドレイン間のリークが起きても、直接
情報を保持している記憶部600に影響することがな
い。そのため、選択トランジスタを小さくすることが容
易である。
は、高低2つの電位状態を与えることができる。また、
図2に示したこれまでのDRAMセルでは、選択トラン
ジスタが直接情報保持を果す容量素子の蓄積電荷のリー
クを支えていたため、選択トランジスタを小さくするこ
とで電流リークが増えると記憶部の電位状態の保持が困
難になっていた。しかし、本発明構造では、選択トラン
ジスタのソース、ドレイン間のリークが起きても、直接
情報を保持している記憶部600に影響することがな
い。そのため、選択トランジスタを小さくすることが容
易である。
【0015】本メモリセルでは書込素子を制御するベー
ス電極は、選択トランジスタを介してビット線850に
つながる。以下上記書込素子特性をもとにメモリセル動
作を説明する。
ス電極は、選択トランジスタを介してビット線850に
つながる。以下上記書込素子特性をもとにメモリセル動
作を説明する。
【0016】(1)情報保持状態 選択トランジスタがオフ状態では、ベースはコレクタ電
位との平衡状態に保たれるため、書込素子もオフ状態と
なる。よって、記憶部600の電荷は維持される。
位との平衡状態に保たれるため、書込素子もオフ状態と
なる。よって、記憶部600の電荷は維持される。
【0017】(2)書込状態 選択トランジスタがオン状態では、ベース電位がビット
線850の電位に固定される。よって、ビット線電位に
応じて上記書込素子の動作を行ない、記憶部の電荷状態
を書き込む。これにより、記憶部600が高電位のとき
選択トランジスタの閾値はVh,低電位のときVlとな
る。
線850の電位に固定される。よって、ビット線電位に
応じて上記書込素子の動作を行ない、記憶部の電荷状態
を書き込む。これにより、記憶部600が高電位のとき
選択トランジスタの閾値はVh,低電位のときVlとな
る。
【0018】(3)読み出し状態 選択するセルにつながるビット線電位をコレクタ電位に
比べ順バイアスに設定し、ワード線電位をVlとVhの
中間電位に立ち上げる。コレクタ、ビット線間に電流を
みることで、選択トランジスタの状態、すなわち、記憶
部600の電位情報を読みだすことができる。図42に
トランジスタ特性を示す。トランジスタはゲート電圧V
gに対して極めて急俊なスイッチング特性を示すことが
知られている。そのため、それぞれVhとVlの閾値を
持つトランジスタがあるとき、中間電位Vmに立ち上げ
るとチャネル電流が大きく変えることができる。読みだ
し時のビット線電位を、書込素子の順バイアス書込の閾
値以下にすることで、情報を非破壊で読みだすことがで
きる。このとき、他のビット線はコレクタ電位に対して
逆バイアス状態にすることで、消費電流を抑えることが
できる。
比べ順バイアスに設定し、ワード線電位をVlとVhの
中間電位に立ち上げる。コレクタ、ビット線間に電流を
みることで、選択トランジスタの状態、すなわち、記憶
部600の電位情報を読みだすことができる。図42に
トランジスタ特性を示す。トランジスタはゲート電圧V
gに対して極めて急俊なスイッチング特性を示すことが
知られている。そのため、それぞれVhとVlの閾値を
持つトランジスタがあるとき、中間電位Vmに立ち上げ
るとチャネル電流が大きく変えることができる。読みだ
し時のビット線電位を、書込素子の順バイアス書込の閾
値以下にすることで、情報を非破壊で読みだすことがで
きる。このとき、他のビット線はコレクタ電位に対して
逆バイアス状態にすることで、消費電流を抑えることが
できる。
【0019】
【実施例】図1を用いて本発明構造について説明する。
図1は同じビット線コンタクトを共有する2ビットのメ
モリセルの断面構造を示したものである。ビット線85
0はビット線接続層810を介して半導体に高濃度に不
純物を導入することで導電化することで形成された電極
701に接続している。電極700、701およびワー
ド線200により選択トランジスタが形成されている。
ワード線200は絶縁膜910を介して基板に形成され
る700、701間を流れるチャネル電流を電界効果に
より制御するゲート電極である。電極700は、電極下
面にトンネル絶縁膜900を挾んで電極600と対向し
ている。電極600は該絶縁膜900および絶縁膜31
0により周囲を囲まれ、他電極と導電層による電気的接
続がない。また、電極700の上部に700とは反対の
導電型をもつ不純物を高濃度に含み導電化した電極層7
50が形成されている。電極750は配線800に接続
している。
図1は同じビット線コンタクトを共有する2ビットのメ
モリセルの断面構造を示したものである。ビット線85
0はビット線接続層810を介して半導体に高濃度に不
純物を導入することで導電化することで形成された電極
701に接続している。電極700、701およびワー
ド線200により選択トランジスタが形成されている。
ワード線200は絶縁膜910を介して基板に形成され
る700、701間を流れるチャネル電流を電界効果に
より制御するゲート電極である。電極700は、電極下
面にトンネル絶縁膜900を挾んで電極600と対向し
ている。電極600は該絶縁膜900および絶縁膜31
0により周囲を囲まれ、他電極と導電層による電気的接
続がない。また、電極700の上部に700とは反対の
導電型をもつ不純物を高濃度に含み導電化した電極層7
50が形成されている。電極750は配線800に接続
している。
【0020】まず記憶部について動作の概略を説明す
る。電極750と電極700に形成されているPN接合
により生成されたキャリアが、トンネル絶縁膜900を
トンネリングすることで電極600に導入される。その
ため、このキャリアのもつ電荷により、記憶電極600
の電位は書き換えられる。また、記憶部である電極60
0に導入されたキャリアは、導電層による接続がないた
め減衰することがない。
る。電極750と電極700に形成されているPN接合
により生成されたキャリアが、トンネル絶縁膜900を
トンネリングすることで電極600に導入される。その
ため、このキャリアのもつ電荷により、記憶電極600
の電位は書き換えられる。また、記憶部である電極60
0に導入されたキャリアは、導電層による接続がないた
め減衰することがない。
【0021】次に、選択トランジスタの動作を説明す
る。本発明構造では、選択トランジスタが記憶部の情報
書換およびデータ読み出しに用いられている。情報の書
込において、選択トランジスタによりビット線電位を書
込素子の電極700与えることで、書き込む情報を記憶
部に伝える働きをする。
る。本発明構造では、選択トランジスタが記憶部の情報
書換およびデータ読み出しに用いられている。情報の書
込において、選択トランジスタによりビット線電位を書
込素子の電極700与えることで、書き込む情報を記憶
部に伝える働きをする。
【0022】また選択トランジスタは、データ読み出し
時に記憶情報をトランジスタ特性の変化に変換する働き
をする。すなわち、選択トランジスタは電極600が絶
縁膜900を挾んでチャネル部に接しているため、電極
600も絶縁膜900を介して電界効果を電極700お
よび701間のチャネルに及ぼす。この電極600の電
位が変わると選択トランジスタのワード線200に対す
る閾値が変わり、選択トランジスタの出力も大きく変化
する。そのため、選択トランジスタを介して記憶部の情
報を容易に読みだすことができる。
時に記憶情報をトランジスタ特性の変化に変換する働き
をする。すなわち、選択トランジスタは電極600が絶
縁膜900を挾んでチャネル部に接しているため、電極
600も絶縁膜900を介して電界効果を電極700お
よび701間のチャネルに及ぼす。この電極600の電
位が変わると選択トランジスタのワード線200に対す
る閾値が変わり、選択トランジスタの出力も大きく変化
する。そのため、選択トランジスタを介して記憶部の情
報を容易に読みだすことができる。
【0023】次に図1に示した本発明の実施例1につい
て、図8から図19を用いて形成法を基に説明する。
て、図8から図19を用いて形成法を基に説明する。
【0024】(図8) P型シリコン単結晶基板(10
1)上にシリコン酸化膜(300)およびP型単結晶シ
リコン(100)を有するSOI(Silicon o
n insulator)基板上に厚さ30Åの薄い酸
化膜900を形成する。
1)上にシリコン酸化膜(300)およびP型単結晶シ
リコン(100)を有するSOI(Silicon o
n insulator)基板上に厚さ30Åの薄い酸
化膜900を形成する。
【0025】(図9) 上記基板上に高濃度に不純物を
含むことで導電化した多結晶シリコンを気相成長法によ
り100nm堆積し、既知のホトレジスト法を用いてパ
ターニングすることで電極(記憶部)600を形成す
る。
含むことで導電化した多結晶シリコンを気相成長法によ
り100nm堆積し、既知のホトレジスト法を用いてパ
ターニングすることで電極(記憶部)600を形成す
る。
【0026】(図10) 上記基板上にシリコン酸化物
310を堆積し、さらにシリコン基板102を置いて熱
処理し、酸化物層310と基板102を接着する。
310を堆積し、さらにシリコン基板102を置いて熱
処理し、酸化物層310と基板102を接着する。
【0027】(図11) シリコン102を基板とし
て、出発時の基板101およびシリコン酸化膜300を
エッチングすることで、単結晶シリコン層100を基板
表面に露出させる。
て、出発時の基板101およびシリコン酸化膜300を
エッチングすることで、単結晶シリコン層100を基板
表面に露出させる。
【0028】(図12) シリコン層100に下部の電
極600に合わせてアクティブ領域をパターニングし素
子間のシリコン層をエッチングすることで、素子分離領
域を形成する。
極600に合わせてアクティブ領域をパターニングし素
子間のシリコン層をエッチングすることで、素子分離領
域を形成する。
【0029】(図13) シリコン100表面に熱酸化
により4nmの酸化膜910を形成し、さらに高濃度に
不純物を含むことで導電化した多結晶シリコン200お
よびシリコン酸化物層350を気相成長法により堆積す
る。この多結晶シリコンおよびシリコン酸化物層をレジ
ストをマスクに異方的にエッチングし、ワード線200
を形成する。この工程は従来MOSFETのゲート電極
形成と同様に行なうことができる。
により4nmの酸化膜910を形成し、さらに高濃度に
不純物を含むことで導電化した多結晶シリコン200お
よびシリコン酸化物層350を気相成長法により堆積す
る。この多結晶シリコンおよびシリコン酸化物層をレジ
ストをマスクに異方的にエッチングし、ワード線200
を形成する。この工程は従来MOSFETのゲート電極
形成と同様に行なうことができる。
【0030】(図14) 上記基板上にシリコン酸化物
を50nm気相成長法により一様に堆積したのち、異方
的にエッチングすることで、ワード線200および35
0側面にシリコン酸化物層(スペーサ)360を形成す
る。このワード線等をマスクにしてイオン打ち込み法を
用いてシリコン基板100に砒素を高濃度ドーピングす
ることで、電極700および701を形成する。
を50nm気相成長法により一様に堆積したのち、異方
的にエッチングすることで、ワード線200および35
0側面にシリコン酸化物層(スペーサ)360を形成す
る。このワード線等をマスクにしてイオン打ち込み法を
用いてシリコン基板100に砒素を高濃度ドーピングす
ることで、電極700および701を形成する。
【0031】(図15) 気相成長法によりシリコン酸
化膜365を30nm堆積し、ホトレジスト法を用いた
パターニング法により、拡散層700上の一部を開口す
る。
化膜365を30nm堆積し、ホトレジスト法を用いた
パターニング法により、拡散層700上の一部を開口す
る。
【0032】(図16) ボロンを高濃度含んだ多結晶
シリコンを気相成長法により200nm堆積し、700
上に形成した開口にあわせ加工し、プレート電極800
を形成する。このとき、開口を通して電極700中に拡
散したボロンがコレクタ750を形成する。
シリコンを気相成長法により200nm堆積し、700
上に形成した開口にあわせ加工し、プレート電極800
を形成する。このとき、開口を通して電極700中に拡
散したボロンがコレクタ750を形成する。
【0033】(図17) 上記基板上にシリコン酸化膜
370を気相成長法により堆積する。
370を気相成長法により堆積する。
【0034】(図18) ワード線200間をパターニ
ングしてシリコン絶縁物370等をエッチングすること
で電極層701を開口し、高濃度にリンを含んだ多結晶
シリコンを堆積したのち加工することで、ビット線接続
層810を形成する。
ングしてシリコン絶縁物370等をエッチングすること
で電極層701を開口し、高濃度にリンを含んだ多結晶
シリコンを堆積したのち加工することで、ビット線接続
層810を形成する。
【0035】(図19) 集積半導体装置の既知の配線
形成工程と同様に、絶縁物を堆積したのちビット線接続
層810等にコンタクトホールを開口し、さらに金属材
により配線850を形成することで第1図の半導体装置
が得られる。
形成工程と同様に、絶縁物を堆積したのちビット線接続
層810等にコンタクトホールを開口し、さらに金属材
により配線850を形成することで第1図の半導体装置
が得られる。
【0036】この半導体装置では、同一プレート線につ
ながるメモリセルに同じ情報を同時に書き込むことがで
きる。よって、プレート線をメモリセルアレイ毎に分離
加工することで、アレイ単位で書込動作させる構成をと
ることができる。
ながるメモリセルに同じ情報を同時に書き込むことがで
きる。よって、プレート線をメモリセルアレイ毎に分離
加工することで、アレイ単位で書込動作させる構成をと
ることができる。
【0037】上記実施例では記憶部600の形成をさき
に行なったが、図20から図24に示す実施例2のよう
にシリコン層100と同時に加工することでパターニン
グを自己整合化することができる。
に行なったが、図20から図24に示す実施例2のよう
にシリコン層100と同時に加工することでパターニン
グを自己整合化することができる。
【0038】(図20) 多結晶シリコン層600は加
工せずに一様に堆積したまま、図8から図11と同様に
して基板を得る。
工せずに一様に堆積したまま、図8から図11と同様に
して基板を得る。
【0039】(図21) シリコン層100加工時に酸
化膜900および多結晶シリコン600を連続してエッ
チングする。
化膜900および多結晶シリコン600を連続してエッ
チングする。
【0040】(図22) ワード線加工後、シリコン酸
化膜365を堆積しワード線間のみ開口する。このと
き、シリコン100も酸化膜900まで同時に加工す
る。さらに、熱窒化によりシリコン100側面にシリコ
ン窒化膜382を形成する。
化膜365を堆積しワード線間のみ開口する。このと
き、シリコン100も酸化膜900まで同時に加工す
る。さらに、熱窒化によりシリコン100側面にシリコ
ン窒化膜382を形成する。
【0041】(図23) 上記基板表面のシリコン酸化
膜900を異方的にエッチングし、多結晶シリコン60
0を露出させ、ワード線等をマスクに異方的にエッチン
グすることでアクティブであるシリコン層100および
ワード線200に自己整合的に記憶部600を加工する
ことができる。
膜900を異方的にエッチングし、多結晶シリコン60
0を露出させ、ワード線等をマスクに異方的にエッチン
グすることでアクティブであるシリコン層100および
ワード線200に自己整合的に記憶部600を加工する
ことができる。
【0042】(図24) 上記基板を酸化し、600側
面にシリコン酸化膜325を成長させる。窒化膜382
をエッチングしてから、ビット線接続層810を形成す
る。以下、実施例1と同様に書込素子等を形成すること
ができる。
面にシリコン酸化膜325を成長させる。窒化膜382
をエッチングしてから、ビット線接続層810を形成す
る。以下、実施例1と同様に書込素子等を形成すること
ができる。
【0043】上記実施例では、記憶部をゲート電極と異
なる面に形成し、チャネルを挾む形をとっているが、本
発明の特長である書き込み素子を用いた構造を応用し、
図26に示すようにゲート電極と記憶部を同じ側に重ね
て形成することもできる。図26に実施例3を示す。以
下P型基板上に形成されたメモリセルを用いて説明す
る。第1ビット線1610はP型不純物の拡散層電極1
320に接続している。この拡散層1320はN型不純
物拡散層電極1310に囲まれ、1320と基板150
0は、1310により分断されている。第2ビット線1
620は、N型不純物拡散層1200に接続されてい
る。拡散層1200と1310は、第1ゲート1120
および第2ゲート1110により絶縁ゲート型電界効果
トランジスタを形成している。チャネル部を覆うように
配置された第2ゲート電極(記憶部)は、周囲を絶縁物
に覆われ他電極と導電層による電気的接続がなく、主と
して第1ゲート電極1120による絶縁物層1910を
介した容量結合により電位が与えられる。本実施例で
は、通常の書き換え可能型不揮発性半導体記憶装置(E
EPROM)等に習い、これらの電極を、1200をソ
ース電極、1310をドレイン電極、1320をベース
電極、1110の記憶部をフローティングゲート電極、
1120を制御ゲート電極と呼ぶことにする。
なる面に形成し、チャネルを挾む形をとっているが、本
発明の特長である書き込み素子を用いた構造を応用し、
図26に示すようにゲート電極と記憶部を同じ側に重ね
て形成することもできる。図26に実施例3を示す。以
下P型基板上に形成されたメモリセルを用いて説明す
る。第1ビット線1610はP型不純物の拡散層電極1
320に接続している。この拡散層1320はN型不純
物拡散層電極1310に囲まれ、1320と基板150
0は、1310により分断されている。第2ビット線1
620は、N型不純物拡散層1200に接続されてい
る。拡散層1200と1310は、第1ゲート1120
および第2ゲート1110により絶縁ゲート型電界効果
トランジスタを形成している。チャネル部を覆うように
配置された第2ゲート電極(記憶部)は、周囲を絶縁物
に覆われ他電極と導電層による電気的接続がなく、主と
して第1ゲート電極1120による絶縁物層1910を
介した容量結合により電位が与えられる。本実施例で
は、通常の書き換え可能型不揮発性半導体記憶装置(E
EPROM)等に習い、これらの電極を、1200をソ
ース電極、1310をドレイン電極、1320をベース
電極、1110の記憶部をフローティングゲート電極、
1120を制御ゲート電極と呼ぶことにする。
【0044】この実施例3の半導体記憶装置は、通常の
フローティングゲート型のEEPROMと同様に、フロ
ーティングゲートの持つ電荷量により制御ゲートからみ
たトランジスタの閾値を変化させ、チャネルの形成の有
無として情報を読みだすものである。そこでメモリ動作
をするフローテイングゲートへの情報の書込消去動作の
概略を説明する。
フローティングゲート型のEEPROMと同様に、フロ
ーティングゲートの持つ電荷量により制御ゲートからみ
たトランジスタの閾値を変化させ、チャネルの形成の有
無として情報を読みだすものである。そこでメモリ動作
をするフローテイングゲートへの情報の書込消去動作の
概略を説明する。
【0045】制御ゲートの電位を正方向に上げ、フロー
ティングゲートを介してソース、ドレイン間のチャネル
を強反転させ、オン状態にする。ドレインにチャネルを
介し、ソースより電位を与え、ドレインとベースのPN
接合に逆バイアスを印加する。逆バイアスにより生じる
接合の降伏現象により高エネルギー状態にあるキャリア
が生成され、電子がゲート絶縁膜1920を越えてフロ
ーテイングゲートに導入される。そのため、このキャリ
アのもつ電荷により、フローテイングゲートの電荷量が
書き換えられる。フローティングゲートに導入されたキ
ャリアは、導電層による接続がないため減衰することが
ない。
ティングゲートを介してソース、ドレイン間のチャネル
を強反転させ、オン状態にする。ドレインにチャネルを
介し、ソースより電位を与え、ドレインとベースのPN
接合に逆バイアスを印加する。逆バイアスにより生じる
接合の降伏現象により高エネルギー状態にあるキャリア
が生成され、電子がゲート絶縁膜1920を越えてフロ
ーテイングゲートに導入される。そのため、このキャリ
アのもつ電荷により、フローテイングゲートの電荷量が
書き換えられる。フローティングゲートに導入されたキ
ャリアは、導電層による接続がないため減衰することが
ない。
【0046】消去動作時には、ゲートの電位を基板、ベ
ース電極に対し低くすると、ベース、基板間のドレイン
表面にチャネルが生じる。このチャネルの電界により生
じたホールが絶縁膜1920を越えて、フローティング
ゲートの注入される。また、フローティングゲートに対
しベースが正方向にバイアスされるため、フローティン
グゲートからベースに電子が引き抜かれる。このため、
フローティングゲート中の電子が減少させることができ
る。この消去動作は、実施例1にも用いることができ
る。
ース電極に対し低くすると、ベース、基板間のドレイン
表面にチャネルが生じる。このチャネルの電界により生
じたホールが絶縁膜1920を越えて、フローティング
ゲートの注入される。また、フローティングゲートに対
しベースが正方向にバイアスされるため、フローティン
グゲートからベースに電子が引き抜かれる。このため、
フローティングゲート中の電子が減少させることができ
る。この消去動作は、実施例1にも用いることができ
る。
【0047】次に、読み出し動作を説明する。ソース電
極に対しベースを高電位にし、制御ゲートを正方向にバ
イアスする。フローティングゲートの電位がチャネルの
閾値を越えた場合には、チャネルがオン状態となり、ソ
ース、ドレイン間が導通し、ドレインとベースが順方向
にバイアスされるため、ソース、ベース間に電流が流れ
る。一方、フローティングゲート電位が閾値以下のとき
は、チャネルは形成されず、ソース、ベース間には電流
が流れない。よって、このソース、ベース間の導通状態
により、情報を容易に読みだすことができる。
極に対しベースを高電位にし、制御ゲートを正方向にバ
イアスする。フローティングゲートの電位がチャネルの
閾値を越えた場合には、チャネルがオン状態となり、ソ
ース、ドレイン間が導通し、ドレインとベースが順方向
にバイアスされるため、ソース、ベース間に電流が流れ
る。一方、フローティングゲート電位が閾値以下のとき
は、チャネルは形成されず、ソース、ベース間には電流
が流れない。よって、このソース、ベース間の導通状態
により、情報を容易に読みだすことができる。
【0048】情報保持状態では、ベース、ドレイン間の
接合を導電位または逆バイアス状態にすることで、電流
オフ状態にさせることで、チャネルの漏れ電流を低減す
ることができる。
接合を導電位または逆バイアス状態にすることで、電流
オフ状態にさせることで、チャネルの漏れ電流を低減す
ることができる。
【0049】ここではP型基板を用いた実施例をもとに
動作を説明したが、反対導電型を用いたときには、バイ
アス条件を反転させることで、同様に動作させることが
できる。
動作を説明したが、反対導電型を用いたときには、バイ
アス条件を反転させることで、同様に動作させることが
できる。
【0050】以下、図27から図35を用いて形成法を
基に説明する。図27はマスクパターンを示す平面図で
ある。それぞれの形成工程における特徴を示すため、図
28から図31は、図27のBーB線での断面構造で、
その後の工程を説明する図32から図35では、図27
のAーA線での断面構造で示す。
基に説明する。図27はマスクパターンを示す平面図で
ある。それぞれの形成工程における特徴を示すため、図
28から図31は、図27のBーB線での断面構造で、
その後の工程を説明する図32から図35では、図27
のAーA線での断面構造で示す。
【0051】(図28) P型シリコン単結晶基板(1
500)上に厚さ30Åの薄い酸化膜を熱酸化により形
成し、気相成長法(Chemical Vapar D
eposition法 以下CVD法)により、シリコ
ン窒化膜を200nm堆積する。図28において155
0で示したアクティブ領域を既知のホトレジスト法を用
いてパターニングし、レジストをマスクに該シリコン窒
化膜を異方的にエッチングする。このシリコン窒化膜を
マスクにボロンをイオン打ち込みした後、熱酸化し素子
分離を行なう600nmの酸化膜を選択的に成長させ
る。シリコン窒化膜および窒化膜の下に形成していた薄
い酸化膜をウエットエッチングにより除去することでア
クティブ領域を形成する。
500)上に厚さ30Åの薄い酸化膜を熱酸化により形
成し、気相成長法(Chemical Vapar D
eposition法 以下CVD法)により、シリコ
ン窒化膜を200nm堆積する。図28において155
0で示したアクティブ領域を既知のホトレジスト法を用
いてパターニングし、レジストをマスクに該シリコン窒
化膜を異方的にエッチングする。このシリコン窒化膜を
マスクにボロンをイオン打ち込みした後、熱酸化し素子
分離を行なう600nmの酸化膜を選択的に成長させ
る。シリコン窒化膜および窒化膜の下に形成していた薄
い酸化膜をウエットエッチングにより除去することでア
クティブ領域を形成する。
【0052】(図29) 上記基板上に熱酸化により厚
さ6nmのゲート絶縁膜を形成し、フローテイングゲー
トとなる多結晶シリコン1110をCVD法により15
0nm堆積する。該多結晶シリコン層1110にイオン
打ち込み法を用いてリンを1×1020cm~3ドーピング
する。
さ6nmのゲート絶縁膜を形成し、フローテイングゲー
トとなる多結晶シリコン1110をCVD法により15
0nm堆積する。該多結晶シリコン層1110にイオン
打ち込み法を用いてリンを1×1020cm~3ドーピング
する。
【0053】(図30) 上記基板上に図27の111
1で示した、アクテイブ領域を囲むようにレイアウトし
たフローティングゲートパターンをパターニングし、多
結晶シリコン層1110を異方性エッチングにより加工
する。
1で示した、アクテイブ領域を囲むようにレイアウトし
たフローティングゲートパターンをパターニングし、多
結晶シリコン層1110を異方性エッチングにより加工
する。
【0054】(図31) フローティングゲートの多結
晶シリコン表面を酸化し、CVD法によりシリコン窒化
膜を堆積し、酸化膜換算で20nmの厚さを持つ積層絶
縁膜1910を形成する。CVD法を用いて高濃度にリ
ンを含むことで導電化した多結晶シリコン1120を2
00nm堆積する。
晶シリコン表面を酸化し、CVD法によりシリコン窒化
膜を堆積し、酸化膜換算で20nmの厚さを持つ積層絶
縁膜1910を形成する。CVD法を用いて高濃度にリ
ンを含むことで導電化した多結晶シリコン1120を2
00nm堆積する。
【0055】(図32) 図27の制御ゲートパターン
1120を用いて、多結晶シリコン層1120を絶縁膜
1910まで異方的にエッチングし、さらに、1910
およびフローティングゲート層1110をエッチングす
ることで、フローティングゲートおよび制御ゲートの積
層ゲート構造を形成する。
1120を用いて、多結晶シリコン層1120を絶縁膜
1910まで異方的にエッチングし、さらに、1910
およびフローティングゲート層1110をエッチングす
ることで、フローティングゲートおよび制御ゲートの積
層ゲート構造を形成する。
【0056】(図33) 図27において1250で示
したマスクパターンを用いてイオン打ち込みし、ゲート
の両側にそれぞれソースでは3×1020cm~3、ドレイ
ンには5×1018cm~3の砒素をドーピングする。アニ
ール処理により不純物を活性化した後、ボロンをドレイ
ン側にイオン打ち込みしアニールすることで、6×10
20cm~3濃度のベース電極1320を形成する。
したマスクパターンを用いてイオン打ち込みし、ゲート
の両側にそれぞれソースでは3×1020cm~3、ドレイ
ンには5×1018cm~3の砒素をドーピングする。アニ
ール処理により不純物を活性化した後、ボロンをドレイ
ン側にイオン打ち込みしアニールすることで、6×10
20cm~3濃度のベース電極1320を形成する。
【0057】(図34) 上記基板上にCVD法により
シリコン酸化膜(図中省略)を50nm堆積してから、
リンガラスを200nm堆積させ、無機塗布材を用いて
平坦化した層間絶縁膜を既知の方法で形成する。制御ゲ
ート1120、ベース1320、ソース1200にコン
タクトを開口する。
シリコン酸化膜(図中省略)を50nm堆積してから、
リンガラスを200nm堆積させ、無機塗布材を用いて
平坦化した層間絶縁膜を既知の方法で形成する。制御ゲ
ート1120、ベース1320、ソース1200にコン
タクトを開口する。
【0058】(図35) それぞれの電極にタングステ
ンを用いて配線することで、実施例の構造を得ることが
できる。
ンを用いて配線することで、実施例の構造を得ることが
できる。
【0059】本実施例構造では、1310、1320間
で発生したキャリアは1310と1320の接合付近か
らトンネルしてフローティングゲート1110に注入さ
れる。(図36)このとき注入されたキャリアの絶縁膜
中での捕獲は、主に拡散層電極1310内部で引き起こ
される。読みだし時のトランジスタ特性は、拡散層12
00ー1310間のチャネル特性で決まるため、これら
捕獲キャリアの効果は拡散層によりマスキングすること
ができる。従来構造では、図38、39に示すように、
セル情報を読みだすため重要なトランジスタのチャネル
部でキャリアの捕獲が行なわれるため、大きな特性変動
を引き起こす問題があった。本構造では、この問題を解
決することができることは明らかである。
で発生したキャリアは1310と1320の接合付近か
らトンネルしてフローティングゲート1110に注入さ
れる。(図36)このとき注入されたキャリアの絶縁膜
中での捕獲は、主に拡散層電極1310内部で引き起こ
される。読みだし時のトランジスタ特性は、拡散層12
00ー1310間のチャネル特性で決まるため、これら
捕獲キャリアの効果は拡散層によりマスキングすること
ができる。従来構造では、図38、39に示すように、
セル情報を読みだすため重要なトランジスタのチャネル
部でキャリアの捕獲が行なわれるため、大きな特性変動
を引き起こす問題があった。本構造では、この問題を解
決することができることは明らかである。
【0060】図40に、実施例1の構造において、PN
接合に拠らない書き込み素子構造を示す。チャネル電界
で加速されたキャリアおよび、これらキャリアが引き起
こすアバランシェ現象により高エネルギー状態のキャリ
アを発生させ、記憶部600に書き込み動作することが
できる。このとき、チャネル部でキャリアをトンネルさ
せるため、上述の特性変動の問題がある。図41に示す
ように注入部と選択トランジスタを分けることで特性変
動を低減することができる。またこの構造を用いること
で、複数の入力ゲート(200A,200B)から一つ
の記憶部600への書き込みを行なうことができる。
接合に拠らない書き込み素子構造を示す。チャネル電界
で加速されたキャリアおよび、これらキャリアが引き起
こすアバランシェ現象により高エネルギー状態のキャリ
アを発生させ、記憶部600に書き込み動作することが
できる。このとき、チャネル部でキャリアをトンネルさ
せるため、上述の特性変動の問題がある。図41に示す
ように注入部と選択トランジスタを分けることで特性変
動を低減することができる。またこの構造を用いること
で、複数の入力ゲート(200A,200B)から一つ
の記憶部600への書き込みを行なうことができる。
【0061】
【発明の効果】本発明構造では、選択トランジスタと書
込素子を形成することで記憶部の電極を絶縁膜で覆うこ
とが可能となり電荷がリークすることがない。
込素子を形成することで記憶部の電極を絶縁膜で覆うこ
とが可能となり電荷がリークすることがない。
【図1】本発明実施例1の素子構造を示す素子断面構造
図である。
図である。
【図2】DRAMセルを示す等価図である。
【図3】本発明構造の書込素子を示す等価図である。
【図4】本発明構造のメモリセルを示す等価図である。
【図5】本発明構造の書込素子構造図である。
【図6】書込素子動作特性説明図である。
【図7】書込素子動作特性説明図である。
【図8】本発明実施例1の素子形成工程を示す素子断面
構造図である。
構造図である。
【図9】本発明実施例1の素子形成工程を示す素子断面
構造図である。
構造図である。
【図10】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図11】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図12】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図13】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図14】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図15】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図16】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図17】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図18】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図19】本発明実施例1の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図20】本発明実施例2の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図21】本発明実施例2の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図22】本発明実施例2の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図23】本発明実施例2の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図24】本発明実施例2の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図25】本発明実施例1のメモリセル配置を示すセル
アレイ等価図である。
アレイ等価図である。
【図26】本発明実施例3の素子構造を示す模式素子構
造図である。
造図である。
【図27】本発明実施例3の平面レイアウトを示す素子
平面図である。
平面図である。
【図28】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図29】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図30】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図31】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図32】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図33】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図34】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図35】本発明実施例3の素子形成工程を示す素子断
面構造図である。
面構造図である。
【図36】本発明実施例3のメモリセル動作説明図であ
る。
る。
【図37】本発明実施例3のメモリセル動作説明図であ
る。
る。
【図38】本発明実施例3に対応する従来メモリセル動
作説明図である。
作説明図である。
【図39】本発明実施例3に対応する従来メモリセル動
作説明図である。
作説明図である。
【図40】本発明実施例4のメモリセル動作説明図であ
る。
る。
【図41】本発明実施例5のメモリセル動作説明図であ
る。
る。
【図42】本発明実施例におけるメモリセル動作説明図
である。
である。
100、101、102…シリコン単結晶、 200…ワード線(ゲート電極)、 300、310、325、350、360、365、3
70…シリコン酸化物層、 382…シリコン窒化膜、 600…蓄積電極(記憶部)、 700、701、750…拡散層電極、 800…プレート線、 810…ビット線接続層、 850…ビット線、 900…トンネル絶縁膜、 910…ゲート絶縁膜、 1110…フローティングゲート、 1111…フローティングゲート加工パターン、 1120…制御ゲート、 1200…ソース、 1250…イオン打ち込みマスク、 1310…ドレイン、 1320…ベース、 1500…基板、 1550…アクティブパターン、 1610…ベース配線、 1620…ソース配線、 1910…積層絶縁膜、 1920…ゲート絶縁膜、 1950…酸化膜。
70…シリコン酸化物層、 382…シリコン窒化膜、 600…蓄積電極(記憶部)、 700、701、750…拡散層電極、 800…プレート線、 810…ビット線接続層、 850…ビット線、 900…トンネル絶縁膜、 910…ゲート絶縁膜、 1110…フローティングゲート、 1111…フローティングゲート加工パターン、 1120…制御ゲート、 1200…ソース、 1250…イオン打ち込みマスク、 1310…ドレイン、 1320…ベース、 1500…基板、 1550…アクティブパターン、 1610…ベース配線、 1620…ソース配線、 1910…積層絶縁膜、 1920…ゲート絶縁膜、 1950…酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 相良 和彦 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南 眞一 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項1】半導体基板上に形成された絶縁ゲート型電
界効果トランジスタからなる選択トランジスタと、キャ
リアの持つ電荷により情報を保持する記憶部からなる半
導体記憶装置において、該記憶部が絶縁物で囲まれ、か
つ、該記憶部の電荷量を変化させる該絶縁物に接する基
板および導電型の異なるPN接合を有する電極からなる
書込素子を持つことを特長とする半導体記憶装置。 - 【請求項2】上記半導体記憶装置において、選択トラン
ジスタの閾値が該記憶部により制御されていることを特
長とする半導体記憶装置。 - 【請求項3】半導体基板上に形成された絶縁ゲート型電
界効果トランジスタと、電子の持つ電荷により該絶縁ゲ
ート型電界効果トランジスタの閾値を変える第2のゲー
ト電極である記憶部を持つ書き換え可能型不揮発性半導
体記憶装置(EEPROM)において、絶縁ゲート型電
界効果トランジスタの一方の拡散層電極が、基板と異な
る導電型を有する不純物により形成され、かつ該拡散層
内に基板と同じ導電型を有する不純物により2重の不純
物拡散層が形成され、該2重の拡散層がゲート絶縁膜に
接するPN接合を形成することを特長とする半導体記憶
装置。 - 【請求項4】請求項1乃至請求項3の何れかに記載の半
導体記憶装置において、該PN接合を逆バイアスするこ
とで生じるキャリアを該記憶部である第2のゲートに注
入し、記憶部の電荷量を変えることを特長とする半導体
記憶装置。 - 【請求項5】請求項1乃至請求項3の何れかに記載の半
導体記憶装置において、該PN接合を順バイアス状態で
電流をとり出すことを特長とする半導体記憶装置。 - 【請求項6】請求項1乃至請求項3の何れかに記載の半
導体記憶装置において、絶縁物上に形成されていること
を特長とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4222571A JPH05347419A (ja) | 1991-08-29 | 1992-08-21 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-218497 | 1991-08-29 | ||
JP21849791 | 1991-08-29 | ||
JP4222571A JPH05347419A (ja) | 1991-08-29 | 1992-08-21 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05347419A true JPH05347419A (ja) | 1993-12-27 |
Family
ID=26522592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4222571A Pending JPH05347419A (ja) | 1991-08-29 | 1992-08-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05347419A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
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-
1992
- 1992-08-21 JP JP4222571A patent/JPH05347419A/ja active Pending
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