JP2817500B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に紫外線消去型プログラマブルＲＯＭ（以
下、ＥＰＲＯＭと記す）、電気的消去可能プログラマブ
ルＲＯＭ（以下、ＥＥＰＲＯＭと記す）等の不揮発性半
導体記憶装置に関する。
置に関し、特に紫外線消去型プログラマブルＲＯＭ（以
下、ＥＰＲＯＭと記す）、電気的消去可能プログラマブ
ルＲＯＭ（以下、ＥＥＰＲＯＭと記す）等の不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】図５の（ａ）および（ｂ）は、それぞれ
この種従来の不揮発性半導体記憶装置のチャネル長方向
とチャネル幅方向の断面図である。同図において、１は
半導体基板、２ｃ、２ｄは、それぞれｎ型不純物拡散層
で構成されたドレイン領域とソース領域、３はチャネル
領域−浮遊ゲート電極間ゲート絶縁膜（以下、Ｃ−ＦＧ
間ゲート絶縁膜と記す）、４は浮遊ゲート、５は浮遊ゲ
ート電極−制御ゲート電極間ゲート絶縁膜（以下、ＦＧ
−ＣＧ間ゲート絶縁膜と記す）、６は制御ゲート電極、
７は層間絶縁膜、８はフィールド絶縁膜である。図示さ
れていないが、フィールド絶縁膜８下にはチャネルスト
ッパとなる高濃度不純物拡散層が形成されている。
この種従来の不揮発性半導体記憶装置のチャネル長方向
とチャネル幅方向の断面図である。同図において、１は
半導体基板、２ｃ、２ｄは、それぞれｎ型不純物拡散層
で構成されたドレイン領域とソース領域、３はチャネル
領域−浮遊ゲート電極間ゲート絶縁膜（以下、Ｃ−ＦＧ
間ゲート絶縁膜と記す）、４は浮遊ゲート、５は浮遊ゲ
ート電極−制御ゲート電極間ゲート絶縁膜（以下、ＦＧ
−ＣＧ間ゲート絶縁膜と記す）、６は制御ゲート電極、
７は層間絶縁膜、８はフィールド絶縁膜である。図示さ
れていないが、フィールド絶縁膜８下にはチャネルスト
ッパとなる高濃度不純物拡散層が形成されている。
【０００３】このメモリトランジスタでは、浮遊ゲート
電極に蓄積された電荷に応じてしきい値の変化が生じ
る。記憶はこの電荷によって行われ、記憶内容の読み出
しはしきい値変化をチャネル電流に変換して行う。
電極に蓄積された電荷に応じてしきい値の変化が生じ
る。記憶はこの電荷によって行われ、記憶内容の読み出
しはしきい値変化をチャネル電流に変換して行う。
【０００４】書き込み、即ち、プログラミングは、主
に、チャネル領域からのホットエレクトロン注入、Ｃ−
ＦＧ間ゲート絶縁膜を通したＦ−Ｎトンネリング現象お
よびアバランシェブレークダウンによるホットホール注
入により行われる。
に、チャネル領域からのホットエレクトロン注入、Ｃ−
ＦＧ間ゲート絶縁膜を通したＦ−Ｎトンネリング現象お
よびアバランシェブレークダウンによるホットホール注
入により行われる。
【０００５】図６は、ＥＰＲＯＭや一括消去型ＥＥＰＲ
ＯＭ［以下、ＦＥＰＲＯＭ（＝Ｆｌａｓｈ ＥＰＲＯ
Ｍ）と記す］で使われる一般的なメモリアレイの等価回
路図である。ここで、ＱM i,j（ｉ＝１、２、ｊ＝１、
２）はメモリトランジスタ、Ｘ1、Ｘ2 は第５図の制御
ゲート電極６を行方向に接続しているワード線、Ｙ1 、
Ｙ2 はドレイン領域２ｃを列方向に接続しているビット
線、Ｓはソース領域２ｄを共通に接続しているソース線
である。以下、この従来例の動作について説明する。
ＯＭ［以下、ＦＥＰＲＯＭ（＝Ｆｌａｓｈ ＥＰＲＯ
Ｍ）と記す］で使われる一般的なメモリアレイの等価回
路図である。ここで、ＱM i,j（ｉ＝１、２、ｊ＝１、
２）はメモリトランジスタ、Ｘ1、Ｘ2 は第５図の制御
ゲート電極６を行方向に接続しているワード線、Ｙ1 、
Ｙ2 はドレイン領域２ｃを列方向に接続しているビット
線、Ｓはソース領域２ｄを共通に接続しているソース線
である。以下、この従来例の動作について説明する。
【０００６】 読み出し：選択したワード線を例えば
５Ｖの高電圧に、他のワード線を例えば０Ｖの低電圧に
バイアスする。また選択したビット線を例えば１Ｖに、
また他のビット線をオープン状態にする。この選択した
ビット線はセンスアンプに接続される。この結果、選択
したビット線には選択ワード線と選択ビット線の交点の
メモリトランジスタのしきい値に応じた電流が流れる。
即ち、メモリトランジスタのしきい値が５Ｖ以下であれ
ばチャネル電流が流れ、５Ｖ以上であれば電流が流れな
い。センスアンプはこの電流の有無により生じる節点の
電位変化を検出して情報の読み出しを行う。
５Ｖの高電圧に、他のワード線を例えば０Ｖの低電圧に
バイアスする。また選択したビット線を例えば１Ｖに、
また他のビット線をオープン状態にする。この選択した
ビット線はセンスアンプに接続される。この結果、選択
したビット線には選択ワード線と選択ビット線の交点の
メモリトランジスタのしきい値に応じた電流が流れる。
即ち、メモリトランジスタのしきい値が５Ｖ以下であれ
ばチャネル電流が流れ、５Ｖ以上であれば電流が流れな
い。センスアンプはこの電流の有無により生じる節点の
電位変化を検出して情報の読み出しを行う。
【０００７】 書き込み：選択したワード線を例えば
１３Ｖの高電圧に、他のワード線を例えば０Ｖの低電圧
にバイアスする。また選択したビット線を例えば７Ｖの
電圧に、他のビット線をオープン状態にする。この結果
選択ワード線と選択ビット線の交点のメモリトランジス
タにのみチャネル電流が流れてホットエレクトロンが発
生し浮遊ゲート電極に電子が注入される。同様の動作
を、書き込みを行うべきメモリトランジスタを逐次選択
して行う。
１３Ｖの高電圧に、他のワード線を例えば０Ｖの低電圧
にバイアスする。また選択したビット線を例えば７Ｖの
電圧に、他のビット線をオープン状態にする。この結果
選択ワード線と選択ビット線の交点のメモリトランジス
タにのみチャネル電流が流れてホットエレクトロンが発
生し浮遊ゲート電極に電子が注入される。同様の動作
を、書き込みを行うべきメモリトランジスタを逐次選択
して行う。
【０００８】 消去：ＥＰＲＯＭの場合は、紫外線を
全面に照射して行う。ＦＥＰＲＯＭの場合は、全てのワ
ード線を例えば０Ｖの低電圧に、また全てのビット線を
オープンにし、ソース線に例えば１２Ｖの高電圧を印加
する。この結果、ソース−浮遊ゲート電極間の電界が強
くなり、浮遊ゲート電極からソース電極への電子の放出
が起き消去が行われる。
全面に照射して行う。ＦＥＰＲＯＭの場合は、全てのワ
ード線を例えば０Ｖの低電圧に、また全てのビット線を
オープンにし、ソース線に例えば１２Ｖの高電圧を印加
する。この結果、ソース−浮遊ゲート電極間の電界が強
くなり、浮遊ゲート電極からソース電極への電子の放出
が起き消去が行われる。
【０００９】
【発明が解決しようとする課題】上述した従来の構造で
は、以下に述べる構造的特徴を有しているため、下記の
問題点が生じる。 構造的特徴 半導体基板の表面領域内にソース・ドレ
イン領域が形成されている。 構造的特徴 半導体基板の表面をチャネル領域として
いる。 構造的特徴 素子分離が基板表面に形成された厚い絶
縁膜と絶縁膜下の不純物拡散層によって行われている。
は、以下に述べる構造的特徴を有しているため、下記の
問題点が生じる。 構造的特徴 半導体基板の表面領域内にソース・ドレ
イン領域が形成されている。 構造的特徴 半導体基板の表面をチャネル領域として
いる。 構造的特徴 素子分離が基板表面に形成された厚い絶
縁膜と絶縁膜下の不純物拡散層によって行われている。
【００１０】問題点： 基板は一定電位で固定される
が、特徴のため、ドレイン電極−基板間で空乏層が生
じ拡散層容量が生じる。この容量はドレイン領域の総面
積および基板の不純物濃度に依存する。基板濃度：７×
１０16cm-3、ＶD ＝１Ｖの条件では容量は１μｍ2 当た
り約１×１０-3ｐＦになる。実際の製品ではビット線に
多数のメモリトランジスタが接続されるため、ビット線
容量は数ｐＦになる。ところがドレイン電圧のチャージ
アップはバイアストランジスタ抵抗とこの容量の積によ
る時定数、ディスチャージはセルトランジスタ抵抗とこ
の容量の積による時定数に比例して遅れるので、この構
造では大容量化したときに読み出し速度の低下が問題に
なる。
が、特徴のため、ドレイン電極−基板間で空乏層が生
じ拡散層容量が生じる。この容量はドレイン領域の総面
積および基板の不純物濃度に依存する。基板濃度：７×
１０16cm-3、ＶD ＝１Ｖの条件では容量は１μｍ2 当た
り約１×１０-3ｐＦになる。実際の製品ではビット線に
多数のメモリトランジスタが接続されるため、ビット線
容量は数ｐＦになる。ところがドレイン電圧のチャージ
アップはバイアストランジスタ抵抗とこの容量の積によ
る時定数、ディスチャージはセルトランジスタ抵抗とこ
の容量の積による時定数に比例して遅れるので、この構
造では大容量化したときに読み出し速度の低下が問題に
なる。
【００１１】問題点： ドレイン領域が基板上に形成
されている（特徴）ため、ドレイン空乏層内に欠陥が
あった場合、接合リークが生じる。このリーク電流がセ
ル読み出し電流に比べて無視できない程度に大きい場
合、書き込みセルの読み出しができなくなる。特に、こ
の構造では素子分離の厚い絶縁膜に隣接した領域に結晶
欠陥が生じやすく、この現象による歩留り低下が問題に
なる。
されている（特徴）ため、ドレイン空乏層内に欠陥が
あった場合、接合リークが生じる。このリーク電流がセ
ル読み出し電流に比べて無視できない程度に大きい場
合、書き込みセルの読み出しができなくなる。特に、こ
の構造では素子分離の厚い絶縁膜に隣接した領域に結晶
欠陥が生じやすく、この現象による歩留り低下が問題に
なる。
【００１２】問題点： ソース領域が基板上に形成さ
れている（特徴）ため、ソース電極に高電圧を印加し
消去を行おうとした場合、Ｆ−Ｎトンネル電流の他にア
バランシェブレークダウン電流やリーク電流が生じ、基
板に流出してしまう。このため、ソース電圧印加を例え
ば低電源電圧から昇圧を行うチャージポンプ電源等で行
う場合、電流供給能力不足のために電圧降下が生じ、消
去に必要な電圧が維持できなくなるという問題が起こ
る。
れている（特徴）ため、ソース電極に高電圧を印加し
消去を行おうとした場合、Ｆ−Ｎトンネル電流の他にア
バランシェブレークダウン電流やリーク電流が生じ、基
板に流出してしまう。このため、ソース電圧印加を例え
ば低電源電圧から昇圧を行うチャージポンプ電源等で行
う場合、電流供給能力不足のために電圧降下が生じ、消
去に必要な電圧が維持できなくなるという問題が起こ
る。
【００１３】問題点： 特徴のためにメモリトラン
ジスタのしきい値ＶTMが基板電位ＶSUB に応じて下記の
式に従って変化する。 ＶTM＝ＶTM0 ＋√（４εSiε0 ｑＮA φf ）／ＣOX＋√｛２εSiε0 ｑＮA （ ｜ＶSUB ｜＋２φf ）｝／ＣOX ここで、ＶTM0 は、ＶSUB ＝０ＶのときのＶTM、εSiは
Ｓｉの誘電率、ε0 は真空の誘電率、ｑは電子の電荷
量、ＮA は基板不純物濃度、φf はフェルミレベル、Ｃ
OXはゲート酸化膜容量である。
ジスタのしきい値ＶTMが基板電位ＶSUB に応じて下記の
式に従って変化する。 ＶTM＝ＶTM0 ＋√（４εSiε0 ｑＮA φf ）／ＣOX＋√｛２εSiε0 ｑＮA （ ｜ＶSUB ｜＋２φf ）｝／ＣOX ここで、ＶTM0 は、ＶSUB ＝０ＶのときのＶTM、εSiは
Ｓｉの誘電率、ε0 は真空の誘電率、ｑは電子の電荷
量、ＮA は基板不純物濃度、φf はフェルミレベル、Ｃ
OXはゲート酸化膜容量である。
【００１４】このため基板電位を印加するとメモリトラ
ンジスタのＶTMは上昇する。一方基板電位を印加すると
拡散層容量が低下するため、周辺トランジスタの高速動
作には有利になる。このため、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）等では基板バイアス手法が一
般的に用いられている。しかし、ＥＰＲＯＭ、ＦＥＰＲ
ＯＭでは、チャネル部不純物濃度が高く基板バイアスに
よるＶTM上昇が大きいため、周辺回路部の高速化に対し
てのトレードオフが大きく基板バイアス手法を利用でき
ないという問題がある。
ンジスタのＶTMは上昇する。一方基板電位を印加すると
拡散層容量が低下するため、周辺トランジスタの高速動
作には有利になる。このため、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）等では基板バイアス手法が一
般的に用いられている。しかし、ＥＰＲＯＭ、ＦＥＰＲ
ＯＭでは、チャネル部不純物濃度が高く基板バイアスに
よるＶTM上昇が大きいため、周辺回路部の高速化に対し
てのトレードオフが大きく基板バイアス手法を利用でき
ないという問題がある。
【００１５】問題点： 特徴の厚い絶縁膜は、ＬＯ
ＣＯＳ法と称される選択酸化方法で形成されるのが一般
的である。ところがこの方法によると、バースビークと
呼ばれるチャネル領域への分離絶縁膜の浸食が起き、ま
た、絶縁膜下の不純物のチャネル領域への浸入も生じ
る。そのため、ナローチャネル効果が顕著になり、実効
的なチャネル幅が初期パターニングチャネル幅よりも小
さくなるという問題が生じる。
ＣＯＳ法と称される選択酸化方法で形成されるのが一般
的である。ところがこの方法によると、バースビークと
呼ばれるチャネル領域への分離絶縁膜の浸食が起き、ま
た、絶縁膜下の不純物のチャネル領域への浸入も生じ
る。そのため、ナローチャネル効果が顕著になり、実効
的なチャネル幅が初期パターニングチャネル幅よりも小
さくなるという問題が生じる。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、絶縁膜上の制御ゲート電極と、該制御ゲー
ト電極を覆う第１のゲート絶縁膜と、該第１のゲート絶
縁膜に接し、前記制御ゲート電極との重なりを少なくと
も有する浮遊ゲート電極と、該浮遊ゲート電極上の第２
のゲート絶縁膜と、該第２のゲート絶縁膜に接し前記浮
遊ゲート電極との重なりを少なくとも有する第１導電型
の半導体薄膜よりなるチャネル領域と、該チャネル領域
を挟み前記浮遊ゲート電極および制御ゲート電極から絶
縁された第２導電型の半導体薄膜よりなるソース・ドレ
イン領域と、を有する薄膜メモリトランジスタを、複数
個備えるものである。
記憶装置は、絶縁膜上の制御ゲート電極と、該制御ゲー
ト電極を覆う第１のゲート絶縁膜と、該第１のゲート絶
縁膜に接し、前記制御ゲート電極との重なりを少なくと
も有する浮遊ゲート電極と、該浮遊ゲート電極上の第２
のゲート絶縁膜と、該第２のゲート絶縁膜に接し前記浮
遊ゲート電極との重なりを少なくとも有する第１導電型
の半導体薄膜よりなるチャネル領域と、該チャネル領域
を挟み前記浮遊ゲート電極および制御ゲート電極から絶
縁された第２導電型の半導体薄膜よりなるソース・ドレ
イン領域と、を有する薄膜メモリトランジスタを、複数
個備えるものである。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例のｎチャネ
ル型メモリトランジスタを示すものであって、図１の
（ａ）は、チャネル長方向の、また図１の（ｂ）はチャ
ネル幅方向の断面図である。ここで１は、不純物濃度が
１×１０15cm-3になされたｐ型の半導体基板、９は厚さ
５０００ÅのＳｉＯ2 膜、６はＰ（リン）が１×１０21
cm-3の濃度にドープされた、厚さ３０００Åの多結晶シ
リコン（以下、ｐｏｌｙＳｉと記す）からなる制御ゲー
ト電極、５は５０Åの気相成長法によるＳｉＯ2膜と７
０ÅのＳｉ3 Ｎ4 膜と５０Åの気相成長法によるＳｉＯ
2 膜の三層構造からなるＦＧ−ＣＧ間ゲート絶縁膜、４
はＰが５×１０20cm-3の濃度にドープされた、厚さ１５
００ÅのｐｏｌｙＳｉからなる浮遊ゲート電極、３は厚
さ２５０Åの気相成長法によるＳｉＯ2 膜からなるＣ−
ＦＧ間ゲート絶縁膜である。
て説明する。図１は、本発明の第１の実施例のｎチャネ
ル型メモリトランジスタを示すものであって、図１の
（ａ）は、チャネル長方向の、また図１の（ｂ）はチャ
ネル幅方向の断面図である。ここで１は、不純物濃度が
１×１０15cm-3になされたｐ型の半導体基板、９は厚さ
５０００ÅのＳｉＯ2 膜、６はＰ（リン）が１×１０21
cm-3の濃度にドープされた、厚さ３０００Åの多結晶シ
リコン（以下、ｐｏｌｙＳｉと記す）からなる制御ゲー
ト電極、５は５０Åの気相成長法によるＳｉＯ2膜と７
０ÅのＳｉ3 Ｎ4 膜と５０Åの気相成長法によるＳｉＯ
2 膜の三層構造からなるＦＧ−ＣＧ間ゲート絶縁膜、４
はＰが５×１０20cm-3の濃度にドープされた、厚さ１５
００ÅのｐｏｌｙＳｉからなる浮遊ゲート電極、３は厚
さ２５０Åの気相成長法によるＳｉＯ2 膜からなるＣ−
ＦＧ間ゲート絶縁膜である。
【００１８】また、１１は、Ｂ（ボロン）が濃度５×１
０16cm-3にドープされた厚さ４００Åのアモルファスシ
リコン（以下、ａ−Ｓｉと記す）膜からなるチャネル領
域、１０ａ、１０ｂは、厚さ４００Åのａ−Ｓｉ膜にＡ
ｓを１×１０21cm-3の濃度にドープして形成したドレイ
ン領域とソース領域である。このドレイン・ソース領域
１０ａ、１０ｂは、制御ゲート・浮遊ゲート電極側壁酸
化膜１２で各ゲート電極から絶縁されかつ基板上のＳｉ
Ｏ2 膜９で基板からも絶縁されている。７は厚さ７００
０ÅのＢＰＳＧからなる層間絶縁膜である。
０16cm-3にドープされた厚さ４００Åのアモルファスシ
リコン（以下、ａ−Ｓｉと記す）膜からなるチャネル領
域、１０ａ、１０ｂは、厚さ４００Åのａ−Ｓｉ膜にＡ
ｓを１×１０21cm-3の濃度にドープして形成したドレイ
ン領域とソース領域である。このドレイン・ソース領域
１０ａ、１０ｂは、制御ゲート・浮遊ゲート電極側壁酸
化膜１２で各ゲート電極から絶縁されかつ基板上のＳｉ
Ｏ2 膜９で基板からも絶縁されている。７は厚さ７００
０ÅのＢＰＳＧからなる層間絶縁膜である。
【００１９】本実施例の特徴は、ソース・ドレイン・チ
ャネル領域が基板上の比較的厚いＳｉＯ2 膜９上の半導
体薄膜内に形成されていることにある。このためチャネ
ル領域の基板電位はフローティング状態となる。しかし
ながらわれわれの実験結果ではこのチャネル領域の半導
体薄膜の厚さが７００Å以下であればゲート電界により
チャネル領域の薄膜電位を制御できることがわかってい
る。このため、本実施例の構造による薄膜メモリトラン
ジスタは第５図に示す従来のメモリトランジスタと同様
の動作を行う。従って、アレイレイアウトも従来例と同
様に構成することができ、本実施例のメモリトランジス
タをそのようにアレイレイアウトした場合の等価回路図
は図６と同様になる。以下、本実施例による薄膜メモリ
トランジスタの利点を述べる。
ャネル領域が基板上の比較的厚いＳｉＯ2 膜９上の半導
体薄膜内に形成されていることにある。このためチャネ
ル領域の基板電位はフローティング状態となる。しかし
ながらわれわれの実験結果ではこのチャネル領域の半導
体薄膜の厚さが７００Å以下であればゲート電界により
チャネル領域の薄膜電位を制御できることがわかってい
る。このため、本実施例の構造による薄膜メモリトラン
ジスタは第５図に示す従来のメモリトランジスタと同様
の動作を行う。従って、アレイレイアウトも従来例と同
様に構成することができ、本実施例のメモリトランジス
タをそのようにアレイレイアウトした場合の等価回路図
は図６と同様になる。以下、本実施例による薄膜メモリ
トランジスタの利点を述べる。
【００２０】利点： ドレイン電極−基板間容量は、
厚いＳｉＯ2 膜９を介した半導体領域との間の容量であ
るため、容量を小さくできる。具体的にはＳｉＯ2 膜９
が５０００Åの場合の容量は、１μｍ2 当たり約１×１
０-4ｐＦになり、従来の基板上拡散層の容量の約１０分
の１まで小さくできる。このためビット線容量も顕著に
軽減され、高速動作が可能になる。
厚いＳｉＯ2 膜９を介した半導体領域との間の容量であ
るため、容量を小さくできる。具体的にはＳｉＯ2 膜９
が５０００Åの場合の容量は、１μｍ2 当たり約１×１
０-4ｐＦになり、従来の基板上拡散層の容量の約１０分
の１まで小さくできる。このためビット線容量も顕著に
軽減され、高速動作が可能になる。
【００２１】利点： ドレイン領域とソース領域がと
もに絶縁膜で分離されているため、チャネル領域とのリ
ーク以外は接合リークが生じない。このため高歩留りで
装置を製造することができる。
もに絶縁膜で分離されているため、チャネル領域とのリ
ーク以外は接合リークが生じない。このため高歩留りで
装置を製造することができる。
【００２２】利点： 基板電極を持たないため、ソー
ス側に高電圧を印加した消去動作時にアバランシェブレ
ークダウンやチャネルリークを起こしてもリーク電流の
流出先はビット線以外にはない。従って、ビット線を開
放状態に設定しておけば流出電流をＦ−Ｎ電流のみに限
定できる。このため、チャージポンプ等の装置内昇圧電
源による消去が可能となる。
ス側に高電圧を印加した消去動作時にアバランシェブレ
ークダウンやチャネルリークを起こしてもリーク電流の
流出先はビット線以外にはない。従って、ビット線を開
放状態に設定しておけば流出電流をＦ−Ｎ電流のみに限
定できる。このため、チャージポンプ等の装置内昇圧電
源による消去が可能となる。
【００２３】利点： 基板１の基板電位による電界
は、制御ゲート電極６、浮遊ゲート電極４でシールドさ
れて薄膜トランジスタのチャネル領域に影響を及ぼすこ
とはないから、周辺回路の容量低減・速度改善を目的と
して基板を負電位にバイアスしても薄膜メモリトランジ
スタにはしきい値上昇やオン電流の減少は起きない。
は、制御ゲート電極６、浮遊ゲート電極４でシールドさ
れて薄膜トランジスタのチャネル領域に影響を及ぼすこ
とはないから、周辺回路の容量低減・速度改善を目的と
して基板を負電位にバイアスしても薄膜メモリトランジ
スタにはしきい値上昇やオン電流の減少は起きない。
【００２４】利点： 能動素子が絶縁膜上の薄膜半導
体であるため、高不純物濃度のチャネルストッパや厚い
フィールド酸化膜によって素子分離を行う必要がなくな
り、従来例で問題となったナローチャネル効果が生じる
ことはなくなる。従って、素子の実効的寸法は薄膜半導
体のパターニング幅のみによって決定されるようにな
り、素子幅の縮小に伴う制限が生じることがなくなる。
体であるため、高不純物濃度のチャネルストッパや厚い
フィールド酸化膜によって素子分離を行う必要がなくな
り、従来例で問題となったナローチャネル効果が生じる
ことはなくなる。従って、素子の実効的寸法は薄膜半導
体のパターニング幅のみによって決定されるようにな
り、素子幅の縮小に伴う制限が生じることがなくなる。
【００２５】図２の（ａ）は本発明の第２の実施例のｎ
チャネルメモリトランジスタの平面図、図２の（ｂ）、
（ｃ）はそれぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図であ
る。ここで、１はＢがドープされて表面不純物濃度が３
×１０16cm-3になされた半導体基板、１ａは基板表面の
第１のチャネル領域、２ａ、２ｂは、それぞれＡｓを濃
度５×１０21cm-3にドープして形成した第１のドレイン
領域と第１のソース領域、８は厚さ８０００ÅのＳｉＯ
2 からなる、能動領域を分離するためのフィールド絶縁
膜、３ａは厚さ２５０Åの熱酸化ＳｉＯ2 からなる第１
のＣ−ＦＧ間ゲート絶縁膜、４ａは、Ｐを濃度５×１０
20cm-3にドーピングした厚さ１５００ÅのｐｏｌｙＳｉ
からなる第１の浮遊ゲート電極、５ａは下層から厚さ４
０Åの気相成長法によるＳｉＯ2 膜と厚さ７０Åの気相
成長法によるＳｉ3 Ｎ4 膜と厚さ６０Åの気相成長法に
よるＳｉＯ2 膜の三層構造からなる第１のＦＧ−ＣＧ間
ゲート絶縁膜、６はＰを不純物濃度１×１０20cm-3にド
ープした厚さ１５００ÅのｐｏｌｙＳｉと厚さ１５００
ÅのＷＳｉの二層構造からなる制御ゲート電極である。
チャネルメモリトランジスタの平面図、図２の（ｂ）、
（ｃ）はそれぞれそのＢ−Ｂ線、Ｃ−Ｃ線の断面図であ
る。ここで、１はＢがドープされて表面不純物濃度が３
×１０16cm-3になされた半導体基板、１ａは基板表面の
第１のチャネル領域、２ａ、２ｂは、それぞれＡｓを濃
度５×１０21cm-3にドープして形成した第１のドレイン
領域と第１のソース領域、８は厚さ８０００ÅのＳｉＯ
2 からなる、能動領域を分離するためのフィールド絶縁
膜、３ａは厚さ２５０Åの熱酸化ＳｉＯ2 からなる第１
のＣ−ＦＧ間ゲート絶縁膜、４ａは、Ｐを濃度５×１０
20cm-3にドーピングした厚さ１５００ÅのｐｏｌｙＳｉ
からなる第１の浮遊ゲート電極、５ａは下層から厚さ４
０Åの気相成長法によるＳｉＯ2 膜と厚さ７０Åの気相
成長法によるＳｉ3 Ｎ4 膜と厚さ６０Åの気相成長法に
よるＳｉＯ2 膜の三層構造からなる第１のＦＧ−ＣＧ間
ゲート絶縁膜、６はＰを不純物濃度１×１０20cm-3にド
ープした厚さ１５００ÅのｐｏｌｙＳｉと厚さ１５００
ÅのＷＳｉの二層構造からなる制御ゲート電極である。
【００２６】この制御ゲート電極６と、第１の浮遊ゲー
ト電極４ａと、第１のチャネル領域１ａと、第１のドレ
イン・ソース領域２ａ、２ｂとから構成される基板メモ
リトランジスタが第１のメモリトランジスタとなる。
ト電極４ａと、第１のチャネル領域１ａと、第１のドレ
イン・ソース領域２ａ、２ｂとから構成される基板メモ
リトランジスタが第１のメモリトランジスタとなる。
【００２７】５ｂは、下層から厚さ６０Åの気相成長法
によるＳｉＯ2 膜、厚さ７０Åの気相成長法によるＳｉ
3 Ｎ4 膜、厚さ４０Åの気相成長法によるＳｉＯ2 膜の
三層構造からなる第２のＦＧ−ＣＧ間ゲート絶縁膜、４
ｂはＰを不純物濃度５×１０20cm-3にドープしたｐｏｌ
ｙＳｉからなる第２の浮遊ゲート電極、３ｂは気相成長
法による３５０ÅのＳｉＯ2 からなる第２のＣ−ＦＧ間
ゲート絶縁膜、１１ａは不純物濃度１×１０16cm-3にＢ
をドープした厚さ５００Åのａ−Ｓｉからなる第２のチ
ャネル領域、１０ｃ、１０ｄは不純物濃度１×１０20cm
-3にＡｓをドープした厚さ５００Åのａ−Ｓｉからなる
第２のドレイン・ソース領域、１４は、ドレイン・ソー
ス領域の低抵抗化のためにその表面に形成したＴｉＳｉ
2 膜、１２ａは、浮遊ゲート電極４ａ、４ｂおよび制御
ゲート電極６からドレイン・ソース領域１０ａ、１０ｂ
を絶縁するための制御ゲート・浮遊ゲート電極側壁酸化
膜である。
によるＳｉＯ2 膜、厚さ７０Åの気相成長法によるＳｉ
3 Ｎ4 膜、厚さ４０Åの気相成長法によるＳｉＯ2 膜の
三層構造からなる第２のＦＧ−ＣＧ間ゲート絶縁膜、４
ｂはＰを不純物濃度５×１０20cm-3にドープしたｐｏｌ
ｙＳｉからなる第２の浮遊ゲート電極、３ｂは気相成長
法による３５０ÅのＳｉＯ2 からなる第２のＣ−ＦＧ間
ゲート絶縁膜、１１ａは不純物濃度１×１０16cm-3にＢ
をドープした厚さ５００Åのａ−Ｓｉからなる第２のチ
ャネル領域、１０ｃ、１０ｄは不純物濃度１×１０20cm
-3にＡｓをドープした厚さ５００Åのａ−Ｓｉからなる
第２のドレイン・ソース領域、１４は、ドレイン・ソー
ス領域の低抵抗化のためにその表面に形成したＴｉＳｉ
2 膜、１２ａは、浮遊ゲート電極４ａ、４ｂおよび制御
ゲート電極６からドレイン・ソース領域１０ａ、１０ｂ
を絶縁するための制御ゲート・浮遊ゲート電極側壁酸化
膜である。
【００２８】なお、このＴｉＳｉ2 膜は、第２のチャネ
ル領域１１ａおよびその近傍のドレイン・ソース領域１
０ａ、１０ｂをＳｉＯ2 で覆った後にＴｉをスパッタ
し、６５０℃でシンターしてシリサイド化した後ＮＨ4
ＯＨとＨ2 Ｏ2 溶液に浸して未反応のＴｉを除去して形
成することができる。この制御ゲート電極６、第２の浮
遊ゲート電極４ｂ、第２のチャネル領域１１ａ、第２の
ドレイン・ソース領域１０ｃ、１０ｄから構成される薄
膜メモリトランジスタが第２のメモリトランジスタとな
る。
ル領域１１ａおよびその近傍のドレイン・ソース領域１
０ａ、１０ｂをＳｉＯ2 で覆った後にＴｉをスパッタ
し、６５０℃でシンターしてシリサイド化した後ＮＨ4
ＯＨとＨ2 Ｏ2 溶液に浸して未反応のＴｉを除去して形
成することができる。この制御ゲート電極６、第２の浮
遊ゲート電極４ｂ、第２のチャネル領域１１ａ、第２の
ドレイン・ソース領域１０ｃ、１０ｄから構成される薄
膜メモリトランジスタが第２のメモリトランジスタとな
る。
【００２９】図２の（ｃ）に示されるように、第２のド
レイン領域１０ｃは第１のドレイン領域２ａと接続され
ている。一方、第２のソース領域１０ｄは第１のソース
領域２ｂから絶縁されている。
レイン領域１０ｃは第１のドレイン領域２ａと接続され
ている。一方、第２のソース領域１０ｄは第１のソース
領域２ｂから絶縁されている。
【００３０】７は、下層が厚さ２０００Åの気相成長法
によるＳｉＯ2 膜で上層が厚さ７０００ÅのＢＰＳＧ膜
である層間絶縁膜、１５は第１、第２のドレイン領域と
の接続をとるためのコンタクト孔、１６は不純物濃度１
×１０21cm-3にＰがドープされたｐｏｌｙＳｉからなる
シリコンプラグ、１３ａは金属配線である。
によるＳｉＯ2 膜で上層が厚さ７０００ÅのＢＰＳＧ膜
である層間絶縁膜、１５は第１、第２のドレイン領域と
の接続をとるためのコンタクト孔、１６は不純物濃度１
×１０21cm-3にＰがドープされたｐｏｌｙＳｉからなる
シリコンプラグ、１３ａは金属配線である。
【００３１】図３の（ａ）〜（ｄ）はいずれもソース・
コンタクト部分の断面図である。同図において、１３ｂ
は、第１のソース領域２ｂへ接続されている金属配線、
１３ｃは第２のソース領域１０ｄに接続されている金属
配線である。
コンタクト部分の断面図である。同図において、１３ｂ
は、第１のソース領域２ｂへ接続されている金属配線、
１３ｃは第２のソース領域１０ｄに接続されている金属
配線である。
【００３２】次に、本実施例装置の電気的接続関係につ
いて、図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｄ）お
よび本実施例の等価回路図である図４を参照して説明す
る。制御ゲート電極６は行方向に接続されてワード線Ｘ
１、Ｘ２を構成し、第１、第２のドレイン領域は、ビッ
ト線Ｙ１、Ｙ２を構成する金属配線１３ａにより列方向
に接続され、第１のソース領域２ｂは、不純物拡散層で
行方向に接続された後、第１のソース線Ｓ１となる金属
配線１３ｂにより共通に接続され、また第２のソース領
域１０ｄは、ａ−Ｓｉ膜とシリサイド膜で行方向に接続
された後、第２のソース線である金属配線１３ｃにより
共通に接続されている。
いて、図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｄ）お
よび本実施例の等価回路図である図４を参照して説明す
る。制御ゲート電極６は行方向に接続されてワード線Ｘ
１、Ｘ２を構成し、第１、第２のドレイン領域は、ビッ
ト線Ｙ１、Ｙ２を構成する金属配線１３ａにより列方向
に接続され、第１のソース領域２ｂは、不純物拡散層で
行方向に接続された後、第１のソース線Ｓ１となる金属
配線１３ｂにより共通に接続され、また第２のソース領
域１０ｄは、ａ−Ｓｉ膜とシリサイド膜で行方向に接続
された後、第２のソース線である金属配線１３ｃにより
共通に接続されている。
【００３３】図４において、ＱMD i,j （ｉ＝１、２、ｊ
＝１、２）は図２の第１のメモリトランジスタを、ＱMU
i,j （ｉ＝１、２、ｊ＝１、２）は第２のメモリトラン
ジスタを示している。
＝１、２）は図２の第１のメモリトランジスタを、ＱMU
i,j （ｉ＝１、２、ｊ＝１、２）は第２のメモリトラン
ジスタを示している。
【００３４】次に、本実施例の装置の動作について説明
する。 読み出し：選択したワード線を例えば５Ｖの高電圧
に、他のワード線を例えば０Ｖの低電圧にバイアスす
る。また選択したビット線を１Ｖの電圧に、また他のビ
ット線をオープン状態にする。また、第１、第２のソー
ス線のうち選択するメモリトランジスタが接続されてい
るソース線を例えば０Ｖの低電圧に他方を開放状態にす
る。この結果選択したワード線に接続されたペアのメモ
リトランジスタのうちソース線が低電圧にバイアスされ
ているメモリトランジスタのみがチャネル電流を流しう
る状態になる。ここでメモリトランジスタのしきい値が
５Ｖ以下であればチャネル電流が流れ、５Ｖ以上であれ
ば電流が流れない。この電流の有無による節点の電位変
化をセンスアンプにおいてリファレンス電圧と比較しセ
ンスアンプ出力を得る。
する。 読み出し：選択したワード線を例えば５Ｖの高電圧
に、他のワード線を例えば０Ｖの低電圧にバイアスす
る。また選択したビット線を１Ｖの電圧に、また他のビ
ット線をオープン状態にする。また、第１、第２のソー
ス線のうち選択するメモリトランジスタが接続されてい
るソース線を例えば０Ｖの低電圧に他方を開放状態にす
る。この結果選択したワード線に接続されたペアのメモ
リトランジスタのうちソース線が低電圧にバイアスされ
ているメモリトランジスタのみがチャネル電流を流しう
る状態になる。ここでメモリトランジスタのしきい値が
５Ｖ以下であればチャネル電流が流れ、５Ｖ以上であれ
ば電流が流れない。この電流の有無による節点の電位変
化をセンスアンプにおいてリファレンス電圧と比較しセ
ンスアンプ出力を得る。
【００３５】 書き込み：選択したワード線を例えば
１３Ｖの高電圧に他のワード線を例えば０Ｖの低電圧に
バイアスする。また選択したビット線を例えば７Ｖの中
間電圧に、また他のビット線をオープン状態にする。さ
らに第１、第２のソース線のうち書き込むメモリトラン
ジスタが接続されているソース線を０Ｖの低電圧に、他
方を開放状態にする。ソース線が開放状態のメモリトラ
ンジスタ側にはチャネル電流は流れず、このためホット
エレクトロンの発生がなく書き込みは行われない。ソー
ス線が０Ｖになされた側のメモリトランジスタ側にはチ
ャネル電流が流れてホットエレクトロンが発生し、浮遊
電極に電子が注入される。
１３Ｖの高電圧に他のワード線を例えば０Ｖの低電圧に
バイアスする。また選択したビット線を例えば７Ｖの中
間電圧に、また他のビット線をオープン状態にする。さ
らに第１、第２のソース線のうち書き込むメモリトラン
ジスタが接続されているソース線を０Ｖの低電圧に、他
方を開放状態にする。ソース線が開放状態のメモリトラ
ンジスタ側にはチャネル電流は流れず、このためホット
エレクトロンの発生がなく書き込みは行われない。ソー
ス線が０Ｖになされた側のメモリトランジスタ側にはチ
ャネル電流が流れてホットエレクトロンが発生し、浮遊
電極に電子が注入される。
【００３６】 消去：ＥＰＲＯＭの場合は紫外線を全
面に照射する。ＦＥＰＲＯＭの場合は、ワード線を例え
ば０Ｖの低電圧に、全てのビット線をオープン状態に
し、第１、第２のソース線に例えば１２Ｖ高電圧を印加
する。この結果、ソース−浮遊ゲート電極間の電界が強
くなり浮遊ゲート電極からソース電極への電子の放出が
起きて消去が行われる。また、他の方式では、全てのビ
ット線をオープン状態にし、ワード線に例えば−７Ｖの
負電圧を、第１、第２のソース線に例えば５Ｖの正電圧
を印加しても同様の消去動作が実現できる。
面に照射する。ＦＥＰＲＯＭの場合は、ワード線を例え
ば０Ｖの低電圧に、全てのビット線をオープン状態に
し、第１、第２のソース線に例えば１２Ｖ高電圧を印加
する。この結果、ソース−浮遊ゲート電極間の電界が強
くなり浮遊ゲート電極からソース電極への電子の放出が
起きて消去が行われる。また、他の方式では、全てのビ
ット線をオープン状態にし、ワード線に例えば−７Ｖの
負電圧を、第１、第２のソース線に例えば５Ｖの正電圧
を印加しても同様の消去動作が実現できる。
【００３７】この第２の実施例の利点は、薄膜メモリト
ランジスタを従来の基板メモリトランジスタ上に制御ゲ
ート電極を共有して積層したことによって集積度が大幅
に向上した点である。この第２の実施例を改変して下層
のメモリトランジスタをも薄膜トランジスタとすること
もできる。この変更により一層の高集積化が可能とな
る。
ランジスタを従来の基板メモリトランジスタ上に制御ゲ
ート電極を共有して積層したことによって集積度が大幅
に向上した点である。この第２の実施例を改変して下層
のメモリトランジスタをも薄膜トランジスタとすること
もできる。この変更により一層の高集積化が可能とな
る。
【００３８】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、浮遊ゲート電極を有する薄膜メモリ
トランジスタを複数個備えたものであるので、以下の効
果を奏することができる。
半導体記憶装置は、浮遊ゲート電極を有する薄膜メモリ
トランジスタを複数個備えたものであるので、以下の効
果を奏することができる。
【００３９】 不純物拡散層容量を小さくするできる
ので、ビット線容量を削減することができ高速動作が可
能な半導体記憶装置を提供することができる。
ので、ビット線容量を削減することができ高速動作が可
能な半導体記憶装置を提供することができる。
【００４０】 基板電極への接合リーク電流の流出が
なくなるので、安定した読み出し動作が可能となり、ま
た歩留りを向上させることができる。
なくなるので、安定した読み出し動作が可能となり、ま
た歩留りを向上させることができる。
【００４１】 高電圧印加によるブレークダウン電
流、チャネルリーク電流の基板電極への流出がなくな
り、消去時における電源回路への負担が軽減されるの
で、内部電源の電圧降下が抑制され、安定した消去動作
が可能となる。
流、チャネルリーク電流の基板電極への流出がなくな
り、消去時における電源回路への負担が軽減されるの
で、内部電源の電圧降下が抑制され、安定した消去動作
が可能となる。
【００４２】 基板にバイアスを与えてもメモリトラ
ンジスタのしきい値変動は少ない。そのため、誤読み出
しの発生を回避しつつ周辺回路の高速化を達成すること
ができる。
ンジスタのしきい値変動は少ない。そのため、誤読み出
しの発生を回避しつつ周辺回路の高速化を達成すること
ができる。
【００４３】 素子分離がチャネルストッパやフィー
ルド酸化膜を用いることなく簡単に実現できるようにな
るので、ナローチャネル効果が抑制され素子の実効サイ
ズを設計値に近いものとすることができる。
ルド酸化膜を用いることなく簡単に実現できるようにな
るので、ナローチャネル効果が抑制され素子の実効サイ
ズを設計値に近いものとすることができる。
【００４４】 メモリトランジスタを積層して形成す
ることが可能となるので、容易に高集積化することがで
きる。
ることが可能となるので、容易に高集積化することがで
きる。
【図１】 本発明の第１の実施例の断面図。
【図２】 本発明の第２の実施例の平面図と断面図。
【図３】 本発明の第２の実施例のソースコンタクト部
の断面図。
の断面図。
【図４】 本発明の第２の実施例の等価回路図。
【図５】 従来例の断面図。
【図６】 従来例の等価回路図。
１ 半導体基板 １ａ 第１のチャネル領域 ２ａ 第１のドレイン領域 ２ｂ 第１のソース領域 ２ｃ ドレイン領域 ２ｄ ソース領域 ３ チャネル領域−浮遊ゲート電極間ゲート絶縁膜（Ｃ
−ＦＧ間ゲート絶縁膜） ３ａ 第１のチャネル領域−浮遊ゲート電極間ゲート絶
縁膜（第１のＣ−ＦＧ間ゲート絶縁膜） ３ｂ 第２のチャネル領域−浮遊ゲート電極間ゲート絶
縁膜（第２のＣ−ＦＧ間ゲート絶縁膜） ４ 浮遊ゲート電極 ４ａ 第１の浮遊ゲート電極 ４ｂ 第２の浮遊ゲート電極 ５ 浮遊ゲート電極−制御ゲート電極間ゲート絶縁膜
（ＦＧ−ＣＧ間ゲート絶縁膜） ５ａ 第１の浮遊ゲート電極−制御ゲート電極間ゲート
絶縁膜（第１のＦＧ−ＣＧ間ゲート絶縁膜） ５ｂ 第２の浮遊ゲート電極−制御ゲート電極間ゲート
絶縁膜（第２のＦＧ−ＣＧ間ゲート絶縁膜） ６ 制御ゲート電極 ７ 層間絶縁膜 ８ フィールド絶縁膜 ９ ＳｉＯ2 膜 １０ａ ドレイン領域 １０ｂ ソース領域 １０ｃ 第２のドレイン領域 １０ｄ 第２のソース領域 １１ チャネル領域 １１ａ 第２のチャネル領域 １２、１２ａ 制御ゲート・浮遊ゲート電極側壁酸化膜 １３ａ〜１３ｃ 金属配線 １４ ＴｉＳｉ2 膜 １５ コンタクト孔 １６ シリコンプラグ
−ＦＧ間ゲート絶縁膜） ３ａ 第１のチャネル領域−浮遊ゲート電極間ゲート絶
縁膜（第１のＣ−ＦＧ間ゲート絶縁膜） ３ｂ 第２のチャネル領域−浮遊ゲート電極間ゲート絶
縁膜（第２のＣ−ＦＧ間ゲート絶縁膜） ４ 浮遊ゲート電極 ４ａ 第１の浮遊ゲート電極 ４ｂ 第２の浮遊ゲート電極 ５ 浮遊ゲート電極−制御ゲート電極間ゲート絶縁膜
（ＦＧ−ＣＧ間ゲート絶縁膜） ５ａ 第１の浮遊ゲート電極−制御ゲート電極間ゲート
絶縁膜（第１のＦＧ−ＣＧ間ゲート絶縁膜） ５ｂ 第２の浮遊ゲート電極−制御ゲート電極間ゲート
絶縁膜（第２のＦＧ−ＣＧ間ゲート絶縁膜） ６ 制御ゲート電極 ７ 層間絶縁膜 ８ フィールド絶縁膜 ９ ＳｉＯ2 膜 １０ａ ドレイン領域 １０ｂ ソース領域 １０ｃ 第２のドレイン領域 １０ｄ 第２のソース領域 １１ チャネル領域 １１ａ 第２のチャネル領域 １２、１２ａ 制御ゲート・浮遊ゲート電極側壁酸化膜 １３ａ〜１３ｃ 金属配線 １４ ＴｉＳｉ2 膜 １５ コンタクト孔 １６ シリコンプラグ
Claims (5)
- 【請求項１】 半導体基板の絶縁膜上に形成された制御
ゲート電極と、該制御ゲート電極を覆う第１のゲート絶
縁膜と、該第１のゲート絶縁膜上に形成された浮遊ゲー
ト電極と、該浮遊ゲート電極上に設けられた第２のゲー
ト絶縁膜と、該第２のゲート絶縁膜上に設けられた、第
１導電型の半導体薄膜からなるチャネル領域と、該チャ
ネル領域を挟んで形成された第２導電型の半導体薄膜か
らなるソース・ドレイン領域と、を有する薄膜メモリト
ランジスタを複数個備えた不揮発性半導体記憶装置。 - 【請求項２】 前記薄膜メモリトランジスタが行列状に
配置され、前記薄膜メモリトランジスタのドレイン領域
がビット線により列方向に接続され、前記薄膜メモリト
ランジスタの制御ゲート電極がワード線により行方向に
接続され、前記薄膜メモリトランジスタのソース領域が
共通に接続されている請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 第１導電型の半導体基板の表面領域内に
設けられた第１のチャネル領域と、該第１のチャネル領
域を挟む、前記半導体基板の表面領域内に設けられた第
２導電型の第１のソース・ドレイン領域と、前記第１の
チャネル領域を覆う第１のゲート絶縁膜と、該第１のゲ
ート絶縁膜上に設けられた第１の浮遊ゲート電極と、該
第１の浮遊ゲート電極を覆う第２のゲート絶縁膜と、該
第２のゲート絶縁膜上に設けられた制御ゲート電極と、
該制御ゲート電極を覆う第３のゲート絶縁膜と、該第３
のゲート絶縁膜上に設けられた第２の浮遊ゲート電極
と、該第２の浮遊ゲート電極上を覆う第４のゲート絶縁
膜と、該第４のゲート絶縁膜を介して前記第２の浮遊ゲ
ート電極上に設けられた、第１導電型の半導体薄膜から
なる第２のチャネル領域と、該第２のチャネル領域を挟
んで形成された、第２導電型の半導体薄膜からなる第２
のソース・ドレイン領域と、を有する、積層メモリトラ
ンジスタを複数個備えた不揮発性半導体記憶装置。 - 【請求項４】 半導体基板上に絶縁膜を介して形成され
た第１導電型の半導体薄膜からなる第１のチャネル領域
と、該第１のチャネル領域を挟んで形成された第２導電
型の半導体薄膜からなるソース・ドレイン領域と、前記
第１のチャネル領域を覆う第１のゲート絶縁膜と、該第
１のゲート絶縁膜上に設けられた第１の浮遊ゲート電極
と、該第１の浮遊ゲート電極を覆う第２のゲート絶縁膜
と、該第２のゲート絶縁膜上に設けられた制御ゲート電
極と、該制御ゲート電極を覆う第３のゲート絶縁膜と、
該第３のゲート絶縁膜上に設けられた第２の浮遊ゲート
電極と、該第２の浮遊ゲート電極上を覆う第４のゲート
絶縁膜と、該第４のゲート絶縁膜を介して前記第２の浮
遊ゲート電極上に設けられた、第１導電型の半導体薄膜
からなる第２のチャネル領域と、該第２のチャネル領域
を挟んで形成された、第２導電型の半導体薄膜からなる
第２のソース・ドレイン領域と、を有する積層メモリト
ランジスタを複数個備えた不揮発性半導体記憶装置。 - 【請求項５】 前記積層メモリトランジスタが行列状に
配置され、前記積層メモリトランジスタの第１、第２の
ドレイン領域がビット線により列方向に接続され、前記
積層メモリトランジスタの制御ゲート電極がワード線に
より列方向に接続され、前記積層メモリトランジスタの
第１のソース領域同士および第２のソース領域同士がそ
れぞれ共通に接続されている請求項３または４記載の不
揮発性半導体記憶装置。
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