JPH03171768A

JPH03171768A - 半導体記憶装置

Info

Publication number: JPH03171768A
Application number: JP1311386A
Authority: JP
Inventors: Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1991-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、一個のＭＯＳトランジスタによりメモリセル
を構成した半導体記憶装置に関する。

（従来の技術）現在実用されている半導体記憶装置のうち、最も高集積
化が進んでいるのは、一個のＭＯＳトランジスタと一個
のキャパシタによりメモリセルを構成するＤＲＡＭであ
る。

これに対して、一個のＭＯＳトランジスタのみで一個の
メモリセルを構或するＤＲＡＭが堤案されている（Ｐ．
　　Ｋ，　　Ｃｈａｔｔｅｒｊｅｃ　０ｔ　ａｌ．”Ｃ
ｉｒｃｕｉｔ　　ＯｐｔｌｍｉｚａＨｏｎ　ｏｒ　ｔｈ
ｅ　　ＴａｐｅｒＩ　ｓｏｌａｔｅｄ　　Ｄ　ｙｎａＩ
Ｉｌｃ　　Ｇ　ａｌｎ　　Ｒ　Ａ　Ｍ　　Ｃ　ｅｌｆｒ
ｏｒＶｓＬＩ　　Ｍｃｍｏｒｉｅｓ，　　　ＩＳＳＣＣ
’７９，ｐ．２２）。このメモリセルは、埋込みチャネ
ル構造のＭＯＳトランジスタを用いて構威される。その
動作原理は、素子分離絶縁膜のテーパ部に形成される寄
生トランジスタを用いて表面反転層の充電，放電を行う
ことにより、“１゜，“０”の情報記憶を行うものであ
る。

しかしこのメモリセルは、寄生トランジスタを書込み用
トランジスタとして用いるため、等価回路的には二個の
ＭＯＳトランジスタにより構成していることになる。そ
して寄生トランジスタを用いていることから、特性の制
御が難しく、例えば特性上は“０”書込みの選択性が悪
いといったことが指摘されている（黒澤他、“ＴＩセル
における情報書き込み機構の解析″昭和５８年度電子通
信学会総合全国大会　５６９）。またテーバ部の寄生ト
ランジスタを利用する事から、集積度を向上させること
も難しい。

（発明が解決しようとする課題）以上のように従来提案されている一個のＭＯＳトランジ
スタによりメモリセルを構成するものは、寄生トランジ
スタを利用しているために、特性の制御性や集積度の点
で問題がある。

本発明は、この様な問題を解決し得る新しい動作原理に
よる半導体記憶装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明による半導体記憶装置は、第１導電型ウェルに形
戊された第２導電チャネルＭＯＳトランジスタをメモリ
、セルとして用いる。このメモリセルは、フローティン
グ状態に保ったウェルを記憶ノードとして、ウェルの充
放電による電位の相違によるしきい値電圧の相違を二値
情報の“０““１”に対応させて記憶する。情報“１”
書込みは、ウェルに形成されたＭＯＳトランジスタのド
レイン近傍でインパクトイオン化を起こさせ、このとき
発生するキャリアのうちウェルにとっての多数キャリア
により記憶ノードであるウェルを充電することにより、
行われる。“０”書込みは、ウェルとソースとの間の過
渡的な順方向電流によリウェルを放電することにより行
われる。読出し動作は、しきい値電圧の相違を利用して
ＭＯＳトランジスタのドレイン・ソース間の電流の差を
判定することにより行われる。

（作用）本発明によれば、ウェルを記憶ノードとして用いる新し
い原理のＤＲＡＭセルが得られる。書込みに寄生トラン
ジスタを用いることはな＜、シたがって特性の制御性に
も優れており、高集積化も可能である。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）　（ｂ）は、一実施例のメモリセルアレイ
を示す平面図とそのｘ−ｘ’断面図である。

ｎ型シリコン基板１の各メモリセル形或領域にはボロン
のイオン注入によりｐ型ウェル２が形或されている。各
メモリセル間はフィールド酸化膜４とその下に砒素のイ
オン注入により形威されたｎ型層３により分離されてい
る。各ｐ型ウェル２には、ゲート絶縁膜５を介して多結
晶シリコン膜によりゲート電極６が形成され、このゲー
ト電極６をマスクとして砒素をイオン注入してｎ型ソー
ス層７およびドレイン層８が形戊されている。ゲート電
極６は、一方向に並ぶ複数のＭＯＳトランジスタについ
て連続的に配設されて、ワード線ＷＬとなる。ワード線
が形成された基板面は第１の層間絶縁膜９で覆われ、こ
れにコンタクト孔１０．１１が開けられて、第１層１膜
によりソース電極１２，ドレイン電極１３が形成されて
いる。ソース電極１２はワード線ＷＬと同じ方向に複数
のメモリセルについて連続的に配設されて、これは制御
線Ｊとなる。ドレイン電極１３は各メモリセル毎に独立
であり、これは後に形成されるビット線につながる中継
電極である。その後全面が第２の層間絶縁Ｈ１４で覆わ
れ、これにコンタクト孔が開けられて、第２層ＡＩ！膜
によってビット線（ＢＬ）１．６が形成されている。ビ
ット線１６はワード線とは交差する方向の複数のメモリ
セルのドレイン電極１３を共通接続するように連続的に
配設されている。最後に全面は保護膜１７により覆われ
ている。

このメモリセルアレイは、通常のＣＭＯＳ構造の集積回
路でのｎチャネルＭＯＳトランジスタの製造工程と変わ
らない工程によって得られる。なお、ゲート電極下にし
きい値制御のため例えばボロン等のイオン注入を行って
もよい。またゲートｍｍ６は、多結晶シリコン膜の他、
金属シリザイドやポリサイド、或いはこれらの組み合わ
せを用いることもできる。

第２図は、このメモリセルアレイの等価回路を４ビット
分について示している。

この実施例によるメモリセルは、各ＭＯＳＩ−ランジス
タ毎に形成されたｐ型ウェル２が記憶ノ−ドであって、
このｐ型ウよル２のフローティング状態での電位の相違
によってＭＯＳトランジスタのしきい値電圧が相違する
ことを情報“０““１−゛に対応させる。情報“１゛の
書込みには、ドレイン近傍でインパクトイオン化を起こ
させ、このとき発生する電子，正孔のうち正孔にょリウ
ェル２を充電することで行う。この書込み動作では、第
３図に示すように、ＭＯＳ｝−ランジスタの基板バイア
スがＶＢ５，からＶＳＳ。へと深くなると（　ｌ　Ｖａ
ｓｏ　−Ｖｓｓｌ　＞　ｌ　Ｖａｓｔ　　Ｖｓｓｌ　）
　ｓ　しきい値電圧が上昇し、これによって同一ゲート
電圧における基板電流Ｉ，に大きい差が生じるという特
性を利用する。すなわち正孔電流によってウェル電位が
上昇するとしきい値電圧は低下してますます基板電流が
上昇するという正帰還がかかり、これによってウェル電
位は、ソース電位をＶＳＳとしたとき、ｐｎ接０・のビ
ルトインポテンシャルφＢまで上昇する。情報゜０”書
込みは、制御線１２に負電位を与えてソース側のｐｎ接
合を瞬間的に順方向バイアス状態として、ｐ型ウェル２
を強制的に放電させることにより行う。情報読出しは、
電流読出しによる。すなわち所定のゲートバイアスを印
加して、しきい値の差によるソースからドレインへのチ
ャネル電流の大小によって、ビット線が充電される電位
の差を判別する。

より具体的にこの実施例のメモリセルの読出しおよび再
書き込みの動作サイクルを説明する。

第４図は、情報“０゜の読出し，再書き込みの動作を示
すタイミング図であり、第５図（ａ）〜（１）はその各
タイミングでのメモリセルの電位関係である。第６図は
、情報“１”の読出し，再書き込みの動作を示すタイミ
ング図であり、第７図（ａ）〜（ｈ）はその各タイミン
グでのメモリセルの電位関係である。

読出し直前の時刻ｔａでは、ワードｖＡ電位がＶＷ．，
−Ｖｓｓ，　　ビット線電位がＶ　ｌ’ｌＬ−　Ｖ　ｓ
ｓ＋制御線電位がＶＪ　−　（１／２）Ｖｃｅであり、
このとき情報“１”のメモリセルではｐ型ウェルの電位
はｖｗｇ＋．＋．一φＢ　（ｐｎ接合のビルトインポテ
ンシャル）、情報″０゛のメモリセルでは同じ＜ＶＷＩ
！ＬＬ＝　一（１／２）Ｖｃｅ＋φ８である（第５図（
ａ），第７図（ａ））。ワード線が選択されると選択ワ
ード線電位はＶＷＬ−　（１／２）　ＶＣＣ＋ＶＴＨｌ
　となる。

Ｖ　ＴＲＩは、“１“状態のメモリセルのしきい値電圧
である。このとき（時刻ｔｂ）、Ｌ，きい値電圧の差に
よって“１″状態のメモリセルでは制御線電位がしきい
値電圧の降下なくビット線まで伝達されて、ＶＢＬ−　
（　１　／　２）　Ｖｃｃまで上昇し、″ｏ”状態のメ
モリセルではビット線の電位上昇は、ＶＢＬ−（１／２
）ＶＣＣ＋ＶＴＩＩＩ　　Ｖｒｓｏに止まる（第５図（
ｂ〉，第７図（ｂ）　）　。ＶＴＩ＋。ｔｉ−０−状態
のメモリセルのしきい値電圧である。このとき、ビット
線センスアンプがダイナミック型フリップフロップであ
る場合には、ビット線をフローティングとして、その電
位変化をセンスアンプで検出する。ビット線センスアン
プとしてカレントミラー型差動増幅器を用いる場合には
、ビット線をフローティングにする必要はない。以上に
より、読出し動作は完了する。

次に選択されたワード線がＶＳＳまで低下して再？き込
みサイクルに入る（時刻ｔｃ）。ビット線はこの時点ま
でに、“１”読出しが行われた場合はＶ　Ｃ（＋　　“
０”読出しが行われた場合はＶ，，に安定している（第
５図（Ｃ），第７図（Ｃ））。再書き込みはまず、制御
線の電位がＶＪ−　　（１／２）ＶＣＣとなり、これに
よりすべてのメモリセルのｐ型ウェルが、ＶＷＩ！ＬＬ
−−　（１／　２）　Ｖｃｃ＋φＢとなる。すなわちす
べてのメモリセルはソースのｐｎ接合で過渡的に順方向
電流が流れて、一旦“０゜書込み（クリア）がなされる
。これが時刻ｔｄの状態である（第５図（ｄ），第７図
（ｄ））。次いで制ｉｎ線の電位はＶＪ−ＶＳＳとなり
（時刻ｔｅ，第５図（ｅ），第７図（ｅ）　）　、その
後選択ワード線がＶ　ＷＬ−　（　１　／　２　）　Ｖ
　ｃｃ＋　Ｖ　Ｔｌｌ１まで上昇する。これにより、“
１゜が再書き込みされるメモリセルでは、ＭＯＳトラン
ジスタのゲート・ソース間電圧が（１／２）Ｖｃｃ＋Ｖ
ｔ■　　ドレイン・ソース間電圧がＶＣＣとなり、ドレ
イン近傍でインパクトイオン化が生じて電子・正孔対が
生成される。発生した電子はドレインに吸収され、正孔
はｐ型ウェル内に拡散してその電位を上昇させる。ｐ型
ウェル電位ｖｗＢＬＬが上昇すると、しきい値電圧が低
下するため一層基板電流が増大するという正帰還がかか
り、やがてＶ　ＷＥＬＬ−φ８まで充電される（時刻ｔ
ｒ，第５図（ｒ））。一方、“０”の再書き込みがなさ
れるメモリセルでは、ドレイン・ソース間電圧はＯｖで
あり、ゲート・ソース間電圧は（１／２）ＶＣ．Ｃ＋Ｖ
ＴＨｌであるため、３極管動作領域にあってインパクト
イオン化による基板電流は流れず、ウェル電位はＶＷＥ
ＬＬ−　　（　１　／　２）Ｖ　（（　＋＜ｌ！ｌ　Ｂ
　＋，保たれる（時刻ｔｒ，第７図（ｒ））。

その後制御線電位はＶＪ　−　（１／２）Ｖｃｃまで戻
る（時刻ｔｇ，第５図（ｇ），第７図（ｇ〉〉。そして
選択ワード線の電位がＶ　ＷＬ””　Ｖ　５５に戻って
非選択状態となり（時刻ｔｈ，第５図（ｈ），第７図（
ｈ））、“１”の再書き込みがなされたビット線がＶｓ
ｓに放電されて、再書き込みサイクルは終了する（時刻
ｔｌ，第７図（１〉）。

こうしてこの実施例によれば、それぞれｐ型ウェルに形
成されたｎチャネルＭＯＳトランジスタをメモリセルと
して、ｐ型ウェルを記憶ノードとした新しい動作原理の
メモリを実現することができる。このメモリセルは、書
込み動作に寄生トランジスタを用いないから、特性の制
御性に優れている。また高集積化も可能である。

本発明は上記実施例に限られない。

たとえば、素子分離はＬＯＣＯＳ法によらず、溝を掘っ
てＣＶＤによる絶縁膜を埋め込む方法によってもよい。

その場合のメモリセルアレイの構造を第１図（ａ）　（
ｂ）に対応させて第８図（ａ）　（ｂ）に示す。

また上記実施例では、制御線Ｊをワード線ＷＬと平行に
配設したが、第９図に示すようにこれをビット線ＢＬと
平行に配設することもできる。

さらにメモリセルを構成するＭＯＳトランジスタの構造
として、第１０図に示すような所請ＬＤＤ構造を採用す
ることもできる。

また図には示さないが、導電型をすべて逆にしてｐチャ
ネルＭＯＳトランジスタを用いても同様のメモリが実現
できる。

［発明の効果］以上説明したように本発明によれば、ウェル分離された
一個のＭＯＳトランジスタをメモリセルとしてウェルを
記憶ノードとする新しい動作原理の高集積化可能な半導
体記憶装置が得られる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は、本発明の一実施例のメモリセ
ルアレイの構造を示す平面図とそのｘ−ｘ’断面図、第２図はそのメモリセルアレイの等価回路図。第３図はそのメモリセルの動作原理を説明するための基
板電流の基板バイアス依存性を示す図、第４図は同じく
　“１゜読出しと再書き込みサイクルを説明するための
タイミング図、第５図（ａ）〜（０はその各タイミングにおけるメモリ
セルの電位関係を示す図、第６図は同じく　“０”読出しと再書き込みサイクルを
説明するためのタイミング図、第７図（ａ）〜（ｈ）はその各タイミングにおけるメモ
リセルの電位関係を示す図、第８図（ａ）　（ｂ）は他の実施例のメモリセルアレイ
の構造を示す平面図とそのｘ−ｘ’断面図、第９図は他
の実施例のメモリセルアレイの等価回路図、第１０図は他の実施例のメモリセル構造を示す断面図で
ある。１・・・ｎ型シリコン基板、２・・・ｐ型ウェル、３・
・・ｎ型層、４・・・フィールド酸化膜、５・・・ゲー
ト絶縁膜、６・・・ゲート電極（ワード線）、７・・・
ｎ型ソース層、８・・・ｎ型ドレイン層、９・・・第１
の層間絶縁膜、１０．１１・・・コンタクト孔、１２・
・・ソース電極（制御線）、１３・・・ドレイン電極、
１４・・・第２の層間絶縁膜、１５・・・コンタクト孔
、１６・・・ビソト線、１７・・・保護膜、ＭＣ・・・
メモリセル、ＢＬ・・・ビット線、ＷＬ・・・ワード線
、Ｊ・・・制御線。

Claims

【特許請求の範囲】

（１）それぞれ分離された第１導電型ウェルに形成され
てマトリクス配列され、ウェル電位の相違によるしきい
値電圧の相違を二値情報の“０”、“１”に対応させて
記憶する複数の第２導電チャネルＭＯＳトランジスタと
、前記複数のＭＯＳトランジスタのゲート電極がその配列
の一方向に沿って共通接続された複数のワード線と、前記複数のＭＯＳトランジスタのドレインがその配列の
前記ワード線と交差する方向に沿って共通接続された複
数のビット線と、前記複数のＭＯＳトランジスタのソースが前記ワード線
方向またはビット線方向に沿って共通接続された複数の
制御線と、を備えたことを特徴とする半導体記憶装置。
（２）前記ＭＯＳトランジスタが形成されたウェルはフ
ローティング状態に保たれ、ＭＯＳトランジスタのドレ
イン近傍でインパクトイオン化を起こし、このとき流れ
る基板電流によりウェルを充電することによって“１”
書込みが行われる請求項１記載の半導体記憶装置。
（３）前記ＭＯＳトランジスタが形成されたウェルはフ
ローティング状態に保たれ、ウェルとソース間の過渡的
な順方向電流によってウェルを放電することにより“０
”書込みが行われる請求項１記載の半導体記憶装置。