KR100339425B1 - 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 SOI(Silicon On Insulator) 구조를 이용한 DRAM(Dynamic Random Access Memory) 소자 및 그의 제조방법에 관한 것으로, 셀 영역과 페리 영역과 필드 영역이 정의된 제 1 반도체층/절연층/제 2 반도체층으로 구성된 SOI 기판, 상기 제 2 반도체층의 상기 필드영역에 형성된 트렌치, 상기 트렌치내에 형성된 소자격리막, 상기 제 2 반도체층에서 상기 셀 영역보다 리세스되어 형성된 페리 영역, 상기 제 2 반도체층의 상기 셀 영역 및 상기 페리 영역상에 반도체소자를 구비함을 특징으로 한다.

Description

리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법{Semiconductor device and Method for Manufacturing with recessed SOI structure}

본 발명은 반도체 소자에 관한 것으로, 특히 SOI(Silicon On Insulator) 구조를 이용한 DRAM(Dynamic Random Access Memory) 소자 및 그의 제조방법에 관한 것이다.

최근, 일반적으로 SOI(Silicon On Insulator) 디바이스로 알려진 특정 집적 회로 디바이스를 제조하기 위한 공정들이 개발되었다. SOI 디바이스는 기판 재료 위에 형성된 전기 절연 영역을 덮는 얇은 실리콘 층 내에 제조된 반도체 디바이스이다. 이 절연 영역은 예를 들어, 실리콘이나 또는 갈륨 비소화물(silicon or gallium arsenide)과 같은 반도체 기판 재료 위에 증착된 SiO₂층을 포함한다. SOI 제조 공정에서 하부 기판으로부터 전기적으로 절연된 회로 디바이스가 생성될 수 있게 된다. SOI 디바이스는 통상적인 반도체 디바이스에 비해 여러 가지 장점을 제공한다.

예를 들면, SOI 디바이스는 유사한 태스크(task)를 실행하는 다른 유형의 디바이스보다 일반적으로 더 적은 전력 소모를 필요로 한다. SOI 디바이스는 또한, 통상적으로 더 적은 기생 커패시턴스(capacitance)를 가지며, 따라서 회로가 고속의 스위칭 시간으로 동작하게 된다. 또한 SOI 디바이스는 이온화 방사의 악영향에도 덜 민감하기 때문에 이온화 방사가 동작 에러를 일으킬 수 있는 응용분야에서 더욱 신뢰할 수 있다.

최근에는 단위 셀 면적을 줄이기 위하여 SOI 기판을 사용하여 상기 SOI 기판의 양측에 소자들을 분산 배치하는 구조가 각광받고 있다. 참고적으로, SOI 기술은 절연 기판의 상부에 지지되어 있는 개개의 실리콘 섬(silicon island)내에 액티브 소자들을 형성함으로써 소자간의 상호 분리를 달성하는 기술이다. 따라서, 벌크 실리콘 구조에 비해서 SOI 구조는 우수한 집적도를 제공할 뿐만 아니라 공정 수를 감소시킬 수 있는 장점을 갖는다. 이와 같이 SOI 기판의 상부에 형성된 액티브 소자를 SOI 소자라 하는데, 상기 SOI 소자는 벌크 실리콘 소자에 비해 기생 캐패시턴스(capacitance)가 현저하게 줄어들기 때문에 높은 회로 동작 속도 및 낮은 전력 소모를 얻을 수 있다.

단위 셀이 플로팅되어 동작되는 동안 벌크내에 원치 않는 전하가 축적되어 벌크농도를 감소시킴으로써, 트랜지스터의 문턱전압을 변화시키는 바디 플로팅 현상이 발생되고, 따라서 단위셀이 모두 균일하게 동작하지 못하는 문제점이 발생한다.

DRAM은 다수의 메모리 셀이 X,Y 방향으로 규칙적으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 주변에 형성되어 셀을 제어하기 위한 주변 회로부로 구성된다.

DRAM 장치의 집적도가 증가함에 따라 단위 셀 면적의 축소가 요구되고 있는데, 사진 공정의 한계 및 소자의 전기적 특성 열화등으로 인하여 단위 셀의 디자인 룰을 축소하는 것이 점점 어려워지고 있다. 이에 따라, 셀의 레이아웃 또는 센싱 방법등을 변경하여 동일한 디자인 룰을 가지고 단위 셀 면적을 줄이려는 시도가 이루어지고 있고, 최근에는 단위 셀 면적을 줄이기 위하여 SOI 기판을 사용하여 상기SOI 기판의 양측에 소자들을 분산 배치하는 구조가 각광받고 있다.

이하, 첨부된 도면을 참고하여 종래의 SOI구조를 이용한 반도체 소자 및 그의 제조방법에 관하여 상세히 설명하면 다음과 같다.

종래의 SOI 구조를 이용한 반도체 소자는 도 1a 내지 1b에 도시한 바와 같이, 소자 격리막(14)이 형성되어 있는 SOI 구조로 이루어진 기판(100)상에 DRAM 소자를 형성한다.

SOI 웨이퍼는 도 1a에 도시한 바와 같이, Si 단결정 구조 사이에 SiO₂층(12)이 내재된 3층의 구조로 이루어져 있다. 최하층의 실리콘층(11)은 단순한 기계적지지 역할을 하며, 그 위에 전기적 절연층인 SiO₂층(12)과 초소형 전기전자 집적회로가 놓여질 초박막의 단결정 실리콘층(13)이 존재하게 된다.

SOI 기판을 이용하여 셀 영역, 페리 영역에 트랜지스터를 형성하면, 웰(well) 및 부하(load) 저항의 감소로 인해 인가되는 전압이 작고, 이로 인해 저전력으로 동작할 수 있다. 또한, 높은 동작 속도로 작동하는 장점도 가지고 있다. 그러나 셀 영역의 트랜지스터의 문턱전압 조절을 위해서 기판에 바이어스를 인가하게 되는데 이 때 페리 영역의 문턱전압도 높게 조절되어서 페리 영역은 SOI 구조가 가지는 특징인 저전력, 높은 재현성을 실현하기가 어렵다. DRAM 장치에서 큰 집적도가 요구되면서, 핸들 웨이퍼 상에 절연 물질을 사이에 두고 형성되는 반도체 기판내에 소자를 형성할 수 있어 공정 상에서 발생되는 직접도의 한계를 극복할 수 있다. 따라서 SOI 구조를 갖는 DRAM 장치의 제조에 많은 관심이 모아지고, 이에 따라 다방면에서 많은 연구가 진행되고 있다. 또한, SOI의 트랜지스터들은 웰 및 부하 저항의 감소로 인해 인가되는 전압이 작고, 이로 인해 저전력으로 동작할 수 있으며, 높은 동작 속도로 작동하는 장점도 가지고 있다.

그러나, 상기 장점들에 반하여 SOI 구조를 갖는 DRAM 장치에는 몇 가지 문제를 내포하고 있다. 그 중 하나가 플로팅 바디 이펙트(floating body effect)이다. 트랜지스터의 활성 영역이 전기적으로 플로팅되어 있기 때문에 상기 트랜지스터의 특성을 불안정하게 하고, 이로 인해 트랜지스터의 오동작 및 특성의 열화와 같은 문제가 발생하게 된다.

SOI DRAM에서는 셀 영역의 문턱전압을 조절하기 위해서 기판전압을 인가하여야 하는데 종래의 SOI 구조를 이용한 반도체 소자에서는 셀 영역뿐만 아니라 페리 영역에도 기판전압이 인가되어 SOI 소자의 고유한 특성인 저전력 및 높은 재현성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 셀 영역은 기판전압이 인가되어 문턱전압 조절을 용의하게 하도록 하고, 페리 영역은 저전력 및 높은 재현성을 구현할 수 있도록 한 리세스(recess)된 소이 구조를 갖는 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.

도 1a는 SOI 기판을 나타낸 단면도

도 1b는 종래의 기술에 따른 SOI 기판을 이용한 반도체 소자의 구조를 나타낸 단면도

도 2a 내지 2g는 본 발명에 따른 리세스된 소이 구조를 갖는 반도체 소자의 형성방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호 설명

21 : 벌크 실리콘층 22 : SiO₂층

23 : 단결정 실리콘층 200 : SOI기판

24 : 제 1 절연막 24a : 제 1 절연막패턴

25 : 제 2 절연막 25a : 제 2 절연막패턴

26 : 필드산화막 27 : 트렌치

27a : 소자격리막 28 : 포토레지스트

상기와 같은 목적을 달성하기 위한 본 발명에 의한 SOI구조를 이용한 반도체 소자는 셀 영역과 페리 영역과 필드 영역이 정의된 제 1 반도체층/절연층/제 2 반도체층으로 구성된 SOI 기판, 상기 제 2 반도체층의 상기 필드영역에 형성된 트렌치, 상기 트렌치내에 형성된 소자격리막, 상기 제 2 반도체층에서 상기 셀 영역보다 리세스되어 형성된 페리 영역, 상기 제 2 반도체층의 상기 셀 영역 및 상기 페리 영역상에 반도체소자를 구비함을 특징으로 한다.

상기와 같은 구조를 가지는 SOI구조를 이용한 반도체 소자의 제조방법은 셀 영역과 페리 영역과 필드 영역이 정의된 제 1 반도체층/절연층/제 2 반도체층으로 구성된 SOI기판에 있어서, 상기 페리영역의 상기 제 2 반도체층내 및 그 표면상에 필드절연막을 형성하는 단계, 상기 필드영역의 상기 제 2 반도체층에 트렌치를 형성하는 단계, 상기 트렌치내에 소자격리막을 형성하는 단계, 상기 필드절연막을 제거하여 리세스된 페리영역을 형성하는 단계를 포함함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 SOI구조를 이용한 반도체 소자 및 그의 제조방법에 관하여 상세히 설명하면 다음과 같다.

도 2a 내지 2g는 본 발명에 따른 SOI 구조를 이용한 반도체 소자의 형성 방법을 나타낸 공정단면도이다.

먼저, 도 2g를 참고하여 SOI구조를 이용한 반도체 소자의 구조를 살펴보면 다음과 같다.

도 2g에 도시한 바와 같이, 필드영역, 셀 영역 및 페리영역이 정의된 벌크실리콘층(21)/SiO₂층(22)/단결정 실리콘층(23)으로 구성된 SOI 기판(200)에, 상기 단결정 실리콘층(23)의 상기 필드영역에 트렌치가 형성되어 상기 트렌치내에 소자격리막(27a)이 형성되어 있고, 상기 단결정실리콘층(23)의 셀 영역보다 리세스되어 페리영역이 형성되어 있으며, 상기 셀 영역 및 리세스되어 형성된 페리영역 상에 DRAM 소자(29)를 구비하고 있다.

이 때, 페리영역이 셀 영역보다 리세스되고 남은 단결정 실리콘층(23)의 두께는 PD SOI인 경우는 700∼1500Å이고, FD SOI인 경우는 약 700Å정도이다.

다음으로 상기와 같이 구성된 SOI 구조를 가진 반도체 소자의 형성 방법에 관하여 설명한다.

도 2a에 도시한 바와 같이, 셀 영역과 페리 영역으로 정의된 SOI 기판(200)상에 제 1 절연막(24), 제 2 절연막(25)을 차례로 증착한 후, 상기 제 1 절연막(24), 제 2 절연막(25)을 단결정실리콘층(23)의 일정부분이 드러나도록 선택적으로 제거한다.

이 때, 제 1 절연막(24)은 산화막으로 형성하고, 제 2 절연막(25)은 질화막으로 형성한다.

여기서 SOI(Silicon On Insulator) 기판(200)은, Si 단결정(21,23) 구조 사이에 SiO₂층(22)이 내재된 3층의 구조로 이루어진 웨이퍼로, 최하층의 벌크 실리콘층(21)은 단순한 기계적 지지 역할을 하며, 그 위에 전기적 절연층인 SiO₂층(22)과 초소형 전기 전자 집적회로가 놓여질 초박막의 단결정 실리콘층(23)으로 이루어져 있다.

상기 SOI 구조를 만드는 방법으로는 ZMR(Zone-Melting Recrystallization)법, 임플란트(implant)를 이용하여 실리콘 웨이퍼 내부에 산소를 주입한 후 고온에서 열처리하여 실리콘 내부의 일정한 깊이에 SiO₂층을 생성시키는 방법인 SIMOX(Seperation by IMplantation of OXgen)법, 그리고 산화막이 증착된 웨이퍼와 베어(bare) 웨이퍼 접합면을 경면화하여 직접 붙여 고온열처리를 통해 제작하는 직접접합법(WDB : Wafer Direct Bonding)등이 있다.

도 2b에 도시한 바와 같이, 상기 패터닝된 제 1, 제 2 절연막(24,25)을 마스크로 열산화공정을 통해서 페리영역에 즉, 드러난 단결정실리콘층(23)에 필드산화막(26)을 형성하고, 이어, 도 2c에 도시한 바와 같이, 상기 제 1, 제 2 절연막(24,25)을 선택적으로 제거한 후 셀 영역에 1 절연막 패턴(24a), 제 2 절연막 패턴(25a)을 형성한다.

도 2d에 도시한 바와 같이, 상기 제 1,제 2 절연막 패턴(24a,25a) 및 필드산화막(26)을 마스크로 하여 SOI 기판(200)의 최상층인 단결정 실리콘층(23)의 일정부분을 제거하여 트렌치(27)를 형성한다.

이어, 도 2e에 도시한 바와 같이, 상기 트렌치(27)를 포함한 전면에 제 3 절연막을 형성한 후 평탄화시켜 소자격리막(27a)을 형성하고, 도 2f에 도시한 바와 같이 기판(200)상에 사진공정을 통해 셀 영역 및 소자격리막상에만 포토레지스트가 남도록 패터닝한 후, 패터닝된 포토레지스트(28)를 마스크로 하여 상기 평탄화공정에서 제거되고 남은 필드산화막(26)을 제거하여 페리 영역에 리세스된 구조를 갖는 SOI 기판을 형성한다.

도 2g에 도시한 바와 같이, 상기 포토레지스트(28)를 제거하고, 셀 영역 및 리세스된 페리영역의 SOI 기판상에 DRAM 소자(29) 형성공정을 진행하여, 셀 영역은 벌크특성을 가지도록 하는 반면 페리 영역은 리세스된 단결정 실리콘층(23)의 두께를 조절하여 PD(Partially Depleted) 또는 FD(Fully Depleted)의 SOI 소자가 구현되도록 한다.

이 때, 상기 단결정 실리콘층(23)을 리세스시켜 리세스되고 남은 단결정실리콘층(23)의 두께에 따라서 FD와 PD SOI를 형성할 수 있는데, 남은 단결정 실리콘층(23)의 두께를 700∼1500Å로 형성하는 경우는 PD SOI로 동작하고, 두께를 700Å정도로 형성하는 경우는 FD SOI로 동작한다.

따라서 페리영역에서의 SOI의 고유한 특성과, 셀영역에서의 벌크 특성을 모두 구현하기 위해서, 페리영역을 레세스시킨다.

이에 따라서 셀영역에서는 벌크 Si의 특성에 따라 문턱전압 조절이 가능하다. 그리고 페리영역은 실리콘에피층을 리세스시켜서 리세스되고 남은 실리콘에피층의 두께에 따라서 FD(Fully Depleted)와 PD(Partially Depleted) SOI를 형성할 수 있으며, 이에 따라서 저전압, 정션 캡 감소로 인한 고속동작이 가능하다.

또한 페리영역에서도 셀영역과 바디가 통해 있으므로 바디 콘택이 가능하여 플로팅 바디 효과(floating body effect)를 제거할 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 리세스된 소이 구조를 갖는 반도체 소자에 있어서 다음과 같은 효과가 있다.

첫째, SOI 구조를 이용한 DRAM에서 셀영역에 대해 페리영역을 리세스(recess)시킴으로서 셀 영역은 벌크(bulk) 특성을 가지며, 페리영역은 SOI 구조의 고유 특성인 가질 수 있어 기생 캐패시턴스가 현저히 줄어들어 높은 회로 동작 속도 및 낮은 전력 소모를 얻을 수 있는 효과가 있다.

둘째, 페리영역에서 셀영역과 바디가 통해 있으므로 바디 콘택이 가능하여 플로팅 바디 효과 제거할 수 있기 때문에 별다른 레이아웃의 변경없이 페리영역에도 기판전압을 인가하여 소자의 동작안정성을 높일 수 있는 효과가 있다.

Claims (5)

1. 셀 영역과 페리 영역과 필드 영역이 정의된 제 1 반도체층/절연층/제 2 반도체층으로 구성된 SOI 기판,

   상기 제 2 반도체층의 상기 필드영역에 형성된 트렌치,

   상기 트렌치내에 형성된 소자격리막,

   상기 제 2 반도체층에서 상기 셀 영역보다 리세스되어 형성된 페리 영역,

   상기 제 2 반도체층의 상기 셀 영역 및 상기 페리 영역상에 반도체소자를 구비함을 특징으로 하는 리세스된 소이 구조를 갖는 반도체 소자.
2. 제 1 항에 있어서,

   상기 페리영역에서 상기 리세스되고 남은 상기 제 2 반도체층의 두께는 700∼1500Å이거나 약 700Å이 되는 것을 더 포함함을 특징으로 하는 리세스된 소이 구조를 갖는 반도체 소자.
3. 셀 영역과 페리 영역과 필드 영역이 정의된 제 1 반도체층/절연층/제 2 반도체층으로 구성된 SOI기판에 있어서,

   상기 페리영역의 상기 제 2 반도체층내 및 그 표면상에 필드절연막을 형성하는 단계;

   상기 필드영역의 상기 제 2 반도체층에 트렌치를 형성하는 단계;

   상기 트렌치내에 소자격리막을 형성하는 단계;

   상기 필드절연막을 제거하여 리세스된 페리영역을 형성하는 단계를 포함함을 특징으로 하는 리세스된 소이 구조를 갖는 반도체 소자의 제조방법.
4. 제 3 항에 있어서,

   상기 소자격리막은 상기 트렌치를 포함한 전면에 절연막을 형성하는 단계; CMP공정을 통해 평탄화하는 단계를 포함함을 특징으로 하는 리세스된 소이 구조를 갖는 반도체 소자의 제조방법.
5. 제 3 항에 있어서,

   상기 페리 영역에서 리세스되고 남은 제 2 반도체층의 두께는 700∼1500Å이거나 약 700Å이 되도록 하는 것을 더 포함함을 특징으로 하는 리세스된 소이 구조를 갖는 반도체 소자의 제조방법.