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JPH0666443B2 - 半導体メモリセルおよび半導体メモリ - Google Patents

半導体メモリセルおよび半導体メモリ

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JPH0666443B2
JPH0666443B2 JP63169930A JP16993088A JPH0666443B2 JP H0666443 B2 JPH0666443 B2 JP H0666443B2 JP 63169930 A JP63169930 A JP 63169930A JP 16993088 A JP16993088 A JP 16993088A JP H0666443 B2 JPH0666443 B2 JP H0666443B2
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semiconductor memory
substrate
memory cell
mos transistor
potential
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、CMOSダイナミックRAM（絶縁ゲート型ダイナ
ミック・ランダム・アクセス・メモリ）などに使用され
るMOSダイナミック型の半導体メモリセルおよびこのメ
モリセルのアレイを有する半導体メモリに関する。
（従来の技術） 従来のMOSダイナミック型メモリセルは、例えば第８図
および第９図に示すように、１個の転送ゲート用のMOS
トランジスタ（例えばＮチャネル型）Ｔと１個の容量素
子Ｃとが直列に接続されて構成されている。ここで、81
はｐ型半導体基板、82はゲート酸化膜、83はキャパシタ
絶縁膜、84は素子分離領域、85と86とはそれぞれドレイ
ン、ソース用のｎ型不純物層、87は電荷蓄積用のｎ型不
純物層、88はポリシリコンからなるキャパシタ電極、Ｇ
はポリシリコンからなるゲート電極である。
上記ゲート電極Ｇはワード線WLに接続されており、上記
ドレイン用のｎ型不純物層85はビット線BLに接続されて
いる。上記半導体基板81には各メモリセルに共通に固定
電位が与えられており、通常は半導体メモリのVss電源
電位または半導体集積メモリ内部で生成される負電位が
与えられる。この固定電位は、雑音などの影響を受ける
ことを除外すれば、変動することはない。
上記したように、基板電位が固定されているＮ型MOSト
ランジスタはエンハンスメント形MOSトランジスタとな
っており、その典型的な閾値電圧Vthと基板電位Vbbとの
関係を第10図に示している。実際に使用するVbb条件の
下では、Vth＞0vであり、メモリセルにビット線の理論
振幅の限界レベル（通常、Vcc電源電圧）まで書込みを
行おうとすると、ワード線にVcc＋Vth以上に昇圧（ブー
トストラップ）された電圧を印加し、MOSトランジスタ
を三極管領域でオンさせ、このMOSトランジスタによる
閾値電圧損失が生じないようにしてやらねばならない。
ところで、ワード線電圧を昇圧することは、半導体メモ
リの素子の微細化が進むにつれて素子の動作マージンや
信頼性など数多くの問題が生じ、またワード線電圧を昇
圧するために必要なワード線昇圧回路は構成が複雑で回
路規模が大きくなる。このことは、半導体メモリにCMOS
回路を導入して回路の簡略化や動作マージンの拡大や信
頼性の向上を図ろうとしても、上記ワード線電圧昇圧に
絡んで性能や信頼性の劣化が際立ってしまい、折角のCM
OS回路の導入効果が妨げられてしまうという問題点があ
った。
（発明が解決しようとする課題） 本発明は、上記したように従来のMOSダイナミック型メ
モリセルのMOSトランジスタはその基板電位が固定され
ており、メモリセルにビット線の論理振幅の限界レベル
まで書込みを行おうとするワード線電圧を昇圧する必要
があり、半導体メモリの素子の微細化が進むにつれて素
子の動作マージンや信頼性や回路規模などに問題が生じ
るという点を解決すべくなされたもので、MOSトランジ
スタの基板電位を時間的に選択的に切換制御することが
可能になり、基板電位に依存するメモリセル特性を必要
に応じて切換制御することが可能になる半導体メモリセ
ルを提供することを目的とする。
また、本発明は、ワード線電圧を昇圧しないでもMOSダ
イナミック型メモリセルにビット線の論理振幅の限界レ
ベルまで書込みを行うことが可能になり、ワード線昇圧
回路が不要になり、CMOS回路の導入による効果が妨げら
れることのない半導体メモリを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリセルは、１個のMOSトランジスタ
の電流路の一端に１個の容量素子が接続され、他端がビ
ット線に接続され、ゲート電極がワード線に接続されて
なるMOSダイナミック型の半導体メモリセルであって、
上記MOSトランジスタの基板が固定電位端に接続されて
おらず、上記MOSトランジスタが時間的に選択的にエン
ハンスメント形または閾値電圧損失の生じないディプレ
ッション形となるように、その基板の電位が切換制御さ
れることを特徴とする。
また、本発明の半導体メモリは、上記半導体メモリセル
のアレイを有し、このメモリセルのMOSトランジスタが
時間的に選択的にエンハンスメント形または閾値電圧損
失の生じないディプレッション形となるようにその基板
の電位を切換制御する回路手段を具備することを特徴と
する。
（作用） MOSダイナミック型の半導体メモリセルのMOSトランジス
タの基板が固定電位端に接続されていないので、上記MO
Sトランジスタの基板電位を時間的に選択的に切換制御
することが可能になり、基板電位に依存するメモリセル
特性を必要に応じて切換制御することが可能になる。
また、上記したようなメモリセルのアレイを有する半導
体メモリは、上記MOSトランジスタがエンハンスメント
形または閾値電圧損失の生じないディプレッション形と
なるように、その基板の電位を時間的に選択的に切換制
御することによって、アドレス信号により選択されるメ
モリセルがディプレッション形となるように制御すれ
ば、このメモリセルの閾値電圧損失が生じなくなり、ワ
ード線の活性化電圧としてビット線の論理振幅の限界レ
ベルを用いても、メモリセルにビット線の論理振幅の限
界レベルまで書込みを行うことができ、ワード線昇圧回
路が不要になり、素子の動作マージンや信頼性などの向
上を図ることができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、例えばCMOSダイナミックRAMのメモリセルア
レイに用いられているMOSダイナミック型メモリセルMC
の等価回路を示しており、このメモリセルMCは、１個の
MOSトランジスタ（例えばＮチャネル型）Ｔの電流路の
一端に１個の容量素子Ｃが接続され、他端がビット線BL
に接続され、ゲート電極Ｇがワード線WLに接続されてい
る。
第２図は上記メモリセルＭの概念的な構造の一例を示し
ており、１は半導体基板、２は上記半導体基板１のメモ
リセル形成領域に形成されているｐ型基板層（ウェ
ル）、３はゲート酸化膜、４はキャパシタ絶縁膜、５は
素子分離領域、６と７とはそれぞれ上記ｐ型基板層２に
形成されているドレイン、ソース用のｎ型不純物層、８
は前記ｐ型基板層２に形成されている電荷蓄積用のｎ型
不純物層、９は前記キャパシタ絶縁膜４上に形成されて
いるポリシリコンからなるキャパシタ電極、Ｇは上記ゲ
ート酸化膜３上に形成されているポリシリコンからなる
ゲート電極である。そして、上記ｐ型基板層２の表面の
一部が前記ワード線WLと同方向に配設されている基板電
位線10に接続されている。この基板電位線10の電位は、
固定ではなく、半導体メモリ内部の回路手段（図示せ
ず）によって時間的に選択的に切換可能になっており、
この回路手段は例えばワード線選択に関与するのと同じ
アドレス信号によって制御される。
上記メモリセルは、MOSトランジスタの基板２が固定電
位端に接続されていないので、上記MOSトランジスタの
基板電位を時間的に選択的に切換制御することが可能に
なり、基板バイアス効果によりメモリセル特性をエンハ
ンスメント形または閾値電圧損失の生じないディプレッ
ション形となるように切換制御することが可能になる。
即ち、上記MOSトランジスタの閾値電圧Vthと基板電位Vb
bとの関係を第３図に示しており、基板電位Vbboff（＜0
v）が印加されたときには閾値電圧がVthoff（＞0v）と
なり、基板電位Vbbon（Vbboff＜Vbbon≦0v）が印加され
たときには閾値電圧がVthon（＜0v）となる。
従って、上記したようなメモリセルがマトリクス状に配
列されたアレイを有する半導体メモリは、第４図に示す
ように、非選択のワード線WL（0v）に対応する基板電位
線10の電位をVbboffにすることによって、この基板電位
線10に接続されているメモリセルのMOSトランジスタを
オフ状態にし、選択されたワード線WL（Vcc電源電圧）
に対応する基板電位線10の電位をVbbonにする（Vbbonの
期間は図示点線の如く変え得る）ことによって、この基
板電位線10に接続されているメモリセルのMOSトランジ
スタを閾値電圧損失の生じないオン状態にすることがで
きる。この場合、このオン状態のMOSトランジスタに接
続されているビット線のハイレベルがVcc電圧であれ
ば、メモリセルにVcc電圧レベルまで書込みを行うこと
ができる。即ち、ワード線の活性化電圧としてビット線
の論理振幅の限界レベルを用いても、メモリセルにビッ
ト線の論理振幅の限界レベルまで書込みを行うことがで
き、ワード線昇圧回路が不要になり、素子の動作マージ
ンや信頼性などの向上を図ることができる。
なお、本発明は上記実施例に限らず、SOI（Silicon on
Insulator）技術を用いることにより、一層簡便に、
また微細化に適した形で実現できる。即ち、例えば第５
図に示すように、基礎の絶縁基板51上で絶縁層52により
分離された素子領域が形成され、この素子領域にｐ型シ
リコン基板層53とドレイン用のｎ型不純物層54とソース
用および電荷蓄積用のｎ型不純物層55とが形成され、上
記素子領域上にゲート酸化膜56とキャパシタ絶縁膜57と
が形成され、上記ゲート酸化膜56上にゲート電極Ｇが形
成され、前記キャパシタ絶縁膜57上にキャパシタ電極58
が形成されている。そして、前記実施例と同様に、ビッ
ト線BL、ワード線WL、基板電位線10が接続されている。
上記実施例によれば、MOSトランジスタの基板領域53は
非常にコンパクトになり、基板電位線10を容易に配設で
き、微細化に適している。
また、上記各実施例では、MOSトランジスタの基板電位
を直接に切換制御する場合を示したが、これに限らず、
上記基板を浮遊状態にしておき、静電容量結合により基
板電位を切換制御するようにしてもよく、例えばMOSト
ランジスタのゲート容量によるワード線と基板の静電容
量結合を利用することができる。
また、他の例は第６図に示し、その等価回路を第７図に
示している。即ち、第６図に示すメモリセルは、前記第
５図に示したメモリセルに比べて、ｐ型基板層53に絶縁
層52を介して対向する絶縁基板51中にｎ型不純物層60が
形成され、このｎ型不純物層60に基板電位線10が接続さ
れている点が異なり、その他は同じである。ここでは、
ｐ型基板層53とｎ型不純物層60とが絶縁層52を介して対
向することによって静電容量61が形成されているが、上
記ｎ型不純物層60を絶縁層52中に形成するとか、基板表
面の絶縁膜を介して導電層を形成するなど、その他の構
造によって静電容量を形成してもよい。
また、上記各実施例では、容量素子としてプレーナ型の
ものを示したが、トレンチ型など他の構造の容量素子を
用いてもよく、またMOSトランジスタとしてＰチャネル
形を用いてもよいことは言うまでもない。
［発明の効果］ 上述したように本発明の半導体メモリセルによれば、MO
Sトランジスタが時間的に選択的にエンハンスメント形
または閾値電圧損失の生じないディプレッション形とな
るように、その基板電位を時間的に選択的に切換制御す
ることが可能になるので、必要に応じて所望のメモリセ
ル特性が得られるように切換制御することが可能にな
る。
また、本発明の半導体メモリによれば、ワード線電圧を
昇圧しないでもMOSダイナミック型メモリセルにビット
線の論理振幅の限界レベルまで書込みを行うことが可能
になってワード線昇圧回路が不要になるので、CMOS回路
の導入による効果が妨げられることもなくなり、広い動
作マージンを持った高信頼性の高密度ダイナミックRAM
を実現できる。
【図面の簡単な説明】
第１図は本発明の半導体メモリセルの一実施例を示す等
価回路図、第２図は第１図のメモリセルの構造の一例を
示す断面図、第３図は第１図中のMOSトランジスタの基
板バイアス効果を示す特性図、第４図は第１図のメモリ
セルのアレイを用いた半導体メモリにおけるメモリセル
駆動タイミングの一例を示す図、第５図は本発明の半導
体メモリセルの他の実施例を示す断面図、第６図は本発
明の半導体メモリセルのさらに他の実施例を示す断面
図、第７図は第６図中のメモリセルを示す等価回路図、
第８図は従来の半導体メモリセルの構造の一例を示す断
面図、第９図は第８図中のメモリセルを示す等価回路
図、第10図は第８図中のMOSトランジスタの基板電圧対
閾価電圧特性を示す図である。 Ｔ……MOSトランジスタ、Ｃ……容量素子、MC……メモ
リセル、Ｇ……ゲート電極、WL……ワード線、BL……ビ
ット線、１、51……半導体基板、２、53……ｐ型基板
層、３、56……ゲート酸化膜、４、57……キャパシタ絶
縁膜、５……素子分離領域、６、７、８、54、55、60…
…ｎ型不純物層、９、58……キャパシタ電極、10……基
板電位線、51……基礎絶縁基板、52……絶縁層、61……
静電容量。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】１個のMOSトランジスタの電流路の一端に
    １個の容量素子が接続され、他端がビット線に接続さ
    れ、ゲート電極がワード線に接続されてなるMOSダイナ
    ミック型の半導体メモリセルであって、 上記MOSトランジスタが時間的に選択的にエンハンスメ
    ント形または閾値電圧損失の生じないディプレッション
    形となるように、その基板の電位が切換制御されること
    を特徴とする半導体メモリセル。
  2. 【請求項２】請求項１記載の半導体メモリセルが絶縁基
    板上のシリコン基板上に形成されていることを特徴とす
    る半導体メモリセル。
  3. 【請求項３】請求項１または２記載の半導体メモリセル
    のアレイを有し、前記MOSトランジスタが時間的に選択
    的にエンハンスメント形または閾値電圧損失の生じない
    ディプレッション形となるようにその基板の電位を切換
    制御する回路手段を具備することを特徴とする半導体メ
    モリ。
  4. 【請求項４】前記MOSトランジスタのゲート電極に接続
    されているワード線の活性化電圧として上記MOSトラン
    ジスタの他端に接続されているビット線の理論振幅の限
    界レベルを用いることを特徴とする請求項３記載の半導
    体メモリ。
  5. 【請求項５】前記MOSトランジスタの基板が浮遊状態に
    なっており、上記基板に静電結合するように容量が形成
    されており、この容量を介して前記基板の電位を切換制
    御することを特徴とする請求項３または４記載の半導体
    メモリ。
  6. 【請求項６】前記半導体メモリセルのアレイにおけるワ
    ード線選択が行われる列のメモリセル群に対して、それ
    ぞれのMOSトランジスタがディプレッション形となるよ
    うに、それぞれの基板の電位を共通に切換制御する回路
    手段を具備することを特徴とする請求項３乃至５のいず
    れか１つに記載の半導体メモリ。
JP63169930A 1988-07-07 1988-07-07 半導体メモリセルおよび半導体メモリ Expired - Fee Related JPH0666443B2 (ja)

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