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KR0169157B1 - 반도체 회로 및 mos-dram - Google Patents

반도체 회로 및 mos-dram Download PDF

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KR0169157B1
KR0169157B1 KR1019940031494A KR19940031494A KR0169157B1 KR 0169157 B1 KR0169157 B1 KR 0169157B1 KR 1019940031494 A KR1019940031494 A KR 1019940031494A KR 19940031494 A KR19940031494 A KR 19940031494A KR 0169157 B1 KR0169157 B1 KR 0169157B1
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KR
South Korea
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potential
fet
mos
circuit
clock signal
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KR1019940031494A
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KR950015791A (ko
Inventor
가주따미 아리모또
마사끼 쭈꾸데
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시까가이샤
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Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시까가이샤 filed Critical 기다오까 다까시
Publication of KR950015791A publication Critical patent/KR950015791A/ko
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Abstract

논리회로, 메모리셀 및 MOS-DRAM의 동작회로를 구성하는 MOS-FET의 기판전위 또는 보디바이어스 전위를 2단계로 전환하는 스위칭수단을 구비하므로서, 스탠바이시의 MOS-FET의 문턱전압을 크게하고, 액티브시의 MOS-FET의 문턱전압을 작게하는 반도체회로 및 MOS-DRAM, 상기 스위칭수단은, 레벨시프트 회로와 스위치회로를 구비한다.
또, 스탠바이시에 오프하는 MOS-FET만의 기판전위 또는 보디바이어스 전위를 제어하는 구성에서는, 전위의 스위칭에 필요한 전력을 저감할 수 있다.
또한, 일도전형의 MOS-FET를 병설하는 경우는 SOI구조의 MOS-FET에 적용하는 편이 양호한 효과가 얻어진다.

Description

반도체 회로 및 MOS-DRAM
제1도는 종래의 반도체회로에 사용되는 상보적 MOS 인버터를 표시하는 회로도.
제2도는 DRAM에 사용되는 종래의 메모리셀의 구조예를 모식적으로 표시한 단면 구조도.
제3도는 MT-MOS를 사용한 종래의 CMOS 회로를 표시하는 회로도.
제4도는 워드 드라이버를 표시하는 회로도.
제5도는 종래의 계층구조의 워드 드라이버를 표시하는 회로도.
제6도는 본 발명에 따른 반도체 회로의 실시예 1을 구성하는 논리회로의 일예를 표시하는 상보적 MOS 인버터 회로도.
제7도는 제6도에 표시한 스위치회로의 일예를 표시하는 회도도.
제8도는 제6도에 표시한 스위치회로의 일예를 표시하는 회도도.
제9도는 제6도에 표시한 상보적 MOS인버터의 웰구조를 표시하는 단면 구조도.
제10도는 MOS-DRAM의 구성을 표시하는 블록도.
제11도는 본 발명의 실시예 2의 구성을 표시하는 블록도.
제12도는 실시예 2에 있어서의 외부 RAS신호의 전달시간의 분석을 표시한 타이밍 챠트.
제13도는 MOS-DRAM 내에 있어서의 제어 클록신호와 외부 RAS신호와 의 관계를 표시한 타이밍 챠트.
제14도는 본 발명의 실시예 3인 메모리셀의 구성을 표시하는 블록도.
제15도는 제14도에 표시한 스위치 회로의 구성예를 표시하는 회로도.
제16도는 본 발명의 실시예 4의 논리회로를 표시하는 단면 구조도.
제17도는 제16도에 표시하는 반도체 회로의 요부의 레이아웃을 표시한 도면.
제18도는 본 발명의 실시예 5의 논리회로를 표시하는 단면 구조도.
제19도는 본 발명의 실시예 6의 논리회로를 표시하는 단면 구조도.
제20도는 본 발명의 실시예 7의 논리회로를 표시하는 단면 구조도.
제21도는 본 발명의 실시예 8의 인버터 어레이를 표시하는 블록도.
제22도는 본 발명의 실시예 9의 인버터 어레이를 표시하는 블록도.
제23도는 본 발명의 실시예 10의 인버터 어레이를 표시하는 블록도.
제24도는 본 발명의 실시예 11의 인버터 어레이를 표시하는 블록도.
제25도는 본 발명의 실시예 12의 인버터 어레이를 표시하는 블록도.
제26도는 본 발명의 실시예 13의 워드 드라이버를 표시하는 블록도.
제27도는 본 발명의 실시예 14의 워드 드라이버를 표시하는 블록도.
본 발명은 MOS-FET를 사용한 반도체회로 및 MOS-DRAM의 개량에 관한 것이다.
제1도는 종래의 반도체회로에 사용되는 상보적 MOS인버터를 표시하는 회로도이다.
pMOS FET(Q1)의 소스와 백게이트(기판)에 전원전위 Vcc를 인가하고, nMOS FET(Q2)의 소스와 백게이트에 접지전위 Vss를 인가하고 있으며, FET(Q1) 및 FET(Q2) 각각의 게이트를 접속하여, 그 접속점을 입력절점(入力節点)IN 으로 하고, 각각의 드레인을 접속하여, 그 접속점을 출력절점 OUT로 하고 있다.
이하, 이와 같은 상보적 MOS 인버터의 동작을 설명한다.
입력절점 IN에서 H레벨(전원전위 Vcc)의 논리신호가 입력될 때, FET(Q1)는 오프, FET(Q2) 는 온 되고, FET(Q2)를 통해서 L레벨(접지전위 Vss=OV)의 논리신호가 출력절점 OUT에서 출력된다.
한편, 입력절점 IN에서 L레벨(접지전위Vss=OV)의 논리신호가 입력될 때, FET(Q1)은 온, FET(Q2)는 오프되어, FET(Q1)를 통해서 H레벨(전원전위 Vcc)의 논리신호가 출력절점 OUT에서 출력된다.
그런데, 반도체 회로의 미세화가 진전되어, 반도체회로내의 MOS-FET의 사이즈가 축소될 때 마다, MOS-FET는 고성능화 되고 있다.
구체적으로는 채널길이를 짧게하고, 게이트 산화막을 얇게하고, 문턱전압의 절대치를 작게하는 것으로 보다 고 속의 스위칭특성을 얻고 있다.
그런데, MOS-FET의 고속 스위칭 특성을 얻기 위해, 문턱값을 낮게하거나, 채널길이를 짧게 하거나 하는 경우, 드레인 공핍층과 소스 공핍층이 이어지므로, 채널이 형성되어 있지 않은때라도, 소스/드레인간에 전규가 흐르는 펀치스루가 일어나기 쉽게되어, 문턱전압 근방의 문턱값에 도달하지 않는 게이트 전위인때에 흐르는 약반전상태에서의 서브스레숄드(subthreshold)전류가 증가하는 문제점이 생긴다.
제2도는 MOS-DRAM에 사용되는 종래의 메모리셀의 일예의 구조를 모식적으로 나타낸 단면 구조도이다.
p웰(52)상에 nMOS FET(53)와 캐패시터(50)를 설치하고, FET(53)의 게이트(54)에 워드선 WL을, 드레인(56)에 비트선 BL을, 소스(55)에 캐패시터(50)의 한쪽 전극을, 캐패시터(50)의 다른쪽 전극에 셀플레이트(51)를 각각 접속하고 있다.
이와 같은 구성의 메모리셀(57)에서는 워드선 WL으로부터 게이트(54)에 H 레벨신호가 인가되어 FET(53)가 도통할 때, 캐패시터(50)의 전하를 소스(55), 드레인(56), 비트선 BL을 통해서 충전/방전하는 것에의해 기록 또는 리프레시/판독을 수행하도록 되어있다.
그런데, 메모리셀(57)에서는 캐패시터(50)의 전하가 끊임없이 리크(leak)되고 있고 이 리크에는 화살표(58)로 표시하는 FET(53)의 채널부를 통한 서브스레숄드 리크와, 화살표(59)로 표시하는 p-n접합부에서의 접합리크가 있다.
그중에서, 주변회로와 비트선 BL이 스탠바이상태 일때는 접합 리크가 주가되고, 주변회로와 비트선 BL이 액티브상태 일때는 서브스레숄드리크가 주가된다.
또, MOS-DRAM에서는 메모리셀(57)의 상술한 리크의 손실분을 보충하기 위해 기억내용을 주기적으로 갱신하는 리프레시(재기록)를 행하고 있는데, 이 리프레시에는 주변회로와 비트선 BL이 스탠바이 상태인때의 포즈(pause)리프레시와, 주변회로와 비트선 BL이 액티브 상태일때의 디스터브(disturb)리프레시가 있고, 리크가 클수록 리프레시의 주기를 짧게하여 빈도를 증가시키지 않으면 안된다.
그래서, 접합리크를 줄이기 위해, FET(53)의 통상 부전위인 기판전위(P웰전위)의 절대치를 작게할때는, FET(53)의 문턱전압의 절대치가 작게되어, 접합리크는 감소하지만, 역으로 서브스레숄드 리크가 증가한다는 문제가 생긴다.
MT(Multi-Threshold)-CMOS : IV 고속 CMOS 디지털회로 기술, 1994년 전자정보 통신학회 춘기대회, C-627, 5-195 및 IV High-Speed Digital Circuit Techno-logy with 0.5㎛ Multi-Threshold(MT) CMOS, (Proc. IEEE ASIC Conf., 1993, pp186-189)에는 고, 저 2종류의 문턱전압을 가지는 pMOS, nMOS의 FET를 사용한 CMOS회로가 기재되어 있다.
MT-MOS를 사용한 CMOS회로는, 스탠바이시에 흐르는 서브스레숄드 전류의 저감, 및 액티브(active)시의 동작의 고속화를 도모하는 것으로, 이하와 같이 구성된다.
즉, 논리회로는 낮은 문턱전압(0.3~0.4V)의 FET로 구성한다.
그리고 누설 통로(leak path)차단용인 높은 문턱전압(0.7V)의 FET를 통해서 전원선과 부 전원선을 접속한다.
또, 높은 문턱전압(0.7V)의 FET를 통해서 접지선과 부 접지선을 접속한다.
이들 부 전원선, 부 접지선간에 논리회로를 접속한다.
제3도는 논리회로가 인버터 어레이인 경우에 MT-MOS를 사용한 CMOS 회로를 표시하는 회로도이다.
인버터(I5)의 pMOS FET(Q51), nMOS FET(Q52)의 게이트의 접속점을 입력절점 IN으로 하고 있으며, pMOS FET(Q51), nMOS FET(Q52) 드레인의 접속점은, 인버터(I6)의 pMOS FET(Q53) 및 nMOS FET(Q54)의 게이트의 접속점과 접속되어 있다.
마찬가지로 pMOS FET(Q53) 및 nMOS FET(Q54)의 드레인의 접속점은, 인버터(I7)의 pMOS FET(Q55) 및 nMOS FET(Q56)의 게이트의 접속점과 접속되어 있고, pMOS FET(Q55) 및 nMOS FET(Q56)의 드레인의 접속점은, 인버터(I8)의 pMOS FET(Q57) 및 nMOS FET(Q58) 게이트의 접속점과 접속되어 있다.
pMOS FET(Q57) 및 nMOS FET(Q58)의 드레인 접속점을 출력절점 OUT로 하고 있다.
pMOS FET(Q51,Q53,Q55,Q57,)의 소스는 부 전원선 Vcc1에 접속되어 있고, nMOS FET(Q52,Q54,Q56,Q58)의 소스는 부접지선 Vss1에 접속되어 있다.
부 전원선 Vcc1은 반전 클록신호 #φ가 게이트에 인가되는 MOS FET(Q59)를 통해서 전원선 Vcc(전원전위 : Vcc)와 접속되어 있다.
부 접지선 Vss1은 클록신호 φ가 게이트에 인가되는 nMOS FET(Q60)를 통해서 접지선 Vss(전원전위 : Vss)와 접속되어 있다.
FET(Q59,Q60)의 문턱전압은 인버터(I5,I6,I7,I8)를 구성하는 FET(Q51,Q52,Q53,Q54,Q55,Q56,Q57,Q58)의 문턱전압보다 높다.
MT-MOS의 FET를 사용한 인버터 어레이에서는, 액티브시에는 FET(Q59,Q60)를 온시킨다.
이것에 의해 pMOS FET(Q51,Q53,Q55,Q57,)의 소스에는 부 전원선 Vcc1를 통해서 전원전위 Vcc가 제공되고, nMOS FET(Q52,Q54,Q56,Q58)의 소스에는 부접지선 Vss1를 통해서 접지전위 Vss가 제공된다.
또, 스탠바이시에는 FET(Q59,Q60)을 오프시킨다.
이것에 의해 부전원선 Vcc1에는 전원전위 Vcc가 제공되지 않게되어, 부접지선 Vss1에는 접지전위 Vss가 주어지지 않게 된다.
따라서, 전원, 접지간의 전류통로가 절단되어, 서브스레숄드 전류도 저감된다.
인버터(I5,I6,I7,I8)를 구성하는 FET(Q51,Q52,Q53,Q54,Q55,Q56,Q57,Q58)의 문턱전압이 작으므로, 액티브시에 고속동작이 가능하다.
그러나, 스탠바이시에 인버터 어레이로 서브스레숄드전류가 흐르므로, 부전원선 Vcc1의 전위가 강하하거나, 부접지선 Vss1의 전위가 상승하거나 하는 일이 있다.
그렇게 하면 스탠바이 상태에서 액티브 상태로의 이행시에, 이와 같은 부전원선 Vcc1의 전위, 부접지선 Vss1의 전위의 약화로 스위칭에 큰 지연이 생기거나 최악의 경우에는 논리가 변할 가능성이 있다.
이와 같은 형상은 액티브시의 기간이 긴 경우에 현저하다.
제4도는 워드 드라이버를 표시하는 회로도이다.
워드 드라이버 WD는 승압전원에 접속된 전원선 Vpp,접지간에 pMOS FET(Q61), nMOS FET(Q62)가 직렬로 접속되어 있고, pMOS FET(Q61), nMOS FET(Q62)의 게이트에 디코더 신호 X가 입력되고, pMOS FET(Q61), nMOS FET(Q62)의 드레인의 접속점에 워드선 WL이 접속되어 있다.
이와 같은 구성의 워드 드라이버 WD가 세로방향으로 n개, 가로방향으로 m열로 나란히 설치되어 있다 (WD11~WDmn).
그리고 선택된 워드 드라이버 WD(예를들면 워드 드라이버 WD11)에 디코더 신호 X11이 입력되므로서, 워드선 WL가 액티브 상태가 된다.
이와 같은 구성으로는 스탠바이 상태에 있는 워드 드라이버 WD에 있어서 서브스레숄드 전류가 흐르므로, 저소비 전력화를 실현하는데 문제가 있다.
따라서, 일본특개평 5-210976 호 공보에는, 워드 드라이버 WD의 pMOS FET(Q61)로의 전원 전위공급을 스위칭하는 스위칭수단(FET)을 구비하고, 서브스레숄드 전류가 흐르지 않도록 한 워드 드라이버가 개시되어 있다.
또한, Subthreshold-Current Reduction Circuits for Multi-Gigabit DRAM's, Symposium on VLSI Circuit Dig. of Tech. Papers, pp.45-46에는, 워드 드라이버 WD의 pMOS FET(Q61)의 전원전위공급을 열단위로 스위칭하는 스위칭수단(FET)을 상기 스위칭 수단과 워드 드라이버와의 사이에 구비한 계층구조의 워드 드라이버가 기재되어 있다.
제5도는 이 워드 드라이버를 표시하는 회로도이다.
전원선 Vpp는PMOS FET(Q70)을 통해서, 각 워드 드라이버열 B1, B2, …Bm에 각각 접속된 pMOS FET(Q71,Q72,…Q7m)에 접속되어 있다.
FET(Q71,Q72~Q7m)의 게이트에는 대응하는 워드 드라이버열 B1, B2, …Bm가 선택되어야 할 워드 드라이버 WD를 포함하는 경우에만 L로 되는 열선택 신호 K1, K2, …Km가 제공된다.
이에 의해 pMOS FET(Q61)의 소스전위가 약간 저하하고 있는 스탠바이상태에서 액티브 상태로의 이행시에 모든 워드 드라이버 WD의PMOS FET(Q61)의 소스전압을 올릴 필요는 없고, 선택된 워드 드라이버가 포함되는 워드 드라이버열의 소스전압을 올리면 되므로, 이때의 소비전류를 저감할 수가 있다.
제5도에 표시하는 워드 드라이버에서는, 스탠바이 상태에서 액티브 상태로의 이행시에 pMOS FET(Q61)의 소스전압을 약간 저하시키는 전압에서 전원전압까지 올릴 필요가 있으므로, 선택된 워드선의 상승이 지연한다는 문제가 있다.
본 발명은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 주된 목적은, 고속 스위칭특성 및 작은 서브스레숄드 전류특성이 양립 가능한 반도체회로 또는 MOS-DRAM을 제공하는데 있다.
본 발명에 관한 반도체 회로는, 제1전위 또는 제2전위가 기판전위 또는 보디 바이어스 전위로서 제공되는 MOS-FET와, 제1전위 또는 제2전위를 MOS-FET에 선택적으로 제공하는 변환수단을 구비한다.
변환수단은, 제1전위 또는 제2전위로 변환하기 위한 신호를 출력하는 레벨시프트 회로와 그 레벨시프트 회로로 부터의 출력신호에 따라서, 제1전위 또는 제2전위를 MOS-FET에 선택적으로 제공하는 스위치 회로를 갖는다.
변환수단은 MOS-FET의 동작상태에 근거한 신호 또는 클록신호 발생수단에서 주어지는 제어 클록신호에 따라서 동작한다.
레벨시프트 회로는, 논리레벨의 전위를 논리회로를 구성하는 MOS-FET의 기판전위로 변환하고, 이 레벨시프트 회로의 출력에 따라서, 스위치 회로가 논리회로를 구성하는 MOS-FET의 기판전위를 제1전위 또는 제2전위로 전환시킨다.
따라서 변환수단은, 논리레벨의 전위를 MOS-FET의 기판전위의 제1전위 e는 제2전위로 변환할 수가 있다.
제1전위 또는 제2전위를 적당한 값으로 하므로서, MOS-FET의 액티브시에는 그 문턱전압의 절대치를 작게하고, 스탠바이시에는 크게하도록 전환할 수 있다.
이에 의해, 스위칭 특성 및 서브스레숄드 전류특성이 향상된다.
또, SOI구조의 MOS-FET를 사용했을 경우에는, 기판전위가 아니고 보디바이어스전위를 전환하므로, 웰이 형성된 벌크(bulk)구조의 MOS-FET를 사용하는 경우보다 소비전력이 저감된다.
또, 웰을 형성할 필요가 없으므로, 고집적화가 가능하다.
구체적으로는, SOI구조의 MOS-FET간은, 분리산화막으로 소자분리되어 있고 또 채널층을 부분적으로 채널오프하여 형성된 FS분리층으로 소자분리되어 있고, 상기 FS분리층은 변환수단에 접속되어 있으며 또 분리산화막 및 채널층을 부분적으로 채널 오프하여 형성된 FS분리층으로 소자분리되어 있고, FS분리층은 변환수단에 접속되어 있고 또 채널층을 부분적으로 채널 오프하여 형성된 FS분리층으로 소자분리되어 있고, 하나의 일도전형 MOS-FET의 양측의 FS분리층은 상기 변환수단에 접속되어 있고, 다른 일도전형 MOS-FET의 양측의 FS분리층은 소정전위에 접속되어 있고, FS분리층간의 분리층은 다른 소정전위가 인가되어 있는 등의 구조로 할 수 있다.
MOS-FET는 논리회로를 구성한다.
또, MOS-FET는 MOS-DRAM의 동작회로, 메모리셀에도 적용하는 것이 가능하다.
논리회로로서 인버터 어레이을 예로하면, 기판전위 또는 보디바이어스 전위를 전환하는 변환수단을, 스탠바이시에 오프하는 MOS-FET에만 접속하면, 전위변환에 사용되는 전력을 절반으로 할 수 있다.
인버터 어레이는 전원전위, 접지전위가 액티브시에만 제공되는 부전원선, 부접지선간에 배설되어도 좋다.
MOS-DRAM의 동작회로로서 워드 드라이버를 예로하면, 이미 실용화되어 있는 워드 드라이버, 전원전위가 액티브시에만 제공되는 워드 드라이버, 또는 열단위로 동작을 제어하는 계층구조의 워드 드라이버의 어느것도 본 발명은 적용할 수 있다.
그리고 어느 워드 드라이버에 있어서도 스탠바이시의 서브스레숄드전류의 저감 및 고속동작을 실현할 수 있다.
또한, MOS-FET가 메모리셀을 구성하는 경우, 메모리셀의 포즈(pause)레프레시시에는, MOS-FET의 문턱전압의 절대치를 작게하여, 접합리크를 줄이는 동시에 메모리셀의 디스터브 리프레시시에는, MOS-FET의 문턱전압의 절대치를 크게하여, 서브스레숄드 리크를 감소시킬 수 있다.
[실시예]
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
[실시예 1]
제6도는 본 발명에 의한 반도체 회로의 실시예 1을 구성하는 논리 회로를 나타낸 상보적 MOS 인버터의 회로도이다.
FET(Q1)의 소스에 전원전위 Vcc를 인가하고, FET(Q2)의 소스에 접지전위 Vss를 인가하고 있으며, FET(Q1)와 FET(Q2)의 각각의 게이트를 접속하여, 그 접속점을 입력절점 IN으로 하고, 각각의 드레인을 접속하여, 그 접속점을 출력절점 OUT으로 하고 있다.
또, FET(Q2)의 백 게이트는, 접지전위 Vss(=OV)와 접지전위 Vss보다 낮은 전위 Vbb(OV)가 전환 스위치회로(10)에 접속되고, FET(Q1)의 백 게이트는, 전원전위 Vcc와 전원전위 Vcc보다 높은 전위 Vpp가 전환하는 스위치회로(11)에 접속되어 있다.
여기서, FET(Q1) 및 FET(Q2)는, 전원전위 Vcc보다 높은 전위 Vpp및 접지전위 Vss보다 낮은 전위 Vbb가 각각의 백게이트에 인가될 때에, 예를들면, 종래와 같은 정도의 서브스레숄드 전류가 되도록 한다.
그러면, 전원전위 Vcc및 접지전위 Vss가 각각의 백게이트에 인가될 때, 문턱전압의 절대치가 종래보다 작게 되므로, 서브스레숄드 전류는 증가하지만, 스위칭 속도는 종래보다 고속으로할 수 있다.
따라서, 상보적 MOS 인버터(1)가 작동할때에 이와 같이 문턱전압의 절대치가 작게되도록 해두면, 상보적 MOS인버터(1)가 작동하는 시간의 정도에 따라서, 서브스레숄드 전류는 증가하지만, 작동하는 시간의 정도가 크지 않으면, 약간의 전류증가를 수반할 뿐으로, 스위칭 속도를 종래보다 고속으로 할 수 있다.
제7도는 제6도에 표시한 접지전위 Vss와 전위 Vbb를 전환하는 스위치회로(10)의 일에를 표시하는 회로도이다.
pMOS FET(Q3,Q4), nMOS FET(Q5,Q6) 및 인버터(12)로서 레벨시프트 회로(10a)가 구성되어 있고, FET(Q3) 및 FET(Q5)의 드레인 끼리, FET(Q4) 및 FET(Q6)의 드레인 끼리, FET(Q5,Q6)의 각각의 드레인과 게이트가 접속되어 있다.
레벨시프트 회로(10a)의 입력절점은, FET(Q3)의 게이트에 설치되어, 인버터(12)를 통해서 FET(Q4)의 게이트에 접속되어 있고, 클록신호발생기(14)로부터 입력신호 #φ를 받도록 되어 있다.
FET(Q3,Q4)의 소스 및 백게이트에는 전원전위 Vcc가 인가되고, FET(Q5,Q6)의 소스 및 백게이트에는, 전압공급수단(13)에서 공급되는 접지전위 Vss보다 낮은 전위 Vbb가 인가되어 있다.
레벨시프트 회로(10a)의 출력절점은, FET(Q4) 및 FET(Q6)의 드레인 끼리의 접속점에 설치되고, 이 출력절점은 전환 스위치(10b)의 입력절점과 접속 되어 있다.
전환스위치(10b)는, nMOS FET(Q7)와 pMOS FET(Q8)로서 구성되어, FET(Q7) 및 FET(Q8) 의 게이트 끼리를 접속하여 전환 스위치(10b)의 입력절점으로서, 드레인 끼리를 접속하여 출력절점으로 하고 있다.
FET(Q7)의 소스 및 백게이트에는, 전압공급수단(13)에서 공급되는 접지전위 Vss보다 낮은 전위 Vbb가 인가되고, FET(Q8)의 소스에는 접지전위 Vss가 인가되어 있다.
제8도는 제6도에 표시한 Vcc와 전위 Vpp를 전환하는 스위치 회로(11)의 일예를 표시하는 회로도이다.
pMOS FET(Q9,Q10), nMOS FET(Q11,Q12) 및 인버터(12)로서 레벨시프트회로(11a)가 구성되어 있고, FET(Q9) 및 FET(Q11)의 드레인 끼리, FET(Q10) 및 FET(Q12)의 드레인 끼리, FET(Q11,Q12)의 각각의 드레인 및 게이트가 접속되어 있다.
레벨시프트 회로(11a)의 입력절점은, FET(Q9)의 게이트에 설치되어, 인버터(12)를 통해서 FET(Q10)의 게이트에 접속어 있고, 클록신호 발생기(14)로부터 입력신호 #φ를 받도록 되어 있다.
FET(Q9,Q10)의 소스 및 백게이트에는, 전압공급수단(15)으로부터 공급되는 전원전위 Vcc보다 높은 전위 Vpp가 인가되고, FET(Q11,Q12)의 소스에는 접지전위 Vss가 인가되어 있다.
레벨시프트 회로(11a)의 출력절점은, FET(Q9) 및 FET(Q11)의 드레인 끼리의 접속점에 설치되고 이 출력절점은 전환 스위치(11b)의 입력절점과 접속되어 있다.
전환 스위치(11b)는, pMOS FET(Q13)와 nMOS FET(Q14)로 구성되며, FET(Q13) 및 FET(Q14)의 게이트 끼리를 접속하여 전환 스위치(11b)의 입력절점으로 하고, 드레인 끼리를 접속하여 출력절점으로 하고 있다.
FET(Q13)의 소스 및 백게이트에는, 공급수단(15)으로부터 공급되는 전원전위Vcc보다 높은 전위 Vpp가 인가되고, FET(Q14)의 소스에는 전원전위 Vcc가 인가되어 있다.
제9도는 제6도에 표시한 상보적 MOS인버터(1)의 웰구조를 표시하는 단면 구조도이다.
P기판(21)내의 상부에 전원라인용의 n웰(19)과 FET(Q1)용의 n웰(20) 이 형성되고, 다시 n웰(19)내의 상부에 FET(Q2)용의 p웰(18)이 형성되어서, 트리플웰(triple well)구조로 되어 있다.
또, n웰(20)내의 상부에는, 백게이트, 소스, 드레인의 각 전극을 위한 불순물 확산층(11d, 25, 23)이, p웰(18)내의 상부에는 백게이트, 소스, 드레인의 각 전극을 위한 불순물 확산층(10d, 24, 22)이 각각 형성되어, n웰(20) 및 p웰(18)의 상부에는 절연층(10d), (24,22)이 각각 형성되고, n웰(20) 및 p웰(18)의 상부에는, 절연층(도시하지 않음)을 사이에 두고, 각각의 게이트(17,16)가 형성되어 있다.
스위치 회로(10,11)는 전위가 고정된 도시되지 않은 웰에 형성된다.
이하, 이와 같은 상보적 MOS 인버터(1)의 동작을 설명한다.
상보적 MOS 인버터(1)가 작동하지 않을 때는, 클록신호 발생기(14)로부터 반전-제어 클록신호 #φ의 H 레벨신호가 스위치 회로(10,11)에 입력되어 있고, 스위치 회로(10)로부터는 접지전위 Vss보다 낮은 전위Vbb(O)가, 스위치회로(11)로부터는 전원전위 Vcc보다 높은 전위 Vpp가 출력되어, 각각 FET(Q2), FET(Q1)의 백게이트에 인가된다.
이때, FET(Q2), FET(Q1)는, 각각의 백게이트에 접지전위 Vss,전원전위 Vcc가 인가되어 있을 때 보다도, 절대치가 큰 문턱전압으로 되어있고, 서브스레숄드 전류는 작게되어 있다.
상보적 MOS인버터(1)가 작동할 때, 클록신호 발생기(14)로부터 반전제어 클록신호 #φ의 L레벨신호가 스위치회로(10,11)에 입력되어 있고, 스위치회로(10)로부터는 접지전위 Vss가, 스위치 회로(11)로부터는 전원전위 Vcc가 출력도어, 각각 FET(Q2), FET(Q1)의 백게이트에 인가된다.
이때, FET(Q2) 및 FET(Q1)는 각각의 백게이트에 접지전위 Vss보다 낮은 전위 Vbb및 전원전위 Vcc보다 높은 전위 Vpp가 인가되어 있을때보다도, 절대치가 작은 문턱전압으로 되어 있고, 서브스레숄드 전류는 증가하지만, 스위칭 속도는 보다 고속으로 된다.
입력절점 IN으로부터 H레벨(전원전위 Vcc)의 논리신호가 입력될 때, FET(Q1)는 오프, FET(Q2)는 온 되며, FET(Q2)를 통해서 L레벨(접지전위 Vss=OV)의 논리신호가 출력절점 OUT에서 출력된다.
한편, 입력절점 IN로부터 L레벨(접지전위 Vss=OV)의 논리신호가 입력될 때, FET(Q1)는 온, FET(Q2)는 오프 되며, FET(Q1)를 통해서 H레벨(전원전위 Vcc)의 논리신호가 출력절점 OUT에서 출력된다.
이하, 제7도에 표시한 스위치 회로(10)의 동작을 설명한다.
상술한 바와 같이, 상보적 MOS인버터(1)가 작동하지 않을때는, 클록신호 발생기(14)에 반전 제어 클록신호 #φ의 H레벨신호가 입력되고, 이때, FET(Q4)가 온, FET(Q5)가 온 되고, FET(Q4)를 통해서 전원전위 Vcc가 레벨시프트 회로(10a)로부터 출력된다.
이때, FET(Q3) 및 FET(Q6) 는 오프 되며, FET(Q5) 및 FET(Q4)에서 단락되지 않는다.
전원전위 Vcc가 레벨시프트 회로(10a)로부터 입력될 때, 전환 스위치(10b)에서는, FET(Q7)가 온, FET(Q6)가 오프 되어, FET(Q7)를 통해서, 접지전위 Vss보다 낮은 전위 Vbb가 출력된다.
한편, 상술한 바와 같이, 상보적 MOS인버터(1)가 작동할때는 클록신호 발생기(14)로부터 반전 제어 클록신호 #φ의 L레벨신호가 입력되어 있고, 이때, FET(Q3)가 온, FET(Q6)가 온 되고, 이 FET(Q6)를 통해서, 접지전위 Vss보다 낮은 전위 Vbb가 레벨시프트 회로(10a)로부터 출력된다.
이때, FET(Q4) 및 FET(Q5)는 오프 되고, FET(Q6) 및 FET(Q3)에서 단락되지 않는다.
전위 Vbb가 레벨시프트 회로(10a)로부터 입력될 때, 전환 스위치(10b)에서는 FET(Q8)가 온, FET(Q7)가 오프 되어 FET(Q8)를 통해서, 출력절점이 접지전위 Vss가 된다.
이하, 제8도에 표시한 스위치회로(11)의 동작을 설명한다.
상술한 바와 같이, 상보적 MOS인버터(1)가 작도하지 않을 때는, 클록신호 발생기(14)로부터 반전 제어 클록신호 #φ의 H레벨신호가 입력되어 있고, 이때, FET(Q10)가 온, FET(Q11)가 온되어, FET(Q11)를 통해서, 레벨시프트 회로(11a)의 출력절점은 접지전위 Vss로 된다.
이때, FET(Q9) 및 FET(Q12)는 오프 되고, FET(Q11) 및 FET(Q10)에서 단락은 발생하지 않는다.
접지전위 Vss가 레벨시프트 회로(11a)에서 입력될 때, 전환 스위치(11b)에서는, FET(Q13)가 온, FET(Q14)가 오프되어, FET(Q13)를 통해서, 전원전위 Vcc보다 높은 전위 Vpp가 출력된다.
한편, 상술한 바와 같이, 상보적 MOS인버터(1)가 작동할때에는 클록신호 발생기(14)로부터 반전 제어 클록신호 #φ의 L레벨신호가 입력되어 있고, 이때, FET(Q9)가 온, FET(Q12)가 온 되고, FET(Q9)를 통해서, 전원전위 Vcc보다 높은 전위 Vpp가 레벨시프트회로(11a)로부터 출력된다.
이때, FET(Q10)와 FET(Q11)는 오프되고, FET(Q12)와 FET(Q9)에서 단락은 발생하지 않는다.
전위 Vpp가 레벨시프트 회로(11a)로부터 입력될 때, 전환 스위치(11b)에서는, FET(Q13)가 오프, FET(Q14)가 온되어 FET(Q14)를 통해서, 전원전위 Vcc가 출력된다.
또한, 상술한 설명에 있어서는, pMOS FET, nMOS FET 함께 백게이트 바이어스의 전환 가능한 구성의 예를 표시했지만, pMOS FET만, 또는 nMOS FET만 백게이트 바이어스의 전환 가능한 구성으로 할 수도 있다.
그 경우, pMOS FET만 백게이트 바이어스의 전환 가능한 구성은 n기판의 트윈웰 구조로 각각 실현할 수 있고, 제9도에 표시한 바와 같이 트리플웰 구조로 하지 않아도 좋다.
또, 전압공급수단(13, 15)은 반도체회로의 내부에 구비한 회로일 필요는 없고, 반도체회로의 외부에서 제공되는 전위를 반도체 회로 내부에 중계하는 단자일지라도 좋다.
[실시예 2]
제10도, 제11도는 본 발명의 실시예 2인 MOS-DRAM의 구성을 표시하는 블록도이다.
외부행 어드레스 신호는 입력단자 ex. Ao~ex. An에서 입력버퍼(26)에 입력되어, 래치회로(27)로 래치된 후, 버퍼 게이트 어레이(39)를 통해서 행디코더(29)에 보내진다.
행디코더(29)에서는 워드선 WLo~WLm을 선택하고, 선택된 워드선 WLo~WLm은 워드 드라이버(30)로 구동되어서, 메모리셀 어레이(33)내의 워드선상의 메모리셀(57)을 액세스한다.
액세스된 메모리셀(57)의 내용은 비트선 BLo~BLk에 전송되어, 센스앰프 SAo~SAk에서 증폭됨과 동시에, 본래의 메모리셀(57)에 재기록 된다.
한편, 도시되지 않은 입력단자, 입력버퍼, 래치회로, 버퍼 게이트어레이를 거쳐 입력된 외부열 어드레스 신호는, 열디코더(31)에 보내져, 열디코더(31)에서는 센스앰프 SAo~SAk를 선택하고, 이 선택된 센스앰프 SAo~SAk에 의해 증폭된 출력이, I/O게이트(40), I/O버스(41)를 거쳐, 프리앰프(34)에 의해 증폭되어, 출력버퍼(35)로부터 출력된다.
또, MOS-DRAM(42)의 행계(行系)의 동작회로인 입력버퍼(26), 래치회로(27), N단의 버퍼게이트(39), 행디코더(29), 워드 드라이버(30)의 논리회로가 작동할 때, 해당 논리회로를 구성하는 pMOS-FET의 기판 전위는, 후술되는 제어 클록신호 #φ1를 받은 스위치 회로(43R)에 의해, 전압공급수단(44R)으로부터의 전위 Vpp에서 전원전위 Vcc로 전환된다.
마찬가지로, 해당 논리회로를 구성하는 nMOS-FET의 기판전위는, 제어 클록신호 #φ1을 받은 스위치회로(45R)에 의해, 전압공습수단(46R)로부터 의 전위 Vbb에서 접지전위 Vss로 전환된다.
한편, MOS-DRAM(42)의 열계(列系)의 동작회로인 I/O게이트(40), 프리앰프(34), 열디코더(31), M단의 버퍼 게이트(도시하지 않음), 출력버퍼(35)의 논리회로가 작동할 때, 논리회로를 구성하는 pMOS-FET의 기판전위는, 후술 되는 제어 클록신호 #φ2을 받은 스위치회로(43c)에 의해, 전압공급수단(44c)으로부터의 전위 Vpp에서 전원전위 Vcc로 전환된다.
마찬가지로, 논리회로를 구성하는 nMOS-FET의 기판전위는, 제어 클록신호 #φ2을 받은 스위치회로(45c)에 의해, 전압공습수단(46c)로부터 의 전위 Vbb에서 전원전위 Vss로 전환된다.
또한, 스위치회로(43R, 43c)는 제8도에 표시된 스위치회로(11)와 같은 것으로, 스위치회로(45R, 45c)는 제7도에 표시된 스위치회로(10)와 같은 것이다.
상술한 일련의 동작은, 클록신호 발생기(49)가, 인에이블신호의 반전신호#WE, 외부 RAS(Row AddressStrobe)신호 (외부행 선택신호)의 반전신호 #ex. RAS 등을 받아서 출력하는 제어 클록신호 #φ1,#φ2,워드 드라이버(30)의 활성화신호 φw, 센스앰프(34)의 활성화신호 φs등에 의해 제어된다.
제12도는, 이와 같은 MOS-DRAM(42)의 내부각부에 있어서의 외부 RAS 신호의 전달시간의 내역을 표시한 타이밍 챠트이다.
도면에서, TO는 입력버퍼(26)DP 있어서의 TTL회로의 전위에서 MOS회로의 전위로의 전환시간, T1은 래치회로(27)에 있어서의 외부행 어드레스 래치 시간, Td1은 행 디코더(29) 및 워드 드라이버(30)로된 블록(28)에 있어서의 행 디코더 셋업시간, TS, Tb는 센스앰프 SAo~SAk및 프리앰프(34)로된 블록(32)에 있어서의 메모리셀 선택시간 및 센스시간, Td2는 프리앰프(34)로부터 출력버퍼(35)까지의 지연시간이다.
여기서, MOS-DRAM(42)의 행계(行系)의 동작회로인 입력버퍼(26), 래치회로(27), N단의 버퍼 게이트(39), 행디코더(29) 워드 드라이버(30)의 논리회로를 구성하는 MOS-FET의 기판전위를 전환하기 위한 제어 클록신호를 #φ1,열계(列系)의 동작회로인 프리앰프(34), 출력버퍼(35)의 논리회로를 구성하는 MOS-FET의 기판전위를 전환하기 위한 제어 클록신호를 #φ2로 한다.
이 경우, 클록신호 발생기(49)에 있어서, 제어 클록신호 #φ1은 예를 들면, 외부 RAS신호의 반전신호 #ex. RAS의 강하와, 워드 드라이버(30)의 활성화신호 φw의 상승으로 작성하고, 제어신호 #φ2는, 예를들면, 센스앰프(34)의 활성화신호 φs의 상승과, 외부신호 RAS 신호의 반전신호 #ex. RAS 상승으로 작성한다.
제13도는 MOS-DRAM(42)에 있어서, 상술과 같이 작성된 제어 클록신호 #φ1,#φ2및 외부 RAS신호의 반전신호 #ex. RAS의 관계를 표시한 타이밍 챠트이다.
MOS-DRAM(42)의 행계(行系)의 동작회로인 입력버퍼(26), 래치회로(27), N단의 버퍼 게이트(39), 행디코더(29) 워드 드라이버(30)에 있어서 소비되는 시간 T0, T1, Td1, 예컨대, 입력버퍼(26), 래치회로(27), N단의 버퍼 게이트(39), 행디코더(29) 워드 드라이버(30)가 작동하는 시간 T0, T1, Td1의 사이는, 제어 클록신호 #φ1의 L 레벨신호가 스위치회로(43R)와 스위치회로(45R)에 입력된다.
한편, MOS-DRAM(42)의 열계(列系)의 동작회로인 프리앰프(34), 출력버퍼(35)에 있어서 쇠되는 시간 Tb, Td2, 예컨대 프리앰프(34), 출력버퍼(35)의 동작시간 Tb, Td2의 사이는 제어 클록신호 #φ2의 L레벨신호가 스위치회로(43c)와 스위치 회로(45c)에 입력된다.
따라서, MOS-DRAM(42)의 행계(行系)의 동작회로인 입력버퍼(26), 래치회로(27), N단의 버퍼 게이트(39), 행디코더(29) 워드 드라이버(30)가 작동할때는, 스위치 회로(43R) 및 스위치(45R)로부터는 전원전위 Vcc및 접지전위 Vss가 출력되어, 각각 상술한 동작회로의 각 pMOS-FET 와 각 nMOS FET 의 버퍼게이트에 인가된다.
이때, 각 pMOS-FET 및 nMOS FET는, 각각의 백게이트에 전원전위 Vcc보다 높은 전위 Vpp및 접지전위 Vss보다 낮은 전위 Vbb가 인가되어 있을때보다도, 절대치가 작은 문턱전압으로 되어 있어, 서브스레숄드 전류는 증가하지만 스위칭 속도는 보다 고속으로 된다.
한편, 입력버퍼(26), 래치회로(27), N단의 버퍼 게이트(39), 행디코더(29) 워드 드라이버(30)가 작동하지 않을때는, 스위치회로(43R) 및 스위치 회로(45R)에서는 전원전위 Vcc보다 높은 전위 Vpp및 접지전위 Vss보다 낮은 전위 Vbb가 출력되어, 각각 상술한 동작회로의 각 pMOS-FET 와 각 nMOS-FET 의 백게이트에 인가된다.
이때, 각 pMOS-FET 및 각 nMOS-FET는, 각각의 백게이트에 전원전위 Vcc및 접지전위 Vss가 인가되어 있을 때 보다도, 절대치가 큰 문턱 전압으로 되어 있고, 서브스레숄드 전류는 작게되어 있다.
마찬가지로, MOS-DRAM(42)의 열계(列系)의 동작회로인 센스앰프(34), 출력버퍼(35)가 작동할때는, 스위치회로(43c) 및 스위치회로(45c)로 부터는 전원전위 Vcc및 접지전위 Vss가 출력되어, 각각 상술한 동작회로의 각 pMOS-FET 및 각 nMOS-FET 의 백게이트에 인가된다.
이때, 각 pMOS-FET 및 각 nMOS-FET는, 각각의 백게이트에 전원전위 Vcc보다 높은 전위 Vpp및 접지전위 Vss보다 낮은 전위 Vbb가 인가되어 있을때보다도, 절대치가 작은 문턱전압으로 되어 있고, 서브스레숄드 전위는 증가하지만 스위칭 속도는 보다 고속으로 된다.
한편, 출력버퍼(35)가 작동하지 않을때에는, 스위치회로(43c)와 스위치회로(45c)로부터는 전원전위 Vcc보다 높은 전위 Vpp및 접지전위 Vss보다 낮은 전위 Vbb가 출력되어, 각각 상술한 동작회로의 각 pMOS-FET 및 각 nMOS-FET 의 백게이트에 인가된다.
이때, 각 pMOS-FET 및 각 nMOS-FET는, 각각의 백게이트에 전원전위 Vcc및 접지전위 Vss가 인가되어 있을 때 보다도, 절대치가 큰 문턱 전압으로 되어 있어, 서브스레숄드 전류는 작게되어 있다.
[실시예 3]
제14도는, 본 발명의 실시예 3인 메모리셀의 구성을 표시하는 블록도이다.
nMOS FET(Q37)와 캐패시터(50)는 FET(Q37)의 소스와 캐패시터(50)의 한편의 전극에 접속되어, FET(Q37)의 게이트에 워드선 WL이, 드레인에 비트선 BL이, 캐패시터(50)의 타편의 전극에 셀플레이트(51)가 각각 접속되어 있다.
FET(Q37)의 백게이트에는, 전압공급수단(48b)로 부터의 기판전위 Vbb2또는 전압공급수단(48a)로부터의 전위 Vbb1(Vbb1Vbb2로 한다)로 전환하는 스위치회로(36)가 접속되어 있다.
제15도는 스위치 회로(36)의 구성예를 표시하는 회로도이며, 제7도에 표시한 스위치 회로(10)의 회로도와 거의 마찬가지이다.
제7도에 있어서의 전압공급수단(13), 접지전위 Vss,클록신호 발생기(14), 제어 클록신호 #φ1레벨 시프트회로(10a), 전환스위치(10b)가, 각각 제15도에서의 전압공급수단(48a), 전압공급수단(48b)의 출력전위 Vbb2,클록신호 발생기(49), 외부 RAS(Row Adress Strobe)신호(외부행선택신호)의 ex. RAS, 레벨시프트 회로(36a), 전환 스위치(36b)에 상당하며, 제15도에는 전압공급수단(48b)이 추가되어 있다.
스위치 회로(36)에 있어서는, 외부 RAS신호의 ex. RAS의 H레벨 신호가 클록신호 발생기(49)로부터 입력됐을 때, 전위 Vbb1이 출력되고, 외부 RAS 신호의 ex. RAS의 L레벨 신호가 입력됐을 때, 전위 Vbb2가 출력된다.
기타 동작에 대해서는, 제7도에 표시한 스위치 회로(10)와 같으므로 설명을 생략한다.
이와 같은 구성의 메모리셀(38)을 사용하는 MOS-DRAM은 제10도, 제11도에 표시한 MOS-DRAM과 거의 마찬가지로 구성되어 있다.
실시예 3에 있어서는 실시예 2의 구성에 부가하여, 스위치회로(36), 전압공급수단(48a), 전압공급수단(48b)이 부가된 구성으로되어 있다.
이와같은 구성의 MOS-DRAM(42)에서는, 외부행 어드레스신호 및 RAS신호(외부행 선택신호)의 반전신호 #ex. RAS의 L레벨 신호가 입력버퍼(26)에 입력된 후, 행디코디(29)로 워드선 WLo~WLm가 선택된다.
선택된 워드선 WLo~WLm이 워드 드라이버(30)에 의해 H레벨 신호를 제공하고, 워드선 WLo~WLm상의 FET(37)가 도통할때에, 캐패시터(50)의 전하가 비트선 BL을 통해서 충전/방전되므로서 기록 또는 리프레시/판독이 행하여 진다.
한편, 외부 RAS신호의 반전신호 #ex. RAS의 L레벨 신호가 클록신호 발생기(49)에 입력됐을 때, 클록신호 발생기(49)는, 외부 RAS 신호 ex. RAS의 H레벨신호를 스위치 회로(36)에 출력한다.
스위치 회로(36)는, 이 외부 RAS신호 ex. RAS의 H레벨 신호가 입력됐을 때, 출력을 전위 Vbb2(Vbb20)에서 그것보다 낮은 전위 Vbb1으로 전환, 메모리셀 어레이(33)의 전 메모리셀(38)을 구성하는 FET(37)의 기판전위를 전위 Vbb2(Vbb20)에서 그것 보다 낮은 전위 Vbb1로 전환한다.
이때, 전메모리셀(38)을 구성하는 FET(37)의 문턱전압의 절대치는, 전위 Vbb2가 백게이트에 인가되어 있을 때 보다 크게되어, 서브스레숄드 리크가 감소한다.
따라서, DRAM(42)이 활성상태에 있고, 주변회로와 비트선 BL가 액티브상태일때에, 그때의 주된 리크인 서브스레숄드 리크를 감소시킬수가 있으므로, 디스터브 리프레시의 주기를 길게하여, 주기의 빈도를 감소시킬 수 있다.
DRAM(42)의 외부 RAS신호(외부행 선택신호)의 반전신호 #ex. RAS의 H레벨 신호가 입력버퍼(26)에 입력될 때, DRAM(42)은 불활성이 된다.
한편, 외부 RAS신호의 반전신호 #ex. RAS의 H레벨 신호가 클록신호 발생기(49)에 입력될 때, 클록신호 발생기(49)는 외부 RAS신호 ex. RAS의 레벨신호를 스위치회로(36)에 출력한다.
스위치회로(36)는, 이 외부 RAS신호 ex. RAS의 L레벨 신호가 입력했을 때, 출력을 전위 Vbb1에서 전위 Vbb2로 전환, 메모리셀 어레이(33)의 전메모리셀(38)을 구성하는 FET(37)의 기판전위를 전위 Vbb1에서 전위 Vbb2로 전환된다.
이때, 전메모리셀(38)을 구성하는 FET(37)의 문턱전압의 절대치는, 전위 Vbb2보다 낮은 전위 Vbb1이 백게이트로 인가되어 있을 때 보다도 작게되어, 접합리크가 감소한다.
따라서, DRAM(42)가 불활성 상태에 있고, 주변회로와 비트선 BL이 스탠바이 상태일 때, 그때의 주된 리크인 접합리크를 감소시킬 수가 있으므로, 포즈리프레시의 주기를 길게하여, 리프레시 주기가 감소된다.
또한, 메모리셀내에서 리프레시 할 수 잇는 셀프 리프레시형 메모리셀을 사용한 DRAM의 경우도, 셀프 리프레시 때는 포즈리프레시와 같은 상태이므로, 상술한 바와 같이 행하므로서, 셀프 리프레시의 주기를 길게할 수가 있다.
또, 상술한 MOS-DRAM에 있어서의 전압공급수단은, MOS-DRAM의 내부에 구비된 회로일 필요는 없고, 해당 MOS-DRAM의 외부에서 제공되는 전위를 MOS-DRAM 내부에 중계하는 단자라도 좋다.
[실시예 4]
제16도는 본 발명의 실시예 4인 논리회로를 표시하는 단면 구조도이며, 제4도에 상응하는 것이다.
제17도는 이 평면도이다.
본 실시예에서는 실리콘 기판상에 SOI구조의 nMOS, pMOS-FET가 함께 설치되었을 경우를 나타낸다.
기판(61)상에 산화막층(62)이 형성되어 있다.
pMOS-EFT(Q21)의 소스/드레인 영역에는 p+층(63, 64)이 형성되어 있고, 이 사이에는 n_채널층(65)이 형성되어 있다.
pMOS-FET(Q21), nMOS-FET(Q22)사이에는 산화막층(71)이 형성되어 있고, LOCOS법으로 소자분리되어 있다.
nMOS-FET(Q22)의 소스/드레인 영역에는 n+층(66,67)이 형성되어 있고, 이 사이에는 p_채널층(68)이 형성되어 있다.
pMOS-FET(Q21)의 소스에는 전원전위 Vcc가 인가되어, nMOS-FET(Q22)의 소스에는 접지전위 Vss가 인가되도록 되어 있다.
제17도에 나타낸 바와 같이 게이트전극(69)에 의해 소스/드레인에서 분리된 n_채널층(65)은, 제6도, 제8도에 표시한 것과 같은 스위치회로(11)에 접속되어 있고, 스위치 회로(11)로부터 보디바이어스 전위 Vbody-n 가 인각된다.
스위치회로(11)는, 보디바이어스 전위 Vbody-n를 전원전위 Vcc또는 승압전위 Vpp로 전환할 수가 있다.
또, 게이트전극(70)에 의해 소스·드레인에서 분리된P _채널층(68)은, 제6도, 제7도에 표시한 것과 같은 스위치 회로(10)에 접속되어 있고, 스위치회로(10)에서 보디바이어스 전위 Vbody-p가 인가된다.
스위치회로(10)는, 보디바이어스 전위 Vbody-p를 접지전위 Vss또는 부전위 Vbb로 전환할 수가 있다.
또한, n_채널층(65)상에 형성된 pMOS-FET(Q21)의 게이트전극(69) 및P _채널층(68)상에 형성된 nMOS-FET(Q22)의 게이트전극(70)에는 입력신호가 제공되도록 되어 있다.
그리고, pMOS-FET(Q21)의 드레인 및 nMOS-FET(Q22)의 드레인에서 출력신호가 출력하도록 되어 있다.
이상과 같은 구성의 논리회로의 동작에 대해서 설명한다.
이 논리회로가 작동하지 않을때는, 클록신호 발생기(14)로부터 반전제어 클록신호 #φ의 H 레벨 신호가 스위치회로(10, 11)에 입력되어 있고, 스위치회로(10)에서 접지전위 Vss보다 낮은 전위 Vbb(0)가, 스위치회로(11)로부터는 전원전위 Vcc보다 높은 전위 Vpp가 출력되어, 각각 nMOS-FET(Q22),pMOS-FET(Q21)의 보디바이어스 전위 Vbody-p, 보디바이어스 전위 Vbody-p로 되어 있다.
이때, nMOS-FET(Q22),pMOS-FET(Q21)는 각각의 채널층에 접지전위 Vss ,전원전위 Vcc가 인가되어 있을 때 보다도 절대치가 큰 문턱전압으로 되어 있고, 서브스레숄드 전류는 작게되어 있다.
역으로 논리회로가 작동할때는, 클록신호 발생기(14)로부터 반전 제어 클록신호 #φ 의 L레벨신호가 스위치회로(10, 11)에 입력되어 있고, 스위치회로(10)로부터는 접지전위 Vss가, 스위치회로(11)로부터는 전원전위 Vcc가 출력되어, 각각 nMOS-FET(Q22),pMOS-FET(Q21)의 보디바이어스 전위 Vbody-p, 보디바이어스 전위 Vbody-p로 되어 있다.
이때, nMOS-FET(Q22) 및pMOS-FET(Q21)는 각각의 채널층에 접지전위 Vss보다 낮은 전위 Vbb및 전원전위 Vcc보다 높은 전위 Vpp가 인가되어 있을 때 보다도, 절대치가 작은 문턱전압으로 되어 있고, 서브스레숄드 전류는 증가 하지만, 스위칭속도는 보다 고속으로 된다.
입력절점 IN에서 H레벨(전원전위 Vcc)의 논리신호가 입력될 때, pMOS-FET(Q21)는 오프, nMOS-FET(Q22)는 온 되어, nMOS-FET(Q22)를 통해서 L레벨(접지전위 Vss=OV)의 논리신호가 출력절점 OUT에서 출력된다.
한편, 입력절점 IN에서 L레벨(접지전위 Vss=OV)의 논리신호가 입력될 때, pMOS-FET(Q21)는 온, nMOS-FET(Q22)는 오프되어, pMOS-FET(Q21)를 통해서 H레벨(전원전위 Vcc)의 논리신호가 출력절점 OUT에서 출력된다.
이상과 같이 본 실시예에 있어서는, 고속의 스위칭 특성과 작은 서브스레숄드 전류특성이 양립가능하다.
또, 제9도에 표시하는 소자구성에서는, 용량이 비교적 큰 벌크구조의 웰의 바이어스 전압을 변경하기 위해, 스위칭 시간이 비교적 길고, 그것에 수반하는 충방전 전류가 비교적 크다.
그러나 제16도에 표시하는 소자구성에서는 n_채널층(65) 및 p_채널층(68)의 용량은 상술한 웰의 용량보다 작으므로 스위칭 시간을 단축할 수가 있고, 그것에 따르는 충방전 전류도 비교적 작게할 수가 있다.
또한 보디전압의 고정에 의해 SOI 트랜지스터의 킹크(kink)가 없어져, 내압성이 향상한다.
[실시예 5]
제18도는 본 발명의 실시예 5인 논리회로를 표시하는 단면 구조도이다.
본 실시예에서는, pMOS-FET(Q21), nMOS-FET(Q22)간의 소자분리를 LOCOS법으로 바뀌서 필드실드(FS)법으로 행하고 있다.
즉, pMOS-FET(Q21)의 p+층(63, 64)의 양 외측은, 폴리실리콘으로된 FS층(74, 74)를 형성하여 OV를 인가하므로서, 채널을 오프하여 n_층(72, 73)이 형성되어 있다.
또, nMOS-FET(Q22)의 n+층(66, 67)의 양 외측은, FS층(74, 74)를 형성하여 부바이어스를 인가하므로서, 채널을 오프하여 p_층(75, 76)이 형성되어 있다.
n_층(73), p_층(75)간에는 p+층(77)이 형성되어 있다.
n_채널층(65) 및 n_층(72, 73)에는 스위치 회로(11)로부터 보디바이어스 전위 Vbody-n를 인가하도록 되어 있다.
또, p+층(77), p_채널층(68) 및 p_층(75, 76)에는 스위치회로(10)로부터 보디바이어스 전위 Vbody-n가 인가하도록 되어 있다.
pMOS-FET(Q21)의 FS층(74, 74)에는 전원전위 Vcc가 인가되어, nMOS-FET(Q22)의 FS층(74, 74)에는 접지전위 Vss를 인가하도록 되어 있다.
기타의 구성은 제16도에 표시한 것과 마찬가지이며, 동일한 부호를 부치고 설명은 생략한다.
본 실시예에 있어서도 상술한 실시예와 같은 효과가 얻어진다.
또, 본 실시예에서는 제17도에 표시한 보디디바이스 전위용인 레이아웃을 필요로 하지 않고, FS층(74) 아래의 n_층(72, 73) 또는 p_층(75, 76)으로 전위고정을 행할 수가 있다.
또한, n_층(73), p_층(75)간에 n+층을 형성하고, 이 n+층에 보디바이어스 전위 Vbody-n가 인가되는 구성으로 해도 좋다.
[실시예 6]
제19도는 본 발명의 실시예 6인 논리회로를 표시하는 단면 구조도이다.
본 실시예에서는 FS법 및 LOCOS법으로 소자분리를 행하고 있다.
즉, 제18도에 표시하는P +층(77)으로 바꿔서 산화막층(71)을 형성하고 있다.
그리고, n_채널층(65) 및 n_층(72, 73)에는 스위치 회로(11)에서 보디바이어스 전위 Vbody-n를 인가하도록 되어 있다.
또, p_채널층(68) 및 p_층(75, 76)에는 스위치회로(10)에서 보디바이어스 전위 Vbody-n가 인가하도록 되어 있다.
기타의 구성은 제18도에 표시한 것과 같으므로, 동일한 부호를 부치고 설명은 생략한다.
본 발명은, 이와 같이 FS법 및 LOCOS법으로 소자분리를 행하고 있는 경우에도 적용할 수가 있어, 전술한 실시예와 같은 효과가 얻어진다.
[실시예 7]
제20도는, 본 발명의 실시예 7인 논리회로를 표시하는 단면 구조도 이다.
본 실시예는, pMOS-FET(Q21)로 바꿔서 nMOS-FET(Q22)와 같은 구성의 nMOS-FET(Q23)를 형성하고 nMOS-FET가 함께 설치되어 있는 경우를 표시하고 있다.
nMOS-FET(Q22,Q23)간에는 n+층(78)이 형성되어 있다.
nMOS-FET(Q22,Q23)의 FS층(74, 74, 74)과 nMOS-FET(Q22)의 p_층(75, 76) 및 p_채널층(68)에는 접지전위 Vss가 인가되고, n+층(78)에는 전원전위 Vcc를 인가하도록 되어 있다.
nMOS-FET(Q23)의 p_층(75, 76) 및 p_채널층(68)에는 스위치 회로(10)가 접속되어 있다.
기타의 구성은 제18도에 표시한 것과 같으므로, 동일한 부호를 부치고 설명은 생략한다.
본 발명은 이와 같은 nMOS-FET가 함께 설치됐을 경우에도 적용할 수가 있어, 전술한 실시예와 같은 효과가 얻어진다.
또, 상술한 각 실시예에 있어서는, 전원전위 Vcc전위 Vpp,전위 Vbb접지전위 Vss,전위 Vbb1전위 Vbb2로서 기술했지만, 각각 상대적인 것이며, 전원전위 Vcc전위 Vpp,전위 Vbb접지전위 Vss,전위 Vbb1전위 Vbb2로서도 각각 같은 것을 기술할 수 있다.
[실시예 8]
제21도는 본 발명에 관한 반도체회로의 실시예 8을 표시하는 회로도 이다.
제21도에선, 웰을 형성한 벌크구조의 FET에 의해 구성한 3개의 인버터(I11, I12, I13)가 직렬로 접속되어 있는 경우를 표시하고 있다.
인버터(I11)는 전원선 Vcc(전원전위 : Vcc), 접지선 Vss(접지전위 : Vss)사이에 pMOS FET(Q81)와, nMOS FET(Q82)가 직렬로 접속되어 있다.
마찬가지로 인버터I12(I13)는 전원선 Vcc,접지선 Vss간에 pMOS FET(Q83Q85)와 nMOS FET(Q84Q86)가 직렬로 접속되어 있다.
그리고 pMOS FET(Q81) 및 nMOS FET(Q82)의 게이트가 접속되어 있고, 이 접속점을 입력절점 IN으로 하고 있다.
또, pMOS FET(Q81), nMOS FET(Q82)의 드레인이 접속되고, 그 접속점은 인버터(I12)의 pMOS FET(Q83) 및 nMOS FET(Q84)의 게이트의 접속점과 접속되어 있다.
그리고 pMOS FET(Q81) 및 nMOS FET(Q82)의 게이트가 접속되어 있고, 이 접속점을 입력절점 IN으로 하고 있다. 또 pMOS FET(Q81), nMOS FET(Q82)의 드레인이 접속되고, 그 접속점을 인버터(I12)의 pMOS FET(Q83) 및 nMOS FET(Q84)의 게이트의 접속점과 접속되어 있다.
마찬가지로 pMOS FET(Q83) 및 nMOS FET(Q84)의 드레인의 접속점은, 인버터(I13)의 pMOS FET(Q85) 및 nMOS FET(Q86)의 게이트의 접속점과 접속되어 있고, pMOS FET(Q85) 및 nMOS FET(Q86)의 드레인의 접속점은 출력절점 OUT로 되어 있다.
pMOS FET(Q81,Q85)의 백게이트는 전원전위 Vcc와 전위 Vpp를 전환하는 스위치 회로(11)와 접속되어 있고, FET(Q83)의 백게이트는 소스와 같은 전원선 Vcc에 접속되어 있다.
pMOS FET(Q82,Q86)의 백게이트는 소스와 같은 접지선 Vss에 접속되어 있고, FET(Q84)의 백게이트는, 접지전위 Vss와 전위 Vbb를 전환하는 스위치 회로(10)와 접속되어 있다.
본 실시예에서는, 스탠바이시, 입력절점 IN에는 H인 클록신호가 입력된다.
pMOS FET(Q81,Q85)의 백게이트에는 스위치회로(11)로부터 전위 Vpp가 인가되고, FET(Q83)의 백게이트에는 전원전위 Vcc가 인가된다.
또, nMOS FET(Q82,Q86)의 백게이트에는 접지전위 Vss가 인가되고, FET(Q84)의 백게이트에는 스위치회로(10)에서 전위 Vbb가 인가된다
한편, 액티브시에는, 입력절점 IN에는 L인 클록신호가 입력된다.
FET(Q81,Q85)의 백게이트에는 스위치회로(11)로부터 전원전위 Vcc가 인가되고, FET(Q83)의 백게이트에는 소스전위와 같은 전원전위 Vcc가 인가된다.
또 FET(Q82,Q86)의 백게이트에는 소스전위와 같은 접지전위 Vss가 인가되어, FET(Q83)의 백게이트에는 스위치회로(10)에서 접지전위 Vss가 인가된다.
이와 같이 백게이트에 인가하는 전위를 제어하므로서, 스탠바이시는 오프하고 있는 pMOS FET(Q81,Q85)의 문턱전압이 액티브시의 문턱전압보다도 크게되고, 또 스탠바이시는 오프하고 있는 nMOS FET(Q84)의 문턱전압이 액티브시의 문턱전압보다도 크게 된다.
따라서 스탠바이시에 오프하고 있는 FET에 있어서 흐르는 서브스레숄드 전류를 저감할 수 있다.
저 전압회로에 대해서도 문턱값을 낮추어 인버터 어레이에 있어서의 고속 동작을 실현할 수 있다.
[실시예 9]
제22도는, 본 실시예 9를 표시하는 블록도이다.
제22도에서는, SOI구조의 FET에 의해 구성한 4개의 인버터 I1,I2,I3,I4가 직렬로 접속되어 있는 경우를 표시하고 있다.
인버터(I1)는 전원선 Vcc(전원전위 : Vcc), 접지선 Vss(접지전위 : Vss)간에 pMOS FET(Q31) 와 nMOS FET(Q32)가 직렬로 접속되어 있다.
마찬가지로, 인버터 I2(I3,I4)는, 전원선 Vcc,접지선 Vss간에 pMOS FET(Q33(Q35,Q37))와, nMOS FET(Q34(Q36,Q38))가 직렬로 접속되어 있다.
그리고 pMOS FET(Q31) 및 nMOS FET(Q32)의 게이트가 접속되어 있고, 이 접속점을 입력절점 IN으로 하고 있다.
또, pMOS FET(Q31), nMOS FET(Q32)의 드레인이 접속되고, 그 접속점은 인버터(I12)의 pMOS FET(Q33) 및 nMOS FET(Q34)의 게이트의 접속점과 접속되어 있다.
마찬가지로 pMOS FET(Q33) 및 nMOS FET(Q34)의 드레인의 접속점은, 인버터(I13)의 pMOS FET(Q35) 및 nMOS FET(Q36)의 게이트의 접속점과 접속되어 있고, pMOS FET(Q35) 및 nMOS FET(Q36)의 드레인의 접속점은 인버터(I4)의 pMOS FET(Q37) 및 nMOS FET(Q38)의 게이트의 접속점과 접속되어 있다.
pMOS FET(Q37) 및 nMOS FET(Q38)의 드레인의 접속점은, 출력절점 OUT로 하고 있다.
pMOS FET(Q31,Q35)의 보디(채널층 및 FS층 아래의 채널오프층을 포함한다)는 소스와 같은 전원선 Vcc에 접속되어 있고, nMOS FET(Q34,Q38)의 보디(백게이트)는 소스와 같은 접지전위 Vss에 접속되어 있다.
또, pMOS FET(Q33,Q37)의 보디(백게이트)는, 전위 Vpp1또는 전위 Vpp2(Vpp1Vpp2)를 선택적으로 제공하는 스위치회로(81)와 접속되어 있고, nMOS FET(Q32,Q36)의 보디(백게이트)는, 전위 Vbb1또는 전위 Vbb2( Vbb1Vbb2)를 선택적으로 제공하는 스위치회로(82)와 접속되어 있다.
스위치 회로(81)에는, 전압공급수단(83)에 의해 전위 Vpp1가 제공되고, 전압 공급수단(84)에 의해 전위 Vpp2가 제공되며, 또한 클록신호 발생회로(85)로부터 반전 클록신호 #φ가 제공하도록 되어 있다.
또, 스위치 회로(82)에는, 전압공급수단(86)에 의해 전위 Vbb1가 제공되고, 전압공급수단(87)에 의해 전위 Vbb2가 제공되며, 또한 클록신호 발생회로(85)로부터 반전 클록신호 #φ가 제공되도록 되어 있다.
또, 스위치 회로(82)에는 전압공급수단(86)에 의해 전위 Vbb1가 제공되고, 전압공급수단(87)에 의해 전위Vbb2가 제공되며, 클록신호 발생회로(85)에서 반전 클록신호 #φ가 제공되도록 되어 있다.
이상, 스위치 회로(81, 82), 전압공급수단(83, 84, 86, 87) 및 클록신호 발생회로(85)를 포함하는 회로를 보디(기판)바이어스 전환회로(88)로 한다.
스위치 회로(82)는, 제15도에 표시하는 외부 RAS 신호 ex. RAS를 클록신호 발생회로(85)로 발생되는 클록신호(φ 또는 #φ)로 한 것과 마찬가지이다.
그리고, 전환 스위치(36b)의 출력측을 nMOS FET(Q34,Q38)의 보디(백게이트)와 접속해 둔다.
또한 전위 Vbb1또는 전위 Vbb2의 어느 것인가를 접지전위 Vss로 할 수가 있고, 전위 Vbb2를 접지전위 Vss로 하면 제17도에 표시하는 구성과 마찬가지로 된다.
이때 Vbb1Vbb2가 아니면 안된다.
또, 스위치 회로(81)는, 제18도에 표시하는 전압공급수단(15)을 전압공급수단(83)으로 바꿔서 전위 Vpp를 전위 Vpp1으로 하고, 전원전위 Vcc를 전압공급수단(84)으로부터 얻어지는 전위 Vpp2로 하면 좋다.
또한, 전위 Vpp1또는 전위 Vpp2의 어느 것을 전원전위 Vcc로 할 수 있고, 전위 Vpp2를 전원전위 Vcc로 하면 제8도에 표시하는 구성과 마찬가지로 된다.
이때 Vpp1Vpp2가 아니면 안된다.
이상과 같이 구성된 반도체 회로의 동작에 대해서 설명한다.
스탠바이시에 입력절점 IN에서 입력되는 입력신호는 L이며, 스탠바이시에 온하고 있는 FET(Q31,Q34,Q35,Q38)의 보디전위는 소스전위와 같다.
또, 스탠바이시에 오프하고 있는 nMOS FET(Q32,Q36)의 보디전위는 전위 Vbb1이며, pMOS FET(Q38,Q37)의 보디전위는 전위 Vpp1이다.
액티브시에는 입력절점 IN에서 입력되는 입력신호는 H가 되어, FET(Q32,Q33,Q36,Q37)가 온한다.
이때 nMOS FET(Q32,Q36)의 보디(백게이트)에는 보디(기판)바이어스 전환회로(88)로서 전위 Vbb2가 인가되고, pMOS FET(Q33,Q37)의 보디(백게이트)에는 보디(기판) 바이어스 전환회로(88)로서 전위 Vpp2가 인가된다.
또, 오프하고 있는 FET(Q31,Q34,Q35,Q38)의 보디전위는 소스전위와 같다.
실시예 1과 마찬가지로, 스탠바이시에는 nMOS FET의 보디전위는 액티브시보다 낮고, pMOS FE의 보디전위는 액티브시하게 높게하여 문턱전압을 크게하고 있다.
이것에 의해 서브스레숄드 전류를 저감할 수 있다.
또 액티브시에는 문턱전압을 작게하고 있으므로 인버터 어레이의 스위칭속도를 상승시킬 수 있다.
본 실시예에서는, 인버터를 구성하는 모든 FET의 보디전위를 제어하는 것은 아니고, 스탠바이시에 오프하는 FET(Q32,Q33,Q36,Q37)만 보디(기판) 바이어스 전환회로(88)에 접속하여 보디전위를 제어하고 있다.
따라서, 보디전위의 전환에 필요한 소비전류는, 모든 FET의 기판전위를 제어하는 경우의 절반이다.
또 보디전위의 전환속도도 높다.
또한 인버터 어레이를 제9도에 표시하는 것과 같이, 웰을 형성한 벌크구조로 제작하면, 보디전위가 4종류 있으므로 4개의 웰(well)이 필요하다.
이 경우는 웰간 분리 등의 이유로 레이아웃 면적이 크게되거나, 웰의 기생 용량에 대한 충방전이 크다는 문제가 있다.
그러나 제16도에 표시하는 SOI 구조의 MOSFET로 인버터 어레이를 제작 하면, 이와 같은 문제는 생기지 않는다.
따라서 본 실시예는 SOI구조의 MOSFET로 구성된 인버터 어레이에 적용하면 양호한 효과가 얻어진다.
이상으로, 낮은 문턱전압이고 또한 스탠바이 전류(서브스레숄드전류)가 작고, 고속동작이 가능한 논리회로를 실현할 수 있다.
[실시예 10]
제23도는 본 발명에 관한 반도체 회로의 실시예 10을 표시하는 블록도이다.
본 실시예에서는, 실시예 9에 있어서의 pMOS FET(Q31,Q35)(예를들면, 문턱전압 : 0.7V)로 바꿔서 이것에 의해 문턱전압이 작은(예를들면 0.3~0.4V) pMOS FET(Q41,Q45)를 사용하고 있다.
또, 실시예 9에 있어서의 nMOS FET(Q34,Q38)(예를들면, 문턱전압 : 0.7V)로 바꿔서 이것에 의해 문턱전압이 작은(예를들면 0.3~0.4V) nMOS FET(Q44,Q48) 를 사용하고 있다.
또한, 벌크구조의 FET를 사용할 수도 있다.
기타의 구성은 제22도에 표시하는 구성과 마찬가지이므로, 동일한 부호를 부치고 설명은 생략한다.
본 실시예에 있어서는, 스탠바이시에 온하는 FET(Q41,Q44,Q45,Q48)의 문턱전압이 작게되어 있으므로, 스탠바이시로부터 액티브시로의 이행시에 순간적으로 전류가 흐른다.
따라서 실시예 9보다로 고속 스위칭동작이 가능하게 된다.
[실시예 11]
제24도는 본 발명에 의한 반도체 회로의 실시예 11을 표시하는 블록도이다.
본 실시예에서는, MT-MOS구조를 사용한 4개의 인버터(I5,I6,I7,I8)를 표시한다.
인버터(I5)의 pMOS FET(Q51), nMOS FET(Q52)의 게이트의 접속점을 입력절점 IN으로 하고 있고, pMOS FET(Q51), nMOS FET(Q52)의 드레인의 접속점은 인버터(I6)의 pMOS FET(Q53), nMOS FET(Q54)의 게이트의 접속점과 접속되어 있다.
마찬가지로, pMOS FET(Q53) 및 nMOS FET(Q54)의 드레인 접속점은, 인버터(I7)의 pMOS FET(Q55) 및 nMOS FET(Q56)의 게이트의 접속점과 접속되어 있고, pMOS FET(Q55) 및 nMOS FET(Q56)의 드레인의 접속점은 인버터(I8)의 pMOS FET(Q57) 및 nMOS FET(Q58)의 게이트의 접속점과 접속되어 있다.
pMOS FET(Q57) 및 nMOS FET(Q58)의 드레인의 접속점은, 출력절점 OUT로 되어 있다.
pMOS FET(Q51,Q53,Q55,Q57)의 소스는 부전원선 Vcc1에 접속되어 있고, nMOS FET(Q52,Q54,Q56,Q58)의 소스는 부접지선 Vss1에 접속되어 있다.
부전원선 Vcc1은, 반전 클록신호 #φ가 게이트에 제공되고, 전원전위 Vcc가 보디(백게이트)에 제공되는 pMOS FET(Q59)를 통해서 전원선 Vcc와 접속되어 있다.
부접지선 Vss1은, 클록신호 φ가 게이트에 제공되고, 접지전위 Vss가 보디(백게이트)에 제공되는 nMOS FET(Q60)를 통해서 접지선 Vss와 접속되어 있다.
FET(Q59,Q60)의 문턱전압은, 인버터(I5,I6,I7,I8)를 구성하는FET(Q51,Q52,Q53,Q54,Q55,Q56,Q57,Q58)의 문턱전압보다 크다.
pMOS FET(Q51,Q53,Q55,Q57)의 보디(백게이트)는, 보디(기판)바이어스 전환회로(88)의 스위치회로(81)에 접속되어 있고, nMOS FET(Q52,Q54,Q56,Q58)의 보디(백게이트)는, 보디(기판)바이어스 전환회로(88)의 스위치회로(82)에 접속되어 있다.
이상과 같은, 구성의 반도체 회로에서는, 스탠바이시에는 FET(Q59,Q60)를 오프시킨다.
이에 의해 부전원선 Vcc1에는 전원전위 Vcc가 주어지지 않게 되고, 부접지선 Vss1에는 접지전위 Vss가 주어지지 않게 된다.
또한 pMOS FET(Q51,Q53,Q55,Q57)의 보디(백게이트)에는 전위 Vpp1이 인가되고, nMOS FET(Q52,Q54,Q56,Q58)의 보디(백게이트)에는 전위 Vbb1이 인가 된다.
또, 액티브시에는 FET(Q59, Q60)를 온 시킨다.
이에 의해 pMOS FET(Q51,Q53,Q55,Q57)의 소스에는 부전원선 Vcc1을 통해서 전원전위 Vcc가 제공되고, mMOS FET(Q52,Q54,Q56,Q58)의 소스에는 부접지선 Vss1를 통해서 접지전위 Vss가 제공된다.
또한, pMOS FET(Q51,Q53,Q55,Q57)의 보디(백게이트)에는 전위 Vpp2가 인가되고, mMOS FET(Q52,Q54,Q56,Q58)의 보디(백게이트)에는 전위 Vbb2가 인가 된다.
본 발명에서는 인버터 어레이로 전류가 흘러서 부전원선 Vcc1의 전위, 부접지선 Vss1의 전위의 변화가 생겨도 스탠바이시의 문턱 전압을 높게 할 수 있도록 FET의 기판전위를 제어하여, 스위칭에 지연이 생기거나, 논리가 변화는 것을 방지할 수 있다.
[실시예 12]
제25도는 본 발명에 의한 반도체 회로의 실시예 12를 표시하는 블록도이다.
본 실시예에서는 제24도에 표시하는 pMOS FET(Q51,Q55)의 보디(백게이트)를 전원선 Vcc에 접속하고, pMOS FET(Q53,Q57)만의 보디(백게이트)를 보디(기판)바이어스 전환회로(88)에 접속하고 있다.
또, 제24도에 표시하는 nMOS FET(Q54,Q58)의 백게이트를 접지선 Vss에 접속하고, nMOS FET(Q52,Q56)만의 백게이트를 보디(기판)바이어스 전환회로(88)에 접속하고 있다.
기타의 구성은 제24도에 표시한 것과 마찬가지이므로, 동일한 부호를부치고 설명은 생략한다.
본 실시예에서는, 스탠바이시에 오프하는 FET((Q52,Q53,Q56,Q57)만의 기판바이어스 전위를 가변하고 있다.
이에 의해 보디(기판) 바이어스 전환회로(88)에 의해 기판바이어스 전위를 변경하는 FET의 수가 실시예 11인 경우의 절반이 되므로, 기판바이어스 전위의 전환에 필요한 소비전력을 1/2로 저감할 수 있고, 또 고속으로 전환할 수가 있다.
[실시예 13]
제16도는 본 발명에 의한 반도체 회로의 실시예 13을 표시하는 블록도이며, 제4도에 표시하는 워드드라이버에 본 발명을 적용했을 경우를 표시한다.
워드 드라이버 WD는, 승압전원에 접속된 전원선 Vpp2(전위 : Vpp2), 접지간에 pMOS FET(Q61), nMOS FET(Q62)가 직렬로 저속되어 있고, pMOS FET(Q61), nMOS FET(Q62)의 게이트에 디코더 신호 X가 입력되고, pMOS FET(Q61), nMOS FET(Q62)의 드레인의 접속점에 워드선 WL이 접속되어 있다.
이와 같은 구성의 워드 드라이버 WD가 각 열에 n개, 각 행에 m개로 매트릭스 df이로 배열되어 있다(WD11~WDmn).
그리고 각 워드 드라이버 WD의 pMOS FET(Q61)의 보디(백게이트)는 상술한 실시예와 같은 스위치회로(81)에 접속되어 있다.
이와 같은 구성의 반도체회로에 있어서는, pMOS FET(Q61)의 보디전위를 스위치회로(81)에 의해 스탠바이시에 전위 Vpp1으로 한다.
그리고 액티브시에는 전위 Vpp2(Vpp1Vpp2)로 하고, 선택된 워드 드라이버 WD(예를들면, 워드 드라이버 WD11)에 디코더 신호 X1이 입력되므로서, 워드선WL이 액티브 상태로 된다.
본 실시예에 있어서도 스탠바이시에 흐르는 스탠바이 전류(서브스레숄드 전류)가 적은 DRAM을 실현할 수 있다.
[실시예 14]
제27도는 본 발명에 관한 반도체회로의 실시예 14를 표시하는 블록도이며, 계층구조의 워드 드라이버를 본 발명을 이용하여 실현했을 경우를 표시한다.
제26도에 표시하는 세로방향으로 배치된 워드 드라이버 WD를 열단 위로 워드 드라이버열 B1, B2, …, Bm로 한다.
pMOS FET(Q61)의 보디(백게이트)는, 워드 드라이버 열 B마다 스위치 회로(81)와 접속되어 있다.
각 스위치회로(81)에는 전압공급수단(83,84)으로부터 전위 Vpp1,Vpp2가 공급된다.
또 액티브시에 L가 되는 클록신호 φ와 워드 드라이버열 B를 선택하기 위한 열선택신호 K를 입력으로 하는 NOR회로 N1, N2, …, Nm 의 출력신호가 각 스위치회로(81)에 제공하도록 되어 있다.
기타의 구성은 제26도에 표시한 것과 마찬가지이므로, 같은 부호를 부치고 설명은 생략한다.
이와 같은 구성의 반도체 회로에 있어서는 스탠바이시에는 클록신호 φ 및 열 선택신호 K1, K2, …, Km는 H이며, pMOS FET(Q61)의 백게이트에 전위 Vpp1을 인가한다.
이에 의해 pMOS FET(Q61)의 문턱 전압이 높아져, 대부분 서브스레숄드 전류는 흐르지 않는다.
그리고 액티브시에는, 클록신호가 L로 되고, 선택된 워드 드라이버 WD(예를들면, 워드 드라이버 WD11)에 접속된 스위치회로(81)에 제공되는 열선택신호 K1이 L가 된다.
기타의 열선택신호 K2, …, Km 는 H이다.
그리고 pMOS FET(Q61)에 디코더 신호 X1이 입력되므로서 워드선 WL가 상승한다.
액티브시에는 선택된 워드 드라이버 WD의 pMOS FET(Q61)의 문턱 전압이 작게되므로, 워드선 WL은 고속으로 상승한다.
본 실시예에 있어서는, 선택된 워드드라이버 WD를 포함하는 워드 드라이버 열 B만의 소스전위를 상승시키는 것만으로 충분하므로, 실시예12 보다도 워드선 WL의 상승시간을 단축할 수 있다.
이상의 실시예는 벌크구조 또는 SOI구조의 어느것에도 적용가능하다.

Claims (35)

  1. 제1전위 또는 제2전위가 기판전위로서 주어지는 MOS-FET와, 상기 제1전위 또는 제2전위를 공급하는 전위공급 수단과, 상기 기판전위를 상기 제1전위 또는 제2전위로 변환하는 변환수단을 포함하는 것을 특징으로 하는 반도체회로.
  2. 제1항에 있어서, 상기 변환수단은, 제1전위 또는 제2전위로 변환하기 위한 신호를 출력하는 레벨시프트 회로와, 상기 레벨시프트 회로로부터의 출력신호에 따라서, 제1전위 또는 제2전위로 스위칭하여 기판전위로서 상기 MOS-FET에 공급사는 스위치회로를 포함하는 것을 특징으로 하는 반도체회로.
  3. 제2항에 있어서, 상기 변환수단은, 상기 MOS-FET의 동작 상태에 따라서, 제1전위 또는 제2전위를 기판전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 반도체회로.
  4. 제2항에 있어서, 상기 MOS-FET를 활성화하는 제어 클록신호를 발생하는 클록신호 발생 수단을 더욱 구비하고, 상기 변환수단은 상기 제어 클록신호에 따라서, 제1전위 또는 제2전위를 기판전위로서 상기 MOS-FET에 공급하는 것을 특징으로 한느 반도체회로.
  5. 제1항 내지 제4항중 어느한 항에 있어서, 상기 MOS-FET는 논리회로를 구성하는 것을 특징으로 하는 반도체 회로.
  6. 제5항에 있어서, 상기 논리회로는, 일 도전형 MOS-FET 및 타 도전형 MOS-FET로서 구성된 인버터 회로가 직렬로 접속된 인버터 어레이 이며, 스탠바이시에 오프하는 MOS-FET가 상기 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  7. 제1전위 또는 제2전위가 보디바이어스 전위로서 주어지는 SOI 구조의 MOS-FET와, 상기 제1전위 또는 제2전위를 공급하는 전위공급 수단과, 상기 보디바이어스 전위를 제1전위 또는 제2전위로 변환하는 변환수단을 포함하는 것을 특징으로 하는 반도체회로.
  8. 제7항에 있어서, 상기 변환수단은, 제1전위 또는 제2전위로 변환하기 위한 신호를 출력하는 레벨시프트 회로와, 상기 레벨시프트 회로로부터의 출력신호에 따라서, 제1전위 또는 제2전위를 전환하여 보디바이어스 전위로서 상기 MOS-FET에 공급하는 스위치 회로를 포함하는 것을 특징으로 하는 반도체회로.
  9. 제8항에 있어서, 상기 변환수단은, 상기 MOS-FET의 동작 상태에 따라서, 제1전위 또는 제2전위를 보디바이어스 전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 반도체회로.
  10. 제8항에 있어서, 상기 MOS-FET를 활성화하는 제어 클록신호를 발생하는 클록신호 발생 수단을 더욱 구비하고, 상기 변환수단은, 상기 제어 클록신호로 따라서, 제1전위 또는 제2전위를 보디바이어스 전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 반도체회로.
  11. 제7항 내지 제10항중 어느한 항에 있어서, 상기 SOI 구조의 MOS-FET는 논리회로를 구성하는 것을 특징으로 하는 반도체 회로.
  12. 제7항 내지 제10항중 어느한 항에 있어서, 상기 SOI 구조의 MOS-FET사이는 분리산화막으로 소자분리되어 있는 것을 특징으로 하는 반도체 회로.
  13. 제7항 내지 제10항중 어느한 항에 있어서, 상기 SOI 구조의 MOS-FET사이는 채널층을 부분적으로 채널오프하여 형성된 FS 분리층에 의해 소자분리되어 있고, 상기 FS 분리층은 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  14. 제7항 내지 제10항중 어느한 항에 있어서, 상기 SOI 구조의 MOS-FET사이는 분리산화막 및 채널층을 부분적으로 채널오프하여 형성된 FS 분리층에 의해 소자분리되어 있고, 상기 FS 분리층은 변환수단에 접속되어 있는 것을 특징으로 하는 반도체 회로.
  15. 제7항 내지 제10항중 어느한 항에 있어서, 상기 SOI 구조의 MOS-FET는 일 도전형 MOS-FET 이며, 상기 일 도전형 MOS-FET 사이는 채널층을 부분적으로 채널오프하여 형성된 FS 분리층에 의해 소자분리되어 있고, 하나의 일 도전형 MOF-FET의 양측의 FS 분리층은 변환수단에 접속되어 있고, 다른 일 도전형 MOS-FET의 양측의 FS 분리층은 소정의 전위에 접속되어 있고, 각 FS 분리층간의 분리층은 다른 소정의 전위가 인가되어 있는 것을 특징으로 하는 반도체 회로.
  16. 제11항에 있어서, 상기 논리회로는, 일 도전형 MOS-FET 및 타 도전형 MOS-FET로서 구성된 인버터 회로가 직렬로 접속된 인버터 어레이인 것을 특징으로 하는 반도체 회로
  17. 제16항에 있어서, 스텐바이시에 오프하는 MOS-FET가 상기 변환수단에 접속되어 접속되어 있는 것을 특징으로 하는 반도체 회로.
  18. 제17항에 있어서, 스텐바이시에 온하는 MOS-FET의 문턱전압은, 스텐바이시에 오프하는 MOS-FET의 문턱전압 보다 작은 것을 특징으로 하는 반도체 회로.
  19. 제16항에 있어서, 전원에 접속된 주 전원선과, 상기 주 전원선과 스위칭소자를 통하여 접속된 부 전원선과, 접지에 접속된 주 접지선과, 상기 주접시선과 스위칭소자를 통하여 접속된 부접지선을 더욱 구비 하고, 상기 인버터 어레이는 상기 부 전원선과 부 접지선사이에 배치되어 있는 것을 특징으로 하는 반도체회로.
  20. 제19항에 있어서, 상기 스위칭 소자는, 상기 논리회로를 구성하는 MOS-FET보다 문턱 전압이 큰 MOS-FET이며, 액티브시에 온하는 것을 특징으로 하는 반도체회로.
  21. 제20항에 있어서, 스텐바이시에 온하는 MOS-FET의 문턱전압은 스텐바이시에 오프하는 MOS-FET의 문턱전압 보다 작은 것을 특징으로 하는 반도체 회로.
  22. 행과 열로 배열된 다수의 메모리셀과, 논리회로를 구성하며, 제1전위 또는 제2전위가 기판전위로서 공급되는 M0S-FET와 상기 제1전위 또는 제2전위를 공급하는 전위공급 수단과, 상기 논리회로의 동작 상태에 따라서, 기판잔위를 제1전위 또는 제2전위로 변환하는 변환수단을 포함하는 것을 특징으로 하는 MOS-DRAM.
  23. 제22항에 있어서, 상기 변환수단은, 제1전위 또는 제2전위로 변환하기 위한 신호를 출력하는 레벨시프트회로와, 상기 레벨시프트 회로로부터의 출력신호에 따라서, 제1전위 또는 제2전위로 전환하여 상기 MOS-FET에 공급하는 스위치회로를 포함하는 것을 특징으로 하는 MOS-DRAM.
  24. 제23항에 있어서, 상기 MOS-FET는, 행계의 동작회로 및 열계의 동작회로로 사용되는 논리 회로를 구성하는 것을 특징으로 하는 MOS-DRAM.
  25. 제24항에 있어서, 상기 논리회로를 활성화하는 제어 클록신호를 발생하는 클록신호 발생 수단을 더욱 구비하고, 상기 변환수단은, 상기 제어 클록신호에 따라서, 제1전위 또는 제2전위를 기판전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 MOS-DRAM.
  26. 제23항에 있어서, 상기 MOS-FET는 메모리셀을 구성하는 것을 특징으로 하는 MOS-DRAM
  27. 제26항에 있어서, 상기 변환수단은, 상기 메모리셀을 활성화시키는 신호에 따라서, 제1전위 또는 제2전위를 기판전위로서 상기 MOS-FET에 제공하는 것을 특징으로 하는 MOS-DRAM.
  28. 행과 열로 배열된 다수의 메모리셀과, 제1전위 또는 제2전위가 보디바이어스 전위로서 공급되는 SOI 구조의 MOS-FET와, 제1전위 또는 제2전위를 공급하는 전위공급 수단과, 논리회로의 상태에 따라서, 보디바이어스 전위를 제1전위 또는 제2전위로 변환하는 변환수단을 포함하는 것을 특징으로 하는 MOS-DRAM.
  29. 제28항에 있어서, 상기 변환수단은, 제1전위 또는 제2전위로 변환하기 위한 신호를 출력하는 레벨시프트 회로와, 상기 레벨시프트 회로로부터의 출력신호에 따라서, 제1전위 또는 제2전위로 전환하여 보디바이어스 전위로서 상기 MOS-FET에 공급하는 스위치회로를 포함하는 것을 특징으로 하는 MOS-DRAM.
  30. 제29항에 있어서, 상기 MOS-FET는, 행계(行系)의 동작회로 및 열계(列系)의 동작회로에 사용되는 논리회로를 구성하는 것을 특징으로 하는 MOS-DRAM.
  31. 제30항에 있어서, 상기 논리회로를 활성화하는 제어 클록신호를 발생하는 클록신호 발생수단을 더욱 포함하고, 상기 변환수단은, 상기 제어 클록신호에 따라서, 제1전위 또는 제2전위를 보디바이어스 전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 MOS-DRAM.
  32. 제29항에 있어서, 상기 MOS-FET는, 메모리셀을 구성하는 것을 특징으로 하는 MOS-DRAM.
  33. 제32항에 있어서, 상기 변환수단은, 상기 메모리셀을 활성화시키는 신호에 따라서, 제1전위 또는 제2전위를 보디바이어스 전위로서 상기 MOS-FET에 공급하는 것을 특징으로 하는 MOS-DRAM.
  34. 제24항에 있어서, 상기 논리회로는 워드 드라이버인 것을 특징으로 하는 MOS-DRAM.
  35. 제34항에 있어서, 상기 워드 드라이버를 구성하는 MOS-FET는, 열단위로 상기 변환수단과 접속되어 있는 것을 특징으로 하는 MOS-DRAM.
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