[go: up one dir, main page]

KR100445353B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR100445353B1
KR100445353B1 KR10-2001-0061528A KR20010061528A KR100445353B1 KR 100445353 B1 KR100445353 B1 KR 100445353B1 KR 20010061528 A KR20010061528 A KR 20010061528A KR 100445353 B1 KR100445353 B1 KR 100445353B1
Authority
KR
South Korea
Prior art keywords
igfet
conductivity type
type igfet
signal line
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0061528A
Other languages
English (en)
Other versions
KR20020027282A (ko
Inventor
다까하시히로유끼
나까가와아쯔시
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20020027282A publication Critical patent/KR20020027282A/ko
Application granted granted Critical
Publication of KR100445353B1 publication Critical patent/KR100445353B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Static Random-Access Memory (AREA)

Abstract

감소된 임계전압을 가지며 감소된 전압공급을 보상할 수 있는 절연 게이트 전계효과 트랜지스터 (IGFET;352) 를 가진 논리 회로를 구비하는 반도체 집적회로를 개시하고 있다. 이 IGFET는 게이트 단자에서 신호 라인 (340) 을 수신할 수 있어, 신호 라인 (320) 과 노드 (ND) 사이에 제어가능 임피던스 경로를 제공할 수 있다. 논리 회로는, IGFET (352) 의 소스 전극에서, 이 IGFET의 드레인 전극에서의 전위와 대략 동일할 수 있는 전위를 수신할 수 있는 대기 모드를 포함할 수 있다. 이러한 방법으로, 누설전류를 감소시킬 수 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 일반적으로, 반도체 집적회로에 관한 것으로, 특히, 반도체 메모리의 디코더 회로와 같은 복수의 입력부를 갖는 반도체 집적회로에 관한 것이다.
동적 램 (DRAM) 과 같은 반도체장치의 크기를 축소하기 위하여, 소자밀도를 증가시켜왔다. 회로 및 배선을 점차 소형화함에 따라, 더욱 낮은 전력소비에 대한 요청이 증대하고 있다. 전력소비를 감소시키는 한 방법으로, 온-칩 회로에 이용되는 내부 전원전압을 감소시키는 것이 있다.
일반적으로, 전원전압이 감소하는 경우, 게이트 지연 시간 (tPD) 이 증가하여, 장치 동작 속도가 감소한다. 게이트 지연 시간을 최소하기 위하여, 금속 산화물 반도체 전계효과 트랜지스터 (MOSFET) 와 같은 트랜지스터의 임계전압을 감소시킬 수 있다. 이는, 트랜스컨덕턴스 (gm) 를 증가시켜, 구동강도를 향상시킬 수 있는 효과를 가질 수 있다. 그러나, 임계전압을 작게 할 경우, 서브임계 (subthreshold) 전류가 증가하여, 대기시의 전류와 전력소비를 증가시킬 수 있다.
서브임계전류 문제를 개선하려는 방법을 일본 특개평 제 6-208790 (JP 6-208790) 에서 개시하고 있으며, 도 9를 통하여 설명한다. 도 9 에는, 종래 기술의 인버터 열을 설명하는 회로구조도를 도시한다. 각각의 인버터는 n형 MOSFET과 p형 MOSFET으로 이루어진 CMOS (상보성 금속 산화물 반도체) 인버터로 구성된다. 예를 들면, 초단 인버터는 n형 MOSFET (Q1) 과 p형 MOSFET (Q3) 으로 구성된다. 다음 단 인버터는 n형 MOSFET (Q2) 과 p형 MOSFET (Q4) 으로 구성된다.
도 9에 도시한 인버터 열에서는, 대기동안에 턴오프되는 트랜지스터의 임계전압이 증가되어, 대기시에 턴온되는 트랜지스터의 임계전압보다 크다. 이러한 예에서는, 반도체 장치가 대기시일 경우, 초단 인버터 (Q1 및 Q3) 에는, 논리 로우 (logic low) 가 입력된다. 이 상태에서는, n형 MOSFET (Q1) 과 p형 MOSFET (Q4) 이 턴오프된다. 따라서, n형 MOSFET (Q1) 은, n형 MOSFET (Q2) 의 임계전압 (VT2) 보다 높게 설정되는 임계전압 (VT1) 을 갖는다. 이와 마찬가지로, p형 MOSFET (Q4) 은, p형 MOSFET (Q3) 의 임계전압 (VT3) 보다 높게 설정되는 임계전압 (VT4) 을 갖는다.
이러한 방법으로, 초단 인버터 (Q1 및 Q3) 의 입력 신호가 로우일 경우, 인버터 열은 대기상태에 있다. 이러한 대기상태에서는, n형 MOSFET (Q1) 과 p형 MOSFET (Q4) 가 턴오프되는 반면, n형 MOSFET (Q2) 와 p형 MOSFET (Q3) 이 턴온된다. p형 트랜지스터 (Q3) 가 턴온된 상태에서는, p형 트랜지스터 (Q3) 를 통하여 전원으로 로우 임피던스 경로가 만들어진다. 그러나, n형 MOSFET (Q1) 은 하이 임계전압 (VT1) 을 갖기 때문에, 반임계 누설 전류가 감소한다. 따라서, 대기상태에서는, 전원으로부터 접지로의 전류누설이 감소한다. 초단 인버터 (Q1 및 Q3) 의 출력은 논리 하이이기 때문에, n형 MOSFET (Q2) 은 턴온되고, p형 MOSFET (Q4) 는 턴오프된다. n형 MOSFET (Q2) 가 턴온된 상태에서는, n형 MOSFET (Q2) 를 통하여 접지전위로 로우 임피던스 경로가 만들어진다. 그러나, p형 MOSFET (Q4) 는 하이 임계전압 (VT4) 을 갖기 때문에, 반임계 누설 전류가 감소한다. 따라서, 대기 상태에서는, 전원으로부터 접지로의 전류누설이 감소한다.
그러나, 일본 특개평 6-208790 에 개시된 방법은 결함들을 가질 수 있다. 예를 들면, 한 논리 게이트가 복수의 논리 게이트를 구동시키는 회로 시스템의 경우에서는, 게이트 지연 시간 (tPd) 과 대기시 전류를 효과적으로 개선시킬 수 없는 문제를 갖는다. 이러한 일례는, 반도체 메모리의 디코더를 고려하여 설명할 수 있다.
먼저, 게이트 지연 시간 (tPD) 을 개선할 수 없는지에 관한 이유를 설명한다.
도 10 (a) 를 참조하여, 반도체 메모리 장치에 사용된 종래 디코더의 회로도를 설명한다.
도 10 (a) 의 디코더는 일본 특개평 6-208790 에 개시된 방법을 사용한다. 이러한 경우에서는, 디코더가 대기상태인 경우, 턴오프되는 트랜지스터는 하이 임계 전압을 갖는다. 도 10 에서 도시한 바와 같이, 인버터 (510) 는 블록 선택 라인 (520) 을 구동시키는데 사용되는 구동회로이다. 인버터 (530) 는 메인 워드 라인 (540) 을 구동시키는데 사용되는 구동회로이다. 논리 회로 (550) 를 선택하는데, 블록 선택 라인 (520) 과 메인 워드 라인 (540) 을 사용한다. 서브-워드 라인을 구동하는데 논리 회로 (550) 를 사용한다. 복수의 블록 선택 라인 (520) 과 메인 워드 라인 (540) 을 서로 직교하게 배치한다. 메인 워드 라인 (540) 과 블록 선택 라인 (520) 의 교차점에는, 논리 회로 (550) 를 배치한다.
블록 선택 라인 (520) 을 컬럼 방향으로 복수의 논리 회로 (550) 에 접속한다. 따라서, 복수의 논리 회로 (550) 를 구동시키도록 인버터 (510) 가 구성된다. 부가적으로, 메인 워드 라인 (540) 을 로 (row) 방향으로 복수의 논리 회로 (550) 에 접속한다. 이와 마찬가지로, 복수의 논리 회로 (550) 를 구동시키도록 인버터 (530) 가 구성된다.
그러나, 인버터 (510 및 530) 각각은 복수의 논리 회로 (550) 를 구동시키지만, 블록 선택 라인 (520) 과 메인 워드 라인 (540) 으로부터 하이 논리 레벨을 수신한 논리 회로 (550) 만이 선택된다. 블록 선택 라인 (520) 또는 메인 워드 라인 (540) 으로부터 로우 논리 레벨을 수신하는 논리 회로 (550) 는 비선택 상태에 있다.
논리 회로 (550) 는, 블록 선택 라인 (520) 과 메인 워드 라인 (540) 상에수신되는 신호들의 논리 AND 출력을 생성하도록 함께 구성되는 인버터 (552) 와 NAND 게이트 (551) 로 이루어진다. 이 NAND 게이트 (551) 는 블록 선택 라인 (520) 과 메인 워드 라인 (540) 을 수신하여, 인버터 (552) 의 입력으로서 수신되는 출력을 발생시킨다. 이 인버터 (552) 는 서브 워드 라인 신호인 출력을 발생시킨다.
도 10 (b) 를 참조하여, NAND (551) 의 회로도를 설명한다. NAND (551) 는 p형 MOSFETs (5511 및 5512) 와 n형 MOSFETs (5513 및 5514) 를 갖는 CMOS NAND 게이트이다. p형 MOSFETs (5511) 은, 전원에 접속되는 소스, 출력부에 접속되는 드레인, 및 블록 선택 라인 (520) 에 접속되는 게이트를 갖는다. p형 MOSFETs (5512) 는 전원에 접속되는 소스, 출력부에 접속되는 드레인, 및 메인 워드 라인 (540) 에 접속되는 게이트를 갖는다. n형 MOSFETs (5513) 는 n형 MOSFETs (5514) 의 드레인에 접속되는 소스, 출력부에 접속되는 드레인, 및 블록 선택 라인 (520) 에 접속되는 게이트를 갖는다. n형 MOSFETs (5514) 는 접지에 접속되는 소스, 및 메인 워드 라인 (540) 에 접속되는 게이트를 갖는다.
도 10에 도시한 바와 같은 종래 디코더에서는, p형 MOSFETs (5511) 과 n형 MOSFETs (5513) 은 블록 선택 라인 (520) 상의 신호레벨에 따라 상보적 방식으로 스위칭될 것이다. 이와 마찬가지로, p형 MOSFETs (5512) 과 n형 MOSFETs (5514) 은 메인 워드 라인 (540) 상의 신호레벨에 따라 상보적 방식으로 스위칭될 것이다.
MOSFET가 턴온되는 경우의 MOSFET의 게이트 용량은 MOSFET가 턴오프되는 경우보다 상당히 크다. 블록 선택 라인 (520) 을 복수의 논리 회로 (550) 에 접속한다. 이 블록 선택 라인 (520) 을 p형 MOSFETs (5511) 과 n형 MOSFETs (5513) 에 접속하기 때문에, MOSFET가 항상 턴온된다. 이 블록 선택 라인 (520) 이 로우일 경우, p형 MOSFETs (5511) 은 턴온되고, 용량이 증가한다. 이 블록 선택 라인 (520) 이 하이일 경우, n형 MOSFETs (5513) 은 턴온되고, 용량이 증가한다. 따라서, 이 블록 선택 라인 (520) 상의 용량성 로드는 항상 비교적 크다. 이는, 인버터 (520) 의 게이트 지연 시간을 증가시킬 수 있고, 전체 회로 동작 속도에 영향을 줄 수 있다.
부가적으로, 감소된 전원전압을 보상하기 위하여 MOSFET의 임계전압을 감소시키는 경우, 스위칭 신호 변환시, 특정 MOSFET은 더욱 신속하게 턴온하여, 게이트 용량을 더 빨리 증가시킨다. 이는, MOSFET의 게이트를 구동시키는데 필요한 전체 전하를 증가시킬 수 있고, 논리 게이트 지연 시간 (tPD) 을 추가로 증가시킬 수 있다. 따라서, 예를 들면, 디코더와 같은 회로에 종래 방법을 사용한다면, 감소된 전원전압을 보상하기 위하여 MOSFET의 임계전압을 감소시킬 경우, 논리 게이트 지연 시간 (tPD) 을 효과적으로 개선시키지 못한다.
다음, 대기시 전류를 개선시킬 수 없는 이유를 설명한다.
도 10에서 도시한 종래 디코더 구성에서는, 블록 선택 라인 (520) 이 로우일 경우, 회로는 대기상태에 있을 수 있다. 그러나, 메인 워드 라인 (540) 은 하이일 수 있다. 이러한 경우에서는, n형 MOSFET (5513) 은 턴오프되고, p형 MOSFET (5511) 은 턴온된다. 또한, p형 MOSFET (5512) 는 턴오프되고, n형 MOSFET (5514) 은 턴온된다. 따라서, 전원에 상당하는 전위차를 이 n형 MOSFET (5513) 의 드레인과 소스 사이에 인가한다. 이에 의해, 반임계전류가 전원으로부터 n형 MOSFET (5513) 을 통하여 접지로 흐른다. 반도체 메모리의 경우에서는, 로 디코더는 복수의 논리 회로 (550) 를 구비하기 때문에, 대기시에 턴온되는 트랜지스터의 임계전압이 비교적 높은 하이인 경우에도, 대기시 전류를 효과적으로 개선시키는데 문제로 된다.
이러한 과제의 관점에서, 감소된 전원전압에 관련하여 트랜지스터의 임계전압이 감소되는 경우에도, 게이트 지연 시간을 효과적으로 개선시킬 수 있는 반도체 집적회로를 제공하는 것이 요청된다. 또한, 감소된 전원전압에 관련하여 트랜지스터의 임계전압이 감소되는 경우에도, 대기시 전류를 효율적으로 감소시키는 것이 요청된다. 또한, 한 드라이버 회로가 복수의 논리회로를 구동시키는 반도체 메모리의 디코더와 같은 회로에 이러한 개선된 특성을 제공하는 것이 요청된다.
도 1은 제 1 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 2는 논리 회로의 n형 IGFET 의 임계전압 (VTN1) 과 게이트 지연 시간의 편차 (△tPD) 사이의 관계를 도시하는 그래프.
도 3은 제 2 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 4는 제 3 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 5는 제 4 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 6(a) 는 제 5 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 6(b) 는 대기 상태에서 논리 회로의 일부분의 상태를 도시하는 회로도.
도 7은 제 6 실시형태에 따른 반도체 집적회로의 구성을 도시하는 회로도.
도 8(a) 내지 (c) 는 논리 회로의 구성을 도시하는 회로도.
도 9는 종래의 인버터 열을 도시하는 회로도.
도 10(a) 는 반도체 메모리 장치에 사용되는 종래 디코더의 구성을 도시하는 회로도.
도 10(b) 는 종래 NAND 게이트의 구성을 도시하는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
100, 100A, 1001, 1002, 310, 310A, 310B : 구동회로
101, 101A, 351, 311A, 311B, 353P : p형 MOS 전계효과 트랜지스터
102, 102A, 352, 3521, 3522 : n형 MOS 전계효과 트랜지스터
312A, 312B, 353N : n형 MOS 전계효과 트랜지스터
100C, 310C : NAND 게이트 350, 350A, 3500 : 논리 회로
353 : 인버터 ND : 출력 노드
NE : 접속 노드
본 실시형태에 따르면, 반도체 집적회로는 감소되는 전압공급을 보상할 수 있는 감소된 임계전압을 갖는 절연 게이트 전계효과 트랜지스터 (IGFET) 를 가진 논리 회로를 구비할 수 있다. 이 IGFET는 게이트 단자에서 신호 라인을 수신할 수 있어, 신호 라인과 노드 사이에 제어가능 임피던스 경로를 제공할 수 있다. 논리 회로는, IGFET의 소스 전극에서는, 이 IGFET의 드레인 전극에서의 전위와 대략 동일할 수 있는 전위를 수신할 수 있는 대기 모드를 포함할 수 있다. 이러한 방법으로, 누설전류를 감소시킬 수 있다.
본 실시형태의 일 태양에 따르면, 반도체 집적회로는, 제 1 구동회로로부터 제 1 신호 라인을 수신하기 위해 연결되는 복수의 논리회로를 구비할 수 있다. 각각의 논리 회로는 제 1 임계전압을 갖는 제 1 도전형 IGFET, 제 2 임계전압을 갖는 제 2 도전형 IGFET, 및 출력 노드를 구비할 수 있다. 이 제 1 임계전압은 제 2 임계전압보다 작을 수 있다. 이 제 1 도전형 IGFET는 제 1 신호 라인을 수신하기 위해 연결되는 게이트 전극을 가질 수 있어, 복수의 제 2 신호 라인들중 하나와 출력 노드 사이에 제 1 제어가능 임피던스 경로를 제공할 수 있다.
본 실시형태의 다른 태양에 따르면, 각각의 논리회로는 전원과 출력 노드 사이에 연결되는 로드 장치를 포함할 수 있어, 출력 노드에 전하를 공급한다.
본 실시형태의 다른 태양에 따르면, 논리 회로가 비선택상태에 있는 경우, 제 1 도전형 IGFET는, 제 1 임계전압보다 작을 수 있는, 소스 전극과 드레인 전극 사이의 전위차를 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 논리 회로가 비선택상태에 있는 경우, 제 1 도전형 IGFET 는, 드레인 전극에서의 전위와 실질적으로 동일할 수 있는 소스 전극에서의 전위를 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 각각의 논리 회로는 출력 노드를 수신하기 위해 연결되는 입력부를 갖는 인버터를 포함할 수 있다. 이 인버터는 제 1 도전형 IGFET와, 제 2 도전형 IGFET를 구비할 수 있다. 제 2 도전형 IGFET는 일반적인 제 2 도전형 IGFET 보다 높을 수 있는 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 각각의 제 2 신호 라인은 제 1 임계전압을 뺀 전원의 대략적인 최대 전압으로 복수의 제 2 구동회로들중 하나에 의해 구동될 수 있다.
본 실시형태의 다른 태양에 따르면, 각각의 제 2 신호 라인은 복수의 제 2 구동회로들중 하나에 의해 구동될 수 있다. 각각의 제 2 구동회로는 제 2 신호 라인을 구동하는 인버터를 형성하기 위해 배치되는 제 1 도전형 IGFET과 제 2 도전형 IGFET를 구비할 수 있다. 제 1 구동회로는 제 1 신호 라인을 구동하는 인버터를 형성하기 위해 배치되는 제 1 도전형 IGFET과 제 2 도전형 IGFET를 구비할 수 있다. 제 1 구동회로에 있는 제 2 도전형 IGFET는 반도체 집적회로상의 일반적인 제 2 도전형 IGFET보다 더 높은 임계전압을 가질 수 있다. 제 2 구동회로에 있는 제 1 도전형 IGFET는 반도체 집적회로상의 일반적인 제 1 도전형 IGFET보다 더 높은 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 복수의 논리 회로는 제 3 구동회로로부터 제 3 신호 라인을 수신하기 위해 연결될 수 있다. 각각의 논리 회로는, 제 3 신호 라인을 수신하기 위해 연결되는 게이트 전극을 가져, 제 1 제어가능 임피던스 경로와 출력 노드 사이에 제 2 제어가능 임피던스 경로를 제공하는 제 1 도전형 IGFET를 포함할 수 있다.
본 실시형태의 다른 태양에 따르면, 제 1 도전형 IGFETs 사이의 접속 노드는 충전 IGFET에 의해 충전될 수 있어, 부동상태를 방지할 수 있다.
본 실시형태의 다른 태양에 따르면, 반도체 집적회로는 제 2 신호 라인에 직교하게 배치되는 제 1 신호 라인을 구비할 수 있다. 논리 회로는, 제 1 신호 라인에 연결되는 제어 게이트를 가져, 제 2 신호 라인과 충전 노드 사이에 제 1 제어가능 임피던스 경로를 제공하는 제 1 도전형 IGFET를 구비할 수 있다. 제 2 도전형 IGFET는 제 1 기준전위와 충전 노드 사이에 연결될 수 있어, 충전 노드에 전하를 공급할 수 있다. 제 1 도전형 IGFET는 반도체 집적회로상의 일반적인 제 1 도전형 IGFET의 임계전압보다 낮을 수 있는 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 동작의 대기모드에서는, 제 1 신호 라인은 제 1 논리 레벨일 수 있고, 제 2 신호 라인은 제 2 논리 레벨일 수 있다.
본 실시형태의 다른 태양에 따르면, 제 1 논리 레벨은 로우 논리 레벨일 수 있고, 제 2 논리 레벨은 하이 논리 레벨일 수 있다. 제 1 도전형은 n형일 수 있다.
본 실시형태의 다른 태양에 따르면, 제 1 구동회로는 제 2 도전형 IGFET를 구비할 수 있다. 이 제 2 도전형 IGFET는 제 1 기준 전위와 제 1 신호 라인 사이에 연결되는 제어가능 임피던스 경로를 가질 수 있다. 제 2 도전형 IGFET는, 반도체 집적회로상의 일반적인 제 2 도전형 IGFET의 임계전압보다 높을 수 있는 임계전압을 가질 수 있다. 제 2 구동회로는 제 1 도전형 IGFET를 구비할 수 있다. 제 1 도전형 IGFET는 제 2 기준 전위와 제 2 신호 라인 사이에 연결되는 제어가능 임피던스 경로를 가질 수 있다. 제 1 도전형 IGFET는, 반도체 집적회로상의 일반적인 제 1 도전형 IGFET의 임계전압보다 높을 수 있는 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 반도체 집적회로는, 충전 노드가 제 2 신호 라인과 동일한 전위를 실질적으로 갖는 대기모드를 포함할 수 있다.
본 실시형태의 다른 태양에 따르면, 논리 회로는 충전 노드를 수신하기 위해 연결되는 게이트를 갖는 제 2 도전형 IGFET를 구비할 수 있어, 제 1 기준 전위와 논리 회로 출력 노드 사이에 제어가능 임피던스 경로를 제공할 수 있다. 이 제 2 도전형 IGFET는, 반도체 집적회로상의 일반적인 제 2 도전형 IGFET의 임계전압보다 높을 수 있는 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 반도체 집적회로는 복수의 제 2 신호 라인과 직교하게 배치되는 제 1 신호 라인을 구비할 수 있다. 이 반도체 집적회로는 복수의 논리 회로와 복수의 제 2 신호 구동회로를 구비할 수 있다. 각각의 논리 회로는 제 1 신호 라인을 수신하기 위해 연결되는 제어 게이트를 갖는 제 1의 제 1 도전형 IGFET를 구비할 수 있어, 논리 회로 노드와 복수의 제 2 신호 라인들중 하나 사이에 제어가능 임피던스 경로를 제공할 수 있다. 각각의 제 제 2 신호 구동회로는 제 1 기준전위와 복수의 제 2 신호 라인들중 하나 사이에 연결되는 제어가능 임피던스 경로를 갖는 제 1 도전형의 제 1의 제 2 신호 구동 IGFET를 구비할 수 있다. 이 제 1 IGFET는 제 1의 제 2 신호 구동 IGFET의 임계전압보다 낮은 임계전압을 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 각각의 제 2 신호 구동회로는 칩 선택 신호를 수신하기 위해 연결될 수 있다.
본 실시형태의 다른 태양에 따르면, 반도체 집적회로는 복수의 서브워드 라인을 포함하는 반도체 메모리 장치일 수 있다. 각각의 논리 회로는 복수의 서브워드 라인들중 하나에 연결되는 논리회로 출력부를 가질 수 있다.
본 실시형태의 다른 태양에 따르면, 제 1 서브어레이와 관련되는 서브워드 라인을 제공하기 위해 복수의 논리 회로를 연결할 수 있다. 복수의 제 2 신호 라인과 직교하게 제 3 신호 라인을 배치할 수 있다. 반도체 집적회로는 복수의 제 2 논리 회로를 구비할 수 있다. 각각의 논리 회로는 제 3 신호 라인을 수신하기 위해 연결되는 제어 게이트를 갖는 제 1의 제 1 도전형 IGFET를 구비할 수 있어, 논리 회로 노드와 복수의 제 2 신호 라인들중 하나 사이에 제어가능 임피던스 경로를 제공할 수 있다. 제 2 서브어레이와 관련되는 서브워드 라인을 제공하기 위해 복수의 제 2 논리 회로를 연결할 수 있다.
본 실시형태의 다른 태양에 따르면, 반도체 집적회로는 동적 램일 수 있고, 제 1 및 제 2 신호 라인은 디코딩된 어드레스 정보를 포함할 수 있다.
(실시형태)
다음, 본 발명의 다양한 실시형태를 여러 도면을 통하여 상세히 설명한다.
제 1 실시형태
도 1을 참조하여, 제 1 실시형태에 따른 반도체 집적회로의 구성을 설명한다.
도 1의 반도체 집적회로는 반도체 메모리에 사용되는 디코더일 수 있다. 이 디코더는 논리 회로 (350) 와 유사할 수 있는 복수의 논리 회로를 구비할 수 있다. (논리 회로 (350) 와 같은) 논리 회로들은 수신되는 어드레스 신호의 값에따라 선택 상태에 있는 그룹 및 비선택 상태에 있는 그룹을 포함할 수 있다.
도 1의 반도체 메모리 회로는 구동회로 (100), 구동회로 (310) 및 논리 회로 (350) 를 구비할 수 있다. 이 구동회로 (100) 는 신호 라인 (340) 을 구동시킬 수 있다. 이 신호 라인 (340) 은 반도체 메모리의 블록 선택에 사용될 수 있다. 이 신호 라인 (340) 은 입력부로서 컬럼 방향으로 (논리 회로 (350) 와 같은) 복수의 논리 회로에 접속될 수 있다. 구동회로 (310) 는 신호 라인 (320) 을 구동시킬 수 있다. 이 신호 라인 (320) 은 반도체 메모리의 메인 워드 라인일 수 있다. 이 신호 라인 (320) 은 입력부로서 로 방향으로 (논리 회로 (350) 와 같은) 복수의 논리 회로에 접속될 수 있다.
이 구동회로 (100) 는 p형 IGFET (절연 게이트 전계효과 트랜지스터) (101) 과 n형 IGFET (102) 를 구비할 수 있다. p형 IGFET (101) 는 전원에 접속되는 소스, 신호 라인 (340) 에 접속되는 드레인, 및 입력신호를 수신하기 위해 접속되는 게이트를 가질 수 있다. n형 IGFET (102) 는 접지에 접속되는 소스, 신호 라인 (340) 에 접속되는 드레인, 및 입력 신호를 수신하기 위해 p형 IGFET (101) 의 게이트에 공통으로 접속되는 게이트를 가질 수 있다.
이 구동회로 (310) 는 신호 라인 (320) 을 구동시킬 수 있다. 논리 회로 (350) 가 배치될 수 있는 영역에 서로 직교하게 교차하기 위해 신호 라인 (320) 과 신호 라인 (340) 을 배치할 수 있다. 이러한 방법으로, 이 신호 라인 (320) 은 논리 회로 (350) 에 하나의 입력을 공급할 수 있고, 이 신호 라인 (340) 은 논리 회로 (350) 에 또 다른 하나의 입력을 공급할 수 있다.
(논리 회로 (350) 와 같은) 논리 회로들의 그룹을 신호 라인 (340) 에 공통으로 접속할 수 있다. 이 신호 라인 (340) 이 선택상태일 경우 (논리 하이인 경우) , (신호 라인 (320) 과 같은) 메인 워드 라인에 기초하여 (논리 회로 (350) 와 같은) 논리 회로들중의 하나를 선택할 수 있다. 복수의 신호 라인 (320) 은 로 방향으로 구동할 수 있다. 이와 마찬가지로, 복수의 신호 라인 (340) 은 컬럼 방향으로 구동할 수 있다.
따라서, 구동회로 (100) 가 복수의 논리 회로 (350) 를 구동시키기 위해, 도 1에 도시한 바와 같은 디코더를 구성할 수 있다. 신호 라인 (340) 이 하이일 경우, 이 논리 회로 (350) 들은 선택상태하의 논리 회로들과 비선택상태하의 논리회로들로 나누어질 수 있다.
이 논리 회로 (350) 는 서브워드 구동회로일 수 있어, 서브워드 라인 (360) 을 구동시킬 수 있다. 이 논리 회로 (350) 는 p형 IGFET (351) , n형 IGFET (352) , 및 인버터 (353) 를 구비할 수 있다. 이 p형 IGFET (351) 는 전원에 접속되는 소스, 노드 (ND) 에 접속되는 드레인, 및 접지에 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (352) 는 신호 라인 (320) 에 접속되는 소스, 노드 (ND) 에 접속되는 드레인, 및 신호 라인 (340) 에 접속되는 게이트를 가질 수 있다. n형 IGFET (352) 는 감소된 임계전압을 가질 수 있다. 이 인버터 (353) 는 노드 (ND) 에 접속되는 입력부와 서브워드 라인 (360) 에 접속되는 출력부를 가질 수 있다.
이 p형 IGFET (351) 는 항상 턴온되어, 사전충전 (pre-charge) 동작 동안에 충전 노드 (ND) 에 로드로서 작용할 수 있다. 이 n형 IGFET (352) 는,논리 회로 (350) 가 선택될 때마다 방전 노드 (ND) 로서 작용할 수 있다.
감소된 임계전압을 갖는 n형 IGFET (352) 를 제공함으로써, 전원전압이 감소할 경우, 논리 회로 (350) 의 동작 마진을 개선시킬 수 있다. 또한, 이 n형 IGFET (352) 의 트랜스컨덕턴스를 개선시킬 수 있다. 따라서, 이 n형 IGFET (352) 의 게이트 폭을 비교적 작게 설계할 경우에도, 전류 구동 능력을 지속시킬 수 있다. 제 1 실시형태에 대하여, 이 n형 IGFET (352) 의 임계전압을 감소시켜 n형 IGFET (352) 의 게이트 폭을 비교적 작게하여, 게이트 면적과 용량을 감소시킬 수 있다.
다음, 제 1 실시형태의 동작을 설명한다.
먼저, 로우 레벨을 구동회로 (310) 의 입력부에 인가할 수 있다. 그 결과, 신호 라인 (320) 이 하이가 될 수 있다. 또한, 하이 레벨을 구동회로 (100) 의 입력부에 인가할 수 있다. 그 결과, 신호 라인 (340) 이 로우가 될 수 있다. 신호 라인 (340) 이 로우인 상태에서는, n형 IGFET (352) 이 턴오프 (비선택 상태) 가 될 수 있다. n형 IGFET (352) 이 턴오프되기 때문에, 이 n형 IGFET (352) 의 게이트의 용량은, n형 IGFET (352) 가 턴온인 경우보다, 대략 40%정도 작을 수 있다. 또한, 이 n형 IGFET (352) 의 게이트 면적이 작기 때문에, 신호 라인 (340) 상의 용량성 로드가, 감소된 값을 가질 수 있다.
따라서, 비선택되는 논리 회로 (350) 에서는, n형 IGFET (352) 의 소스 전극과 게이트 전극 사이의 전위차가, n형 IGFET (352) 의 임계전압 (VTN1) 보다 작을 수 있다. 또한, 하이 레벨을 신호 라인 (320) 에 인가함으로써, n형 IGFET (352) 의 소스 전극과 드레인 전극에서의 전위가 대략 동일할 수 있다. 이러한 방법으로는, 반임계 누설 전류를 제거할 수 있다. p형 IGFET (351) 는 로드 장치로서 작용하여, n형 IGFET (352) 가 턴오프된 경우, 노드 (ND) 를 하이 레벨로 유지시킬 수 있다.
다음, 디코더 (도시 생략) 가 어드레스를 수신하여, 어드레스 값에 따라, 구동회로 (310) 가 (신호 라인 (320) 과 같은) 신호 라인을 로우 레벨로 구동시킬 수 있다. 구동회로 (100) 에 접속되는 논리 회로의 한 인접 그룹에서는, 복수의 신호 라인 (320) 들중 단지 하나의 신호 라인 (320) 이 로우로 될 수 있다. 또한, 대략적으로 동시에, 이 구동회로 (100) 는 신호 라인 (340) 을 하이로 구동시킬 수 있다. 이 신호 라인 (340) 의 용량성 로드는 위에서 설명한 바와 같이 감소된 용량 상태에 있기 때문에, 이 구동회로 (100) 는 비교적 고속으로 신호 라인 (340) 을 구동시킬 수 있다.
신호 라인 (320) 이 로우 레벨이고 신호 라인 (340) 이 하이 레벨일 경우, n형 IGFET (352) 는 턴온될 수 있다. 이러한 방법으로, 신호 라인 (320) 의 로우 레벨을 인가하여 노드 (ND) 를 로우 레벨로 풀링한다. 따라서, 서브워드 라인 (360) 을 하이로 풀링시킬 수 있고, 서브워드 라인 (360) 에 접속되는 메모리 셀의 로(row)를 선택할 수도 있다.
신호 라인 (340) 에 접속되는 복수의 논리 회로 (350) 들중 단지 하나만이, 턴온된 n형 IGFET (352) 를 가질 수 있다. 이는, 복수의 논리 회로 (350) 들중 단지 하나만이 소스 단자에서 로우 레벨 신호 라인 (320) 을 수신하는 n형 IGFET (352) 를 가질 수 있기 때문이다. 비선택되는 논리 회로 (350) 의 n형 IGFET (352) 의 소스가 하이 레벨인 경우, 비선택되는 논리 회로 (350) 의 n형 IGFET (352) 의 게이트의 전위는 소스 전압보다 큰 임계전압이 될 수 없다. 각각의 비선택되는 논리 회로 (350) 의 n형 IGFET (352) 의 드레인 (노드 (ND) ) 은 p형 IGFET (351) 에 의해 하이 레벨로 풀링된 상태를 유지한다. 따라서, 선택되는 논리 회로 (350) 는 턴온되는 n형 IGFET (352) 를 가질 수 있고, 증가되는 게이트 용량을 갖는다. 이에 의해, 이 구동회로 (100) 는 항상 신호 라인 (340) 을 비교적 고속으로 구동시킬 수 있어, 게이트 지연 시간 (tPD) 을 감소시킬 수 있다.
위에서 설명한 바와 같이, 신호 라인 (340) 상의 용량 로드를 감소시킴으로써, 구동회로 (100) 의 구동 능력을 조절할 수 있다. 이러한 방법으로, IGFETs (101 및 102) 의 게이트 폭을 감소시킬 수 있다. 이것은 구동회로 (100) 에 입력되는 신호의 용량 로드를 감소시킬 수 있다. 따라서, 구동회로 (100) 에 입력되는 신호의 지연시간을 감소시켜, 반도체 집적회로의 전체 속도 경로를 개선시킬 수 있다.
도 2를 참조하여, n형 IGFET (352) 의 임계전압 (VTN1) 과 게이트 지연 시간의 편차 (△tPD) 사이의 관계를 도시하는 그래프를 설명한다. 도 2에 도시한 그래프에서는, 논리 회로 (350) 의 n형 IGFET (352) 의 임계전압을 횡축으로 도시하고 있다. 게이트 지연 시간의 편차 (△tPD) 는 종축으로 도시하고 있으며, 구동회로 (100) 의 입력부로부터 인버터 (353) 의 입력부로의 신호 전파 시간의 감소하고 있다. 그래프에 도시하는 바와 같이, 임계전압 (VTN1) 이 더 낮게 될때, 게이트 지연 시간 (tPD) 을 감소시킬 수 있다.
제 1 실시형태의 구성에서 설명한 바와 같이, n형 IGFET (352) 의 임계전압 (VTN1) 을 감소시킬 수 있다. 이러한 방법으로, 논리 회로 (350) 의 동작 마진을 개선시킬 수 있다. 이러한 개선에 의해, 전원 전위가 감소할 경우, 충분한 동작마진을 제공할 수 있다. 이러한 방법으로, 더욱 낮은 전원 전압을 사용할 수 있다.
부가적으로, n형 IGFET (352) 의 게이트 폭을 감소시켜, 게이트 면적을 감소시킬 수 있다. 이것은 감소된 게이트 용량을 제공한다. 이러한 논리 회로 (350) 의 구성은 대부분의 복수의 논리 회로 (350) 가, 턴오프되는 n형 IGFET (352) 를 가지게끔 할 수 있다. 이는, 신호 라인 (340) 상의 부하 용량을 감소시킨다. 제 1 실시형태로 설명된 실시예에서는, 신호 라인 (340) 에 접속되는 복수의 논리 회로 (350) 들중 단지 하나만이, 턴온된 n형 IGFET를 가질 수 있다. 이러한 방법으로, 구동회로 (100) 는 신호 라인 (340) 을 신속하게 구동시킬 수 있어, 신호 지연 시간을 감소시킬 수 있다.
신호 라인 (340) 상의 용량 로드의 감소에 응답하여, 이 구동회로 (100) 에 있는 IGFETs (101 및 102) 의 게이트 폭을 감소시킬 수 있다. 이러한 방법으로, 반도체 집적회로 내의 신호 전파 속도를 개선시킬 수 있다.
또한, 비선택된 논리 회로 (350) 에 있는 n형 IGFET (352) 의 소스 및 드레인의 전위를 대략 동일하게 할 수 있다. 이러한 방법으로, 반임계전류를 감소시킬 수 있어, 전체 전류 소비를 효과적으로 감소시킬 수 있다. 또한, 대기 동작에서는, 모든 논리 회로 (350) 에 있는 n형 IGFET (352) 의 소스 및 드레인의 전위를 대략 동일하게 할 수 있어, 대기시 전류 소비를 감소시킬 수 있다.
제 2 실시형태
다음, 도 3을 참조하여, 제 2 실시형태에 따른 반도체 집적회로의 구성을 설명한다.
도 3의 반도체 집적회로는, 구동회로 (100A 및 310A) 가 구동회로 (100 및 310) 대신에 사용되는 것을 제외하면, 도 1의 반도체 집적회로와 유사할 수 있다.
구동회로 (310A) 는 p형 IGFET (311A) 와 n형 IGFET (312A) 를 가진 인버터를 구비할 수 있다. 이 p형 IGFET (311A) 는 전원에 접속되는 소스, 신호 라인 (320) 에 접속되는 드레인, 입력 신호를 수신하기 위해 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (312A) 는 접지에 접속되는 소스, 신호 라인 (320) 에 접속되는 드레인, 및 입력 신호를 수신하기 위해 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (312A) 는 정상 n형 IGFET 보다 높은 임계전압을 가질 수 있다.
구동회로 (100A) 는 p형 IGFET (절연 게이트 전계효과 트랜지스터; 101A) 와 n형 IGFET (102A) 를 구비할 수 있다. 이 p형 IGFET (101A) 는 전원에 접속되는 소스, 신호 라인 (340) 에 접속되는 드레인, 및 입력신호를 수신하기 위해 접속되는 게이트를 가질 수 있다. 이 p형 IGFET (101A) 는 정상 p형 IGFET 보다 높은 임계전압을 가질 수 있다. 이 n형 IGFET (102A) 는 접지에 접속되는 소스, 신호 라인 (340) 에 접속되는 드레인, 및 입력 신호를 수신하기 위해 p형 IGFET (101A) 의 게이트에 공통으로 접속되는 게이트를 가질 수 있다.
다음, 제 2 실시형태의 동작을 설명한다.
도 3에 도시한 제 2 실시형태의 구성에서는, 구동회로 (310A) 는 정상 임계전압보다 높은 임계전압을 가진 n형 IGFET (312A) 를 구비할 수 있다. 이는, 인버터로 이루어진 구동회로 (310A) 의 입력 임계전압을 증가시킬 수 있다. 이러한 방법으로, 신호 라인 (320) 을 더욱 신속하게 로우로부터 하이로 구동시킬 수 있다. 또한, 구동회로 (100A) 는 정상 임계전압보다 높은 임계전압을 가진 p형 IGFET (101A) 를 구비할 수 있다. 이는, 인버터로 이루어진 구동회로 (100A) 의 입력 임계전압을 감소시킬 수 있다. 이러한 방법으로, 신호 라인 (340) 을 더욱 신속하게 하이로부터 로우로 구동시킬 수 있다.
신호 라인 (340) 을 로우로 구동시키는 속도, 및 신호 라인 (320) 을 하이로 구동시키는 속도를 개선시킴으로써, 논리 회로 (350) 를 더욱 신속하게 비선택 상태로 설정할 수 있다. 이러한 방법으로, 서브워드 라인 (360) 의 다중선택 위험성을 경감시킬 수 있다.
부가적으로, 대기 상태에서는, 구동회로 (310A) 가 신호 라인 (320) 을 하이 레벨로 구동시킬 수 있고, 구동회로 (100A) 가 신호 라인 (340) 을 로우 레벨로 구동시킬 수 있다. 이러한 상태에서는, 논리 회로 (350) 는 비선택상태에 있을 수 있어, n형 IGFET (352) 의 반임계전류를 감소시킬 수 있다. 이는, n형 IGFET (352) 의 소스 및 드레인에 동일 전위를 실질적으로 인가한 상태에서, n형 IGFET (352) 를 턴오프함으로써 달성될 수 있다. 이에 의해, 논리 회로 (350) 에서의 대기시 전류 소비를 감소시킬 수 있다.
또한, 대기 상태에 있는 동안, 하이 전위를 구동회로 (310A) 의 입력부에 인가할 수 있다. 따라서, p형 IGFET (311A) 는 턴온될 수 있고, n형 IGFET (312A) 는 턴오프될 수 있다. 이러한 경우에는, 접지 전위를 소스에 인가한 상태에서, 전원전위를 n형 IGFET (312A) 의 드레인에 인가할 수 있다. 그러나, n형 IGFET (312A) 는 하이 임계전압을 갖기 때문에, 반임계전류를 감소시킬 수 있다. 이에 의해, 대기시 전류 소비를 감소시킬 수 있다.
이와 마찬가지로, 대기 상태에 있는 동안, 하이 전위를 구동회로 (100A) 의 입력부에 인가할 수 있다. p형 IGFET (101A) 는 턴오프될 수 있고, n형 IGFET (102A) 는 턴온될 수 있다. 이러한 경우에는, 접지 전위를 소스에 인가한 상태에서, 전원전위를 p형 IGFET (101A) 의 드레인에 인가할 수 있다. 그러나, p형 IGFET (102A) 는 하이 임계전압을 갖기 때문에, 반임계전류를 감소시킬 수 있다. 이에 의해, 대기시 전류 소비를 감소시킬 수 있다.
따라서, 제 2 실시형태에 따르면, 구동회로 (100A 및 310A) 의 대기시 전류를 감소시킬 수 있다.
제 3 실시형태
다음, 도 4를 참조하여, 제 3 실시형태에 따른 반도체 집적회로의 구성을 설명한다.
제 3 실시형태의 반도체 집적회로에서는, 논리 회로의 누설 전류를 감소시킬 수 있다.
도 4의 반도체 집적회로는, 논리회로 (350A) 가 논리회로 (350) 대신에 사용되는 것을 제외하면, 도 1의 반도체 집적회로와 유사할 수 있다.
논리회로 (350A) 는 n형 IGFET (352 및 353N) 와 p형 IGFET (351 및 353P) 를 구비할 수 있다. 이 p형 IGFET (351) 는 전원에 접속되는 소스, 노드 (ND) 에 접속되는 드레인, 접지에 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (352) 는 신호 라인 (320) 에 접속되는 소스, 노드 (ND) 에 접속되는 드레인, 및 신호 라인 (340) 에 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (353N) 는 접지에 접속되는 소스, 서브워드 라인 (360) 에 접속되는 드레인, 및 노드 (ND) 에 접속되는 게이트를 가질 수 있다. 이 p형 IGFET (353P) 는 전원에 접속되는 소스, 서브워드 라인 (360) 에 접속되는 드레인, 및 노드 (ND) 에 접속되는 게이트를 가질 수 있다. 이 p형 IGFET (353P) 는 증가된 임계전압을 가질 수 있다. n형 IGFET (353N) 와 p형 IGFET (353P) 는 입력부로서 노드 (ND) 를 수신하는 인버터로서 통합적으로 동작할 수 있고, 출력부로서 서브워드 라인 (360) 을 제공한다. 증가된 임계전압을 갖는 p형 IGFET (353P) 를 제공함으로써, 반임계전류를 감소시킬 수 있다.
다음, 제 3 실시형태의 동작을 설명한다.
대기 상태에서는, 신호 라인 (340) 이 로우로 되고, 신호 라인 (320) 이 하이로 될 수 있다. 이 신호 라인 (340) 을 로우 레벨로 한 경우에, n형 IGFET (352) 가 턴오프될 수 있다. 로드 장치로서 작용할 수 있는 p형 IGFET (351) 는 노드 (ND) 를 하이로 유지시킬 수 있다. 이러한 방법으로, n형 IGFET (352) 의 소스 및 드레인 단자는 실질적으로 동일한 전위를 가질 수 있어, 반임계전류를감소시킬 수 있다.
노드 (ND) 를 하이 레벨로 할 경우, p형 IGFET (353P) 는 턴오프될 수 있고, n형 IGFET (353N) 는 턴온될 수 있다. 이러한 방법으로, 서브워드 라인 (360) 은 로우 레벨로 될 수 있다. 따라서, p형 IGFET (353P) 의 소스는 전원 전위로 될 수 있고, 드레인은 접지 전위로 될 수 있다. 그러나, p형 IGFET (353P) 가 하이 임계전압을 갖기 때문에, 반임계 전류를 감소시킬 수 있다.
제 3 실시형태에서 설명한 바와 같이, 논리 회로 (350A) 에서는, 반임계전류를 감소시킬 수 있다. 이는, 메모리에 대해 데이터를 판독 및/또는 기록하는 동안에 대기상태에 및 비선택 상태에 적용할 수 있다.
제 4 실시형태
다음, 도 5를 참조하여, 제 4 실시형태에 따른 반도체 집적회로의 구성을 설명한다.
도 5의 반도체 집적회로는, 구동회로 (310B) 가 구동회로 (310) 대신에 사용되는 것을 제외하면, 도 1의 반도체 집적회로와 유사할 수 있다.
구동회로 (310B) 는 n형 IGFET (311B) 와 n형 IGFET (312B) 를 구비할 수 있다. 이 n형 IGFET (311B) 는 전원에 접속되는 드레인, 신호 라인 (320) 에 접속되는 소스, 입력 신호에 접속되는 게이트를 가질 수 있다. 이 n형 IGFET (312B) 는 접지에 접속되는 소스, 신호 라인 (320) 에 접속되는 드레인, 및 입력 신호에 접속되는 게이트를 가질 수 있다.
구동회로 (310B) 는 상보성있는 n형 IGFET (311B, 312B) 의 게이트에서 입력신호를 수신할 수 있다. 이 n형 IGFET (311B, 312B) 는 신호 라인 (320) 상에 신호를 공급할 수 있는 인버터를 구성할 수 있다. 신호 라인 (320) 상에 공급된 신호는, 하이레벨이 n형 IGFET (311B) 의 임계전압만큼 전압을 떨어트릴 수 있는 점에서, 감소된 전압 진폭을 가질 수 있다. 이 n형 IGFET (311B) 의 임계전압은 논리 회로 (350) 에 있는 n형 IGFET (352) 의 임계전압과 대략 동일할 수있다.
다음, 제 4 실시형태의 동작을 설명한다.
n형 IGFET (311B) 의 게이트가 하이 레벨인 경우, n형 IGFET (311B) 는 턴온될 수 있다. 이와 동시에, n형 IGFET (312B) 의 게이트가 로우 레벨인 경우, n형 IGFET (312B) 는 턴오프될 수 있다. 이러한 방법으로, 신호 라인 (320) 은 n형 IGFET (311B) 의 임계전압을 뺀 전원 전위, 즉, VDD-VTN으로 될 수 있다.
이 신호 라인 (320) 상의 전위 (VDD-VTN) 를 논리 회로 (350) 에 있는 n형 IGFET (352) 의 소스에 인가할 수 있다. 이 n형 IGFET (352) 의 임계전압은 n형 IGFET (311B) 의 임계전압과 대략 동일하기 때문에, n형 IGFET (352) 의 게이트와 소스 사이의 전위차는 n형 IGFET (352) 의 임계전압과 대략 동일할 수 있다. 따라서, 이 n형 IGFET (352) 는 턴오프될 수 있다.
n형 IGFET (311B) 의 게이트가 로우 레벨인 경우, n형 IGFET (311B) 는 턴오프될 수 있다. 이와 동시에, n형 IGFET (312B) 의 게이트가 하이 레벨인 경우, n형 IGFET (312B) 는 턴온될 수 있다. 이러한 방법으로, 신호 라인 (320) 은로우 레벨로 될 수 있다. 이러한 상태에서는, 제 4 실시형태는 제 1 실시형태 및 제 2 실시형태와 동일한 방법으로 동작할 수 있다.
제 4 실시형태에서는, 도 5에 도시한 바와 같이, 하이 레벨인 경우, 신호 라인 (320) 을, 임계전압을 뺀 전원전압으로 제한할 수 있다. 따라서, 구동회로 (310B) 가 하이 레벨로부터 로우 레벨로 신호 라인 (320) 을 구동시키는 경우, VDD로부터 접지 전위로 변환되는 것과 유사하게, 이 신호 라인 (320) 은 VDD-VT로부터 접지 전위로 변환할 수 있다. 이러한 방법으로, 신호 라인 (320) 이 하이 레벨로부터 로우 레벨로 변환하는 스위칭 시간을 감소시킬 수 있다.
또한, 제 4 실시형태에 따르면, 신호 라인 (320) 이 레일 (rail) 로부터 레일까지의 폭보다 작은 전압 진폭을 갖는 경우, 하이 레벨과 로우 레벨 사이에서 신호 라인의 전위를 스위칭하는데, 전하 소비를 더 적게 할 수 있다. 이러한 방법으로, 전력소비를 감소시킬 수 있다. 또한, 전류 스위칭에 의한 잡음을 감소시킬 수 있다.
제 5 실시형태
다음, 도 6(a) 를 참조하여, 제 5 실시형태에 따른 반도체 집적회로의 구성을 설명한다. 도 6(a) 의 반도체 집적회로는 NAND 게이트 (310C) 가 구동회로 (310) 대신에 사용되고, NAND 게이트 (100C) 가 구동회로 (100) 대신에 사용되는 것을 제외하면, 도 1 의 반도체 집적회로와 유사할 수 있다.
이 NAND 게이트 (310C) 는 입력으로서, 입력 신호와 칩 선택 신호 (CS) 를 수신할 수 있고, 신호 라인 (320) 에 접속된 출력부를 가질 수 있다. NAND 게이트 (100C) 는 입력으로서 입력 신호와 칩 선택 신호 (CS) 를 수신할 수 있고, 신호 라인 (340) 에 접속되는 출력부를 가질 수 있다.
대기상태에서는, 칩 선택 신호 (CS) 가 로우로 된다. 칩 선택 신호 (CS) 가 로우인 경우, NAND 게이트 (100C) 는 신호 라인 (340) 에 하이 레벨을 발생시킬 수 있고, NAND 게이트 (310C) 는 신호 라인 (320) 에 하이 레벨을 발생시킬 수 있다. 도 6(b) 를 참조하여, 논리회로 (350) 의 일부분의 상태를 도시하는 회로구성을 설명한다. 도 6(b) 에 도시한 바와 같이, 칩 선택 신호 (CS) 가 로우인 경우, NAND 게이트 (310C 및 100C) 는 하이 레벨 전위 (VDD) 를 n형 IGFET (352) 의 소스 및 게이트에 각각 인가할 수 있다. 또한, p형 IGFET (351) 는 하이 레벨 (VDD) 를 n형 IGFET (352) 의 드레인에 각각 인가할 수 있다. 이러한 방법으로, n형 IGFET (352) 의 게이트, 드레인 및 소스 단자가 실질적으로 동일한 전위로 될 수 있다.
바이어스 조건하에서, n형 IGFET (352) 의 게이트와 소스 전극 사이의 전위차는 실질적으로 제로로 될 수 있고, n형 IGFET (352) 는 턴오프 될 수 있다. 또한, n형 IGFET (352) 의 드레인과 게이트 전극 사이의 전위차는 실질적으로 제로로 될 수 있기 때문에, 이들 전극사이에는 전기장이 형성될 수 없다. 이는, 밴드간 터널링을 감소시킬 수 있다. 또한, n형 IGFET (352) 의 드레인과 소스 전극 사이의 전위차는 실질적으로 제로로 될 수 있기 때문에, n형 IGFET (352) 을 통하여 흐르는 반임계전류는 실질적으로 제로로 될 수 있다.
도 6(a) 에서 도시한 제 5 실시형태에 따르면, (논리 회로 (350) ) 와 같은 논리 회로들을 바이어스 조건으로 배치할 수 있어, n형 IGFET (352) 는 단자들이 동일한 전위를 가질 수 있어, 대기시 전류를 감소시킬 수 있다.
제 6 실시형태
다음, 도 7을 참조하여, 제 6 실시형태에 따른 반도체 집적회로의 구성을 설명한다.
도 7의 반도체 집적회로는, 동일한 구성요소가 동일한 일반 참조 부호로 표시된 바와 같이, 도 1의 반도체 집적회로와 유사한 구성요소들을 포함할 수도 있다.
또한, 도 7의 이 반도체 집적회로는, 단지 2개의 입력부만을 가질 수 있는, 도 1의 반도체 집적회로에 있는 논리 회로 (350) 와 반대로, 3개의 입력부를 가질 수 있는 논리 회로 (3500) 를 구비할 수 있다.
도 7의 이 반도체 집적회로는 구동회로 (1001 및 1002) 를 구비할 수 있다. 구동회로 (1001) 는 입력 신호를 수신할 수 있고, 신호 라인 (3401) 에 접속되는 출력부를 가질 수 있다. 구동회로 (1002) 는 입력 신호를 수신할 수 있고, 신호 라인 (3402) 에 접속되는 출력부를 가질 수 있다. 구동회로 (1001 및 1002) 로의 입력신호들은, 단지 하나의 예를 들면, 메모리 셀을 선택하기 위한 어드레스 정보를 포함할 수 있다.
논리 회로 (3500) 는 p형 IGFET (351) , n형 IGFET (3521 및 3522) 및 인버터 (353) 를 구비할 수 있다. p형 IGFET (351) 는 전원에 접속되는 소스, 인버터 (353) 의 입력부에 접속되는 드레인, 및 접지에 접속되는 게이트를 가질 수 있다. n형 IGFET (3521) 는 인버터 (353) 의 입력부에 접속되는 드레인, 노드(NE) 에 접속되는 소스, 및 신호 라인 (3401) 에 접속되는 게이트를 가질 수 있다. n형 IGFET (3522) 는 노드 (NE) 에 접속되는 드레인, 신호 라인 (320) 에 접속되는 소스, 및 신호 라인 (3402) 에 접속되는 게이트를 가질 수 있다. 이 인버터 (353) 의 입력부는 p형 IGFET (351) 의 드레인, 및 n형 IGFET (3521) 의 드레인에 접속되고, 출력부는 서브워드 라인 (360) 에 접속된다.
구동회로 (1001 및 1002) 가 각각 신호 라인 (3401 및 3402) 을 하이레벨로 구동시키고, 구동회로 (310) 가 신호 라인 (320) 을 로우 레벨로 구동시키는 경우, 논리 회로 (3500) 는 선택상태에 있을 수 있다. 이러한 경우에, n형 IGFET (3521 및 3522) 는 턴온될 수 있고, 신호 라인 (320) 으로부터 인버터 (353) 의 입력부로 로우 레벨을 인가할 수 있다. 이러한 방법으로, 서브워드 라인 (360) 이 하이 레벨로 될 수 있다. 이 입력신호들은 다른 레벨을 신호 라인 (3401, 3402, 310) 에 인가시킬 경우, 논리 회로 (3500) 를 비선택상태로 할 수 있다.
비선택상태에서, 신호 라인 (3401 및 3402) 이 로우 레벨로 되는 경우, n형 IGFET (3521 및 3522) 는 턴오프될 수 있다. 이러한 경우에, 노드 (NE) 는 부동상태로 될 수 있고, 전위를 알 수 없게 된다. 따라서, 이 n형 IGFET (3521) 또는 n형 IGFET (3522) 의 게이트와 노드 (NE; 트랜지스터 (3521 및 3522) 의 소스로 간주될 수 있음) 사이의 전위차는 임계전압보다 클 수 있다. 따라서, 이 n형 IGFET (3521 또는 3522) 는 턴온될 수 있다. 이 n형 IGFET (3521 또는 3522) 가 턴온된 경우, 각각의 게이트 용량을 증가시킬 수 있어, 각각의 신호 라인 (3401 또는 3402) 의 전파 지연을 증가시킬 수 있다.
다음, 도 8 (a) 내지 (c) 를 참조하여, 논리 회로 (3500) 에 대한 구성을 설명하는 회로구성도를 설명한다.
도 8 (a) 내지 (c) 에서 도시한 논리 회로들은 노드 (NE) 의 부동상태를 방지하기 위해 사용될 수 있다. 이러한 방법으로, IGFETs (3521 또는 3522) 는 원하는 경우, 낮은 게이트 용량 상태로 유지할 수 있다.
도 8 (a) 내지 (c) 에서 도시한 논리 회로들은, 부동 상태를 방지하기 위해 노드 (NE) 에 접속될 수 있는 p형 IGFET (3541 내지 3543) 를 각각 구비할 수 있다.
도 8 (a) 에서 도시한 논리 회로는, 전원에 접속된 소스, 노드 (NE) 에 접속되는 드레인, 및 신호 라인 (3402) 과 n형 IGFET (3522) 의 게이트에 접속되는 게이트를 갖는 p형 IGFET (3541) 를 구비할 수 있다. 따라서, 로우 레벨을 신호 라인 (3402) 을 통하여 n형 IGFET (3522) 의 게이트에 인가할 경우, 이 p형 IGFET (3541) 는 턴온될 수 있고, NE는 충전되어, 하이 레벨로 클램핑될 수 있다. 따라서, 신호 라인 (3401 및 3402) 이 로우에 있어, n형 IGFET (3521 및 3522) 가 턴오프되고, 노드 (NE) 가 부동상태가 되는 경우를 효과적으로 제거할 수 있다. 따라서, 이러한 조건하에서는, 이 신호 라인 (3401 및 3402) 은 비교적 낮은 부하 용량 상태로 유지할 수 있다.
도 8(b) 에서 도시한 논리 회로는 전원에 접속된 소스, 노드 (NE) 에 접속되는 드레인, 및 접지에 접속되는 게이트를 갖는 p형 IGFET (3542) 를 구비할 수 있다. 따라서, 이 p형 IGFET (3542) 는 항상 턴온될 수 있고, NE는 하이 레벨로 될 수 있다. 따라서, 신호 라인 (3401 및 3402) 이 로우에 있어, n형 IGFET(3521 및 3522) 가 턴오프되고, 노드 (NE) 가 부동상태가 되는 경우를 효과적으로 제거할 수 있다. 따라서, 이러한 조건하에서는, 이 신호 라인 (3401 및 3402) 은 비교적 낮은 로드 용량 상태로 유지할 수 있다.
이 p형 IGFET (3542) 는 작은 전류 구동 능력을 가질 수 있기 때문에, n형 IGFET (3522) 는, 턴온되는 경우, 노드 (NE) 를 로우 레벨로 쉽게 끌어내릴 수 있고, 신호 라인 (320) 이 로우 레벨로 된다. 또한, 이 p형 IGFET (3542) 는 신호 라인 (3401 또는 3402) 에 접속될 수 없기 때문에, 이 신호 라인 (3401 또는 3402) 의 용량성 로드에 영향을 주지 못한다.
도 8(c) 에 도시한 논리 회로는 전원에 접속된 소스, 노드 (NE) 에 접속되는 드레인, 및 인버터 (3530) 의 출력부에 접속되는 게이트를 갖는 p형 IGFET (3543) 를 구비할 수 있다. 따라서, 신호 라인 (3401 또는 3402) 이 로우 레벨로 되는 경우, n형 IGFET (3521 또는 3522) 가 턴오프되어, p형 IGFET (3510) 은 인버터 (3530) 의 입력부에 하이 레벨을 공급할 수 있다. 입력으로서 하이레벨인 경우, 이 인버터 (3530) 는 로우 출력을 제공할 수 있다. 따라서, 로우 레벨을 신호 라인 (3401 또는 3402) 을 통하여 n형 IGFET (3521 또는 3522) 에 인가하는 경우, p형 IGFET (3543) 는 턴온될 수 있어, 노드 (NE) 가 충전되어, 하이 레벨로 클램핑될 수 있다. 따라서, 신호 라인 (3401 및 3402) 이 로우에 있어, n형 IGFET (3521 및 3522) 가 턴오프되고, 노드 (NE) 가 부동상태가 되는 경우를 효과적으로 제거할 수 있다. 따라서, 이러한 조건하에서는, 이 신호 라인 (3401 및 3402) 은 비교적 낮은 로드 용량 상태로 유지할 수 있다.
이 p형 IGFET (3543) 는 작은 전류 구동 능력을 가질 수 있기 때문에, n형 IGFET (3522) 는, 턴온되는 경우, 노드 (NE) 를 로우 레벨로 쉽게 끌어내릴 수 있고, 신호 라인 (320) 이 로우 레벨로 된다. 또한, 이 p형 IGFET (3543) 는 신호 라인 (3401 또는 3402) 에 접속될 수 없기 때문에, 이 신호 라인 (3401 또는 3402) 의 용량성 로드에 영향을 주지 못한다. 또한, 도 8(c) 에 도시한 논리 회로가 선택상태에 있는 경우, 인버터 (3530) 의 출력부는 하이로 될 수 있고, p형 IGFET (3543) 는 턴오프될 수 있다. 따라서, 선택상태 동안의 전류 소비에 역효과를 줄 수 없다.
위에서 설명한 실시형태들은 실시예이며, 본 발명은 이 실시형태들로 한정되는 것은 아니다. 특정 구조가 위에서 설명한 실시형태들로 한정되는 것은 아니다.
예를 들면, 제 1 실시형태에서는, 단지 일례로서 p형 IGFET (351) 를 로드 장치로서 사용하였지만, n형 IGFET를 부하장치로서 사용할 수 있다. 또한, n형 IGFET (352) 를 구동장치로서 사용할 수도 있고, 단지 일례로서, p형 IGFET를 구동 장치로서 사용할 수 있도록 논리 회로 (350) 를 구성할 수도 있다.
제 1 실시형태에서는, n형 IGFET (352) 는 노드 (ND) 와 신호 라인 (352) 사이에 접속되고 직렬로 배치된 복수의 n형 IGFETs중 하나일 수 있다. 이러한 경우에, 예를 들면, 신호 라인 (340) 과 같은 복수의 디코딩 신호를 입력으로 사용할 수 있다. 이와 마찬가지로, 예를 들면, p형 IGFET를 사용할 수 있다.
제 1 실시형태와 같은 이 실시형태들에서는, 논리 회로 (350) 는, 턴오프된IGFET 의 소스와 드레인 전극으로의 전위들을 대략 동일하도록 구성할 수 있었다. 그러나, 원하는 경우, IGFET가 감소된 반임계전류를 갖는 범위로 되기 위해, 이들 전위들이 필요할 수 있다.
제 2 실시형태와 같은 이 실시형태들에서는, n형 IGFET (312A) 와 p형 IGFET (101A) 의 임계전압을 정상 임계전압보다 높게 할 수 있다. 그러나, 이 실시형태는 임계전압이 정상 임계전압보다 낮게 되는 IGFETs (p형 IGFET (311A) 와 n형 IGFET (102A) ) 도 추가로 포함할 수 있다. 이러한 방법으로, 구동회로 임계전압은 원하는 경우, 추가로 변형될 수 있다.
제 4 실시형태와 같은 이들 실시형태들에서는, n형 IGFET (311B) 를 소스 팔로워 (follower) 로서 동작할 수 있다. 그러나, 구동회로 (310B) 를 이것으로 한정하려는 것은 아니다. 예를 들면, 전원에 접속되는 소스, 신호 라인 (320) 에 접속되는 드레인 및 게이트를 갖는 p형 IGFET 를 사용할 수 있거나, 전원에 접속되는 드레인 및 게이트, 및 신호 라인 (320) 에 접속되는 소스를 갖는 n형 IGFET를 사용할 수 있다. 이러한 방법으로, 신호 라인 (320) 은 감소된 전압 진폭을 가질 수 있다. 감소된 전압진폭은 디바이스 임계전압으로 결정될 수도 있다.
제 5 실시형태와 같은 이 실시형태에서는, 대기 상태에서, 전원전압을 n형 IGFET (352) 와 같은 IGFET의 드레인, 게이트, 및 소스 전극에 인가할 수 있다. 그러나, 원하는 경우, 반임계전류를 감소시킬 수 있는 범위로 전압을 인가하는 것도 바람직하다.
이 실시형태들에서는, IGFET를 로드 (예를 들면, p형 IGFET (351) ) 로서 사용할 수 있고, 이러한 경우, 게이트는 원하는 노드에 로드가 전하를 공급하도록 하는 전압을 수신할 수도 있다. 그러나, 예를 들면, 로드가 소정의 시간주기동안에 단지 전하를 원하는 노드에만 공급하도록 하는 신호를 인가할 수도 있다. 또한, 저항소자와 같은 다른 디바이스 요소를 로드로서 사용할 수도 있다.
입력신호들을 논리회로 (350) 에 있는 n형 IGFET (예를 들면, n형 IGFET (352) ) 의 소스와 게이트에 인가해 온 것으로 실시형태들을 설명하였지만, 예를 들면, 논리회로 (350) 를 p형 IGFET의 소스 및 게이트에 인가하도록 구성할 수도 있다.
이 실시형태들에서 설명한 IGFET 는 예를 들면, 금속 산화물 반도체 전계효과 트랜지스터 (MOSFETs) 도 될 수 있다.
이 실시형태들을 구성하는 메모리 장치는 메모리 셀의 복수의 서브어레이를 포함할 수 있어, 신호 라인 (320) 이 서브어레이에, 1 이상의 논리 회로 (350) 에 접속될 수 있는 메인 워드 라인이 될 수도 있다. 이 복수의 메인 워드 라인은, 로 방향으로 배치된 복수의 서브어레이위에 병렬로 배치될 수도 있다. 신호 라인 (340) 은 서브 어레이에 있는 복수의 논리 회로 (350) 에 접속될 수 있는 블록 디코드 라인일 수도 있다. 소정의 신호 라인 (340) 이 각각의 서브어레이를 선택할 수도 있다. 액티브 신호 라인 (340) 과 액티브 신호 라인 (320) 이 논리 회로 (350) 를 활성화할 수 있어, 서브워드 라인 (360) 을 선택할 수 있다. 단지 한 서브워드 라인 (360) 만이 소정의 시간에 서브 어레이에서 활성화될 수도 있다. 서브 워드 라인 (360) 은 서브어레이의 로 또는 메모리 셀을 선택할 수도있다.
본 발명에 따른 이들 실시형태에서는, 게이트 및 소스 단자에서 입력신호를 각각 수신하는 IGFET의 임계전압을 감소시킬 수 있어, 감소된 전원전위를 보상할 수 있다. 또한, 감소된 임계전압을 갖는 IGFET에서도, 대기시 전류를 억제시킬 수 있다.
신호 라인들을 복수의 논리 회로에서 선택된 IGFETs의 게이트 전극에 접속할 수 있다. 이들 선택된 IGFETs가 바이어스되어 턴오프될 수 있다. 이는, 게이트 용량 값을 감소시킬 수 있다. 신호 라인상의 용량성 로드를 감소시킴으로써, 신호 전파 시간을 개선시킬 수 있다.
대기시 또는 비활성 상태에서는, 논리회로에 있는 선택된 IGFETs가 바이어스되어, 드레인과 소스 전극이 대략 동일한 전위를 가질 수 있다. 이러한 방법으로, IGFET를 턴오프하는 경우, 반임계전류를 감소시킬 수 있다. 이는, 대기시 전류를 감소시킬 수 있다.
또한, 선택된 IGFETs 는 증가된 임계전압을 가질 수 있다. 이러한 방법으로, 누설 전류를 감소시킬 수도 있다. 선택된 트랜지스터의 임계전압을 증가시킴으로써, 논리 게이트의 임계전압을 변경시킬 수도 있다. 이러한 방법으로, 소정의 신호 전파 속도를 증가시킬 수 있어, 오류 선택상태가 일어나지 않는다.
따라서, 본 명세서를 통하여 다양한 특정 실시형태를 상세히 설명하였지만, 본 발명의 범주 및 사상에서 벗어남이 없이, 본 발명을 다양하게 변경, 수정 및 대체할 수 있다. 따라서, 본 발명은 첨부된 청구범위로 한정하려는 것이다.

Claims (20)

  1. 제 1 구동회로로부터 제 1 신호 라인을 수신하기 위해 연결되는 복수의 논리회로를 구비하고,
    각각의 상기 논리 회로는 제 1 임계전압을 갖는 제 1의 제 1 도전형 절연 게이트 전계효과 트랜지스터 (IGFET) 및 출력 노드를 구비하며, 상기 제 1 구동 회로는 제 2 임계 전압을 가지는 제 2 의 제 1 도전형 IGFET 를 구비하며, 상기 제 1 임계전압은 상기 제 2 임계전압보다 작고,
    상기 제 1의 제 1 도전형 IGFET는 상기 제 1 신호 라인을 수신하기 위해 연결되는 게이트 전극을 가져, 복수의 제 2 신호 라인들중 하나와 상기 출력 노드 사이에 제 1 제어가능 임피던스 경로를 제공하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 각각의 상기 논리회로는 전원과 출력 노드 사이에 연결되는 로드 장치를 더 구비하여, 출력 노드에 전하를 공급하는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 논리 회로가 비선택상태에 있는 경우, 상기 제 1의 제 1 도전형 IGFET는, 소스 전극과 드레인 전극 사이의 전위차가 제 1 임계전압보다 작은 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서, 상기 논리 회로가 비선택상태에 있는 경우, 상기 제 1의 제 1 도전형 IGFET 는, 소스 전극에서의 전위가 드레인 전극에서의 전위와 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로.
  5. 제 1 항에 있어서,
    각각의 상기 논리 회로는 상기 출력 노드를 수신하기 위해 연결되는 입력부를 갖는 인버터를 더 구비하고,
    상기 인버터는 제 3의 제 1 도전형 IGFET와, 제 1의 제 2 도전형 IGFET를 구비하고, 상기 제 1의 제 2 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 2 도전형 IGFET 보다 높은 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  6. 제 1 항에 있어서, 각각의 상기 제 2 신호 라인은 상기 제 1 임계전압을 뺀 전원의 최대 전압으로 복수의 제 2 구동회로들중 하나에 의해 구동되는 것을 특징으로 하는 반도체 집적회로.
  7. 제 1 항에 있어서,
    각각의 상기 제 2 신호 라인은 상기 복수의 제 2 구동회로들중 하나에 의해 구동되고,
    각각의 상기 제 2 구동회로는 상기 제 2 신호 라인을 구동하는 인버터를 형성하기 위해 배치되는 제 2 구동 제 1 도전형 IGFET과 제 2 구동 제 2 도전형 IGFET를 구비하고,
    상기 제 1 구동회로는 상기 제 1 신호 라인을 구동하는 인버터를 형성하기 위해 배치되는 제 1 구동 제 1 도전형 IGFET과 제 1 구동 제 2 도전형 IGFET를 구비하고,
    상기 제 1 구동 제 2 도전형 IGFET는 반도체 집적회로상의 일반적인 제 2 도전형 IGFET보다 높은 임계전압을 갖고, 상기 제 2 구동 제 1 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 1 도전형 IGFET보다 높은 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  8. 제 1 항에 있어서,
    상기 복수의 논리 회로는 제 3 구동회로로부터 제 3 신호 라인을 수신하기 위해 연결되고,
    각각의 상기 논리 회로는, 상기 제 3 신호 라인을 수신하기 위해 연결되는 게이트 전극을 가져, 상기 제 1 제어가능 임피던스 경로와 상기 출력 노드 사이에 제 2 제어가능 임피던스 경로를 제공하는 제 2의 제 1 도전형 IGFET를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 8 항에 있어서,
    상기 제 1의 제 1 도전형 IGFET와 제 2의 제 1 도전형 IGFET 사이의 접속 노드; 및
    접속 노드에 전하를 공급하기 위해 연결되어, 부동 상태를 방지하는 충전 IGFET를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 2 신호 라인에 직교하게 배치되는 제 1 신호 라인;
    상기 제 1 신호 라인에 연결되는 제어 게이트를 가져, 상기 제 2 신호 라인과 충전 노드 사이에 제 1 제어가능 임피던스 경로를 제공하는 제 1 의 제 1 도전형 IGFET를 구비하는 논리 회로; 및
    제 1 기준전위와 상기 충전 노드 사이에 연결되고, 상기 충전 노드에 전하를 공급하는 제 1 의 제 2 도전형 IGFET를 구비하고,
    상기 제 1 의 제 1 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 1 도전형 IGFET의 임계전압보다 낮은 제 1 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  11. 제 10 항에 있어서, 동작의 대기모드에서는, 상기 제 1 신호 라인은 제 1 논리 레벨이고, 상기 제 2 신호 라인은 제 2 논리 레벨인 것을 특징으로 하는 반도체 집적회로.
  12. 제 11 항에 있어서, 상기 제 1 논리 레벨은 로우 논리 레벨이고, 상기 제 2 논리 레벨은 하이 논리 레벨이고, 상기 제 1 도전형은 n형인 것을 특징으로 하는반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 제 1 기준 전위와 상기 제 1 신호 라인 사이에 연결되는 제어가능 임피던스 경로를 갖는 제 2의 제 2 도전형 IGFET를 구비하는 제 1 구동회로; 및
    제 2 기준 전위와 상기 제 1 신호 라인 사이에 연결되는 제어가능 임피던스 경로를 갖는 제 2의 제 1 도전형 IGFET를 구비하는 제 2 구동회로; 를 더 구비하고,
    상기 제 2의 제 2 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 2 도전형 IGFET보다 높은 제 2 임계전압을 갖고,
    상기 제 2의 제 1 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 1 도전형 IGFET보다 높은 제 3 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  14. 제 10 항에 있어서, 상기 반도체 집적회로는 상기 충전 노드가 상기 제 2 신호 라인과 실질적으로 동일한 전위를 갖는 대기모드를 포함하는 것을 특징으로 하는 반도체 집적회로.
  15. 제 10 항에 있어서,
    상기 논리 회로는, 상기 충전 노드를 수신하기 위해 연결되는 게이트를 가져, 상기 제 1 기준 전위와 논리 회로 출력 노드 사이에 제어가능 임피던스 경로를 제공하는 제 2의 제 2 도전형 IGFET를 구비하고, 상기 제 2의 제 2 도전형 IGFET는 상기 반도체 집적회로상의 일반적인 제 2 도전형 IGFET보다 높은 제 2 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  16. 복수의 제 2 신호 라인과 직교하게 배치되는 제 1 신호 라인;
    복수의 논리회로로서, 각각이 상기 제 1 신호 라인을 수신하기 위해 연결되는 제어 게이트를 가져, 논리 회로 노드와 상기 복수의 제 2 신호 라인들중 하나 사이에 제어가능 임피던스 경로를 제공하는 제 1 의 제 1 도전형 IGFET를 구비하는 복수의 논리 회로; 및
    복수의 제 2 신호 구동회로로서, 각각이 제 1 기준전위와 상기 복수의 제 2 신호 라인들중 하나 사이에 연결되는 제어가능 임피던스 경로를 갖는 제 2 신호 구동의 제 1 의 제 1 도전형 IGFET를 구비하는 복수의 제 2 신호 구동회로를 구비하고,
    상기 제 1 IGFET는 상기 제 2 신호 구동의 제 1 IGFET의 제 2 임계전압보다 낮은 제 1 임계전압을 갖는 것을 특징으로 하는 반도체 집적회로.
  17. 제 16 항에 있어서, 각각의 상기 제 2 신호 구동회로는 칩 선택 신호를 수신하기 위해 연결되는 것을 특징으로 하는 반도체 집적회로.
  18. 제 16 항에 있어서,
    상기 반도체 집적회로는 반도체 메모리 장치이며,
    상기 반도체 메모리 장치는 복수의 서브워드 라인을 더 구비하며,
    상기 각각의 논리 회로는 상기 복수의 서브워드 라인들중 하나에 연결되는 논리회로 출력부를 갖는 것을 특징으로 하는 반도체 집적회로.
  19. 제 18 항에 있어서,
    상기 복수의 논리 회로는 제 1 서브어레이와 관련되는 서브워드 라인을 제공하기 위해 연결되는 제 1 복수의 논리 회로이고,
    상기 복수의 제 2 신호 라인과 직교하게 배치된 제 3 신호 라인; 및
    복수의 제 2 논리 회로를 더 구비하고,
    각각의 상기 제 2 논리 회로는, 상기 제 3 신호 라인을 수신하기 위해 연결되는 제어 게이트를 가져, 상기 논리 회로 노드와 상기 복수의 제 2 신호 라인들중 하나 사이에 제어가능 임피던스 경로를 제공하는 제 1의 제 1 도전형 IGFET를 구비하고, 제 2 서브어레이와 관련되는 서브워드 라인을 제공하기 위해 연결되는 복수의 제 2 논리 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  20. 제 16 항에 있어서, 상기 반도체 집적회로는 동적 램 장치이고, 상기 제 1 및 제 2 신호 라인은 디코딩된 어드레스 정보를 포함하는 것을 특징으로 하는 반도체 집적회로.
KR10-2001-0061528A 2000-10-05 2001-10-05 반도체 집적회로 Expired - Fee Related KR100445353B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00306709 2000-10-05
JP2000306709A JP3544933B2 (ja) 2000-10-05 2000-10-05 半導体集積回路

Publications (2)

Publication Number Publication Date
KR20020027282A KR20020027282A (ko) 2002-04-13
KR100445353B1 true KR100445353B1 (ko) 2004-08-25

Family

ID=18787353

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0061528A Expired - Fee Related KR100445353B1 (ko) 2000-10-05 2001-10-05 반도체 집적회로

Country Status (4)

Country Link
US (1) US6456559B1 (ko)
JP (1) JP3544933B2 (ko)
KR (1) KR100445353B1 (ko)
TW (1) TW529023B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4993540B2 (ja) * 2005-02-16 2012-08-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7693002B2 (en) * 2006-10-10 2010-04-06 Qualcomm Incorporated Dynamic word line drivers and decoders for memory arrays
US7867858B2 (en) * 2008-03-31 2011-01-11 Freescale Semiconductor, Inc. Hybrid transistor based power gating switch circuit and method
US7876612B2 (en) * 2008-10-08 2011-01-25 Nanya Technology Corp. Method for reducing leakage current of a memory and related device
JPWO2012114647A1 (ja) * 2011-02-22 2014-07-07 パナソニック株式会社 ワード線起動回路、半導体記憶装置、および半導体集積回路
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
KR102476355B1 (ko) * 2018-05-10 2022-12-09 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022301A (ko) * 1991-05-28 1992-12-19 김광호 반도체 기억장치
JPH05210976A (ja) * 1991-11-08 1993-08-20 Hitachi Ltd 半導体集積回路
JPH06208790A (ja) * 1993-01-12 1994-07-26 Toshiba Corp 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943287A (en) * 1998-03-31 1999-08-24 Emc Corporation Fault tolerant memory system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022301A (ko) * 1991-05-28 1992-12-19 김광호 반도체 기억장치
JPH05210976A (ja) * 1991-11-08 1993-08-20 Hitachi Ltd 半導体集積回路
JPH06208790A (ja) * 1993-01-12 1994-07-26 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
KR20020027282A (ko) 2002-04-13
US6456559B1 (en) 2002-09-24
US20020041524A1 (en) 2002-04-11
JP2002118455A (ja) 2002-04-19
JP3544933B2 (ja) 2004-07-21
TW529023B (en) 2003-04-21

Similar Documents

Publication Publication Date Title
US6545923B2 (en) Negatively biased word line scheme for a semiconductor memory device
US5541885A (en) High speed memory with low standby current
US7646653B2 (en) Driver circuits for integrated circuit devices that are operable to reduce gate induced drain leakage (GIDL) current in a transistor and methods of operating the same
KR101287776B1 (ko) 전압 레벨 시프터 회로
US6452858B1 (en) Semiconductor device
JP5314086B2 (ja) レベル変換器を備える行デコーダ
US5663917A (en) Semiconductor circuit having MOS circuit for use in strong electric field
US8243501B2 (en) SRAM device
US6477091B2 (en) Method, apparatus, and system to enhance negative voltage switching
JP2009164619A (ja) 半導体回路
JPH0143400B2 (ko)
KR100464113B1 (ko) 반도체 회로
US6545892B2 (en) Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout
TW459230B (en) Static RAM having word line driving circuitry shared by all the memory cells provided therein
US6661734B2 (en) Semiconductor memory device
US5668485A (en) Row decoder with level translator
KR100445353B1 (ko) 반도체 집적회로
US4520463A (en) Memory circuit
US6327215B1 (en) Local bit switch decode circuit and method
US6243318B1 (en) Decoder circuit
KR100413140B1 (ko) 집적회로
KR100357180B1 (ko) 비휘발성 메모리 장치의 로우 디코더
JP2006066062A (ja) 半導体回路
KR20000043180A (ko) 서브 워드라인 디코더
KR20040006337A (ko) 출력 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011005

PA0201 Request for examination
PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20030224

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030825

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20040519

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040812

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040812

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20080710