KR100368120B1

KR100368120B1 - 반도체메모리장치의데이타출력드라이버

Info

Publication number: KR100368120B1
Application number: KR1019950026277A
Authority: KR
Inventors: 전준영; 박필순
Original assignee: 삼성전자 주식회사
Priority date: 1995-08-24
Filing date: 1995-08-24
Publication date: 2003-03-31
Anticipated expiration: 2015-08-24
Also published as: US5701072A; JPH09147572A; KR970013737A; JP3712299B2

Abstract

본 발명은 반도체 메모리 장치의 데이타 출력 드라이버에 관한 것으로서, 서로 다른 전압을 가지는 복수의 전원라인들을포함하는 제1전원라인채널; 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제2전원라인채널; 제1전원라인채널의 대응하는 전원라인과 복수의 패드중 대응하는 패드 사이에 연결되고 제1데이타신호에 응답하여 풀업되는 풀업 트랜지스터와 제2전원라인채널의 대응하는 전원라인과 대응하는 패드 사이에 연결되고 제2데이타신호에 응답하여 풀다운되는 풀다운 트랜지스터를 포함하는 복수의 출력 드라이버들을 구비한 것을 특징으로 한다. 따라서, 본 발명에서는 전원라인 노이즈를 억제시킬 수 있다.

Description

반도체 메모리장치의 데이타 출력 드라이버{data output driver in semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이타 출력 드라이버에 관한 것이다.

반도체 메모리 장치의 데이타 출력용 패드에는 데이타 출력 드라이버가 연결 되어 있다. 이 드라이버는 반도체 메모리 장치 내부에 저장된 데이타를 출력 패드를 통해서 칩의 외부에 전달시키는 역할을 한다.

도 l을 참조하면, 종래의 복수의 데이타 출력 드라이버들(14,15)중 임의의 데이타 출력 드라이버(14)는 전원전압(VCC)라인(10)과 패드(16) 사이에 연결되어 제 1 데이타 신호(Di)에 응답하는 풀업 트랜지스터(14a)와, 상기 패드(16)와 접지전압(VSS)라인(12)사이에 연결되어 제2 데이타 신호(DBi)에 응답하는 풀다운 트랜지스터(14b)로 구성되어 있다. 상기 제1 데이타 신호(Di)가 하이인 경우(READ'1')에 상기 풀업 트랜지스터(14a)는 턴온되어 외부 전원전압(VCC)으로부터 전원을 공급받아 패드(16)를 하이상태로 충전시킨다. 이 경우에 상기 제1 데이타 신호(Di)의 상보 신호인 상기 제2 데이타 신호(DBj)는 로우이므로 상기 풀다운 트랜지스터 (14b)는 턴오프 상태이다. 한편, 제1 데이타 신호(Di)가 로우인 경우(READ'0')에 상기 풀업 트랜지스터(14a)는 턴오프되고 상기 풀다운 트랜지스터(14b)가 턴온되어 상기 패드(16)에 충전된 전하는 접지전압(VSS)의 레벨로 방전됨에 의해 상기 패드 (16)는 로우 상태로 된다.

종래에는 복수의 데이타 출력 드라이버들(14,15)에서는 하나의 전원전압라인 (10)에 복수의 풀업 트랜지스터들(14a,15a)이 연결되고, 하나의 접지전압라인(12)에 복수의 풀다운 트랜지스터들(14b,15b)이 연결되어 있다. 따라서, 데이타 출력시 모든 데이타 출력 드라이버(14,15)가 풀업 또는 풀다운 상태로 천이를 하게 되면, 전원라인에 일시에 많은 전류가 흐르게 되므로 전원노이즈가 형성된다. 이 노이즈가 서로 중첩되어 전원 패드로부터 멀리 배치된 출력드라이버는 노이즈의 영향을 상대적으로 많이 받게 된다. 이에 따른 신속한 충전/방전 동작이 방해받게 되므로 반도체 메모리 장치의 동작속도가 저하되는 문제점이 발생될 수 있다.

본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위하여 각 패드에 대응하는 드라이버 마다 한 쌍의 전원라인을 배치함으로써 전원라인의 노이즈를 분산시켜서 데이타의 출력시 발생되는 노이즈에 의한 개별 데이타간에 상호간섭을 최소로 억제하여 안정된 데이타 출력을 실현할 수 있는 반도체 메모리 장치의 데이타 출력 드라이버를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 데이타 출력 드라이버는 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제1 전원라인채널과, 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제2 전원라인채널과, 제1 또는 제2 전원라인채널에 연결되고 제1 데이타신호에 응답하여 풀업되는 풀업 트랜지스터와 제2 또는 제1 전원라인채널에 연결되고 제2 데이타신호에 응답하여 풀다운되는 풀다운 트랜지스터를 포함하는 복수의 출력 드라이버들을 구비한 것을 특징으로 한다.

상기 인접하는 출력 드라이버들의 상기 풀업 트랜지스터와 풀다운 트랜지스터를 서로 엇갈리게 배치하는 것이 바람직 하다.

또한, 제1 전원라인채널의 제1 실시 예는 제1 전원전압라인과, 제1 전원전압 라인과 출력 드라이버의 사이에 위치하는 제2 접지전압라인을 포함하며, 제2 전원라인채널은 제2 전원전압라인과, 제2 전원전압라인과 출력 드라이버의 사이에 위치하는 제1 접지전압라인을 포함한다.

제1 전원라인채널의 제2 실시 예는 제1 전원전압라인과, 제1 전원전압라인과 출력 드라이버의 사이에 위치하는 제2 접지전압라인을 포함하며, 제2 전원라인채널은 제1 접지전압라인과, 제1 접지전압라인과 출력 드라이버의 사이에 위치하는 제2 전원전압라인을 포함한다.

제1 전원라인채널의 제3 실시 예는 제2 접지전압라인과, 제2 접지전압라인과 출력 드라이버의 사이에 위치하는 제1 전원전압라인을 포함하며, 제2 전원라인채널은 제2 전원전압라인과, 제2 전원전압라인과 출력 드라이버의 사이에 위치하는 제1 접지전압라인을 포함한다.

제1 전원라인채널의 제4 실시 예는 제2 접지전압라인과, 제2 접지전압라인과 출력 드라이버의 사이에 위치하는 제1 전원전압라인을 포함하며, 제2 전원라인채널은 제1 접지전압라인과, 제1 접지전압라인과 출력 드라이버의 사이에 위치하는 제2 전원전압라인을 포함한다.

따라서, 본 발명에서는 개별 드라이버 마다 전원라인을 각각 배치함으로써, 상호 간섭을 억제하여 전원라인 노이즈를 억제시킴으로써 오동작을 방지하고 동작속도를 향상시킬 수 있다.

도 1은 종래의 반도체 메모리 장치의 데이타 출력 드라이버의 구성을 나타낸 회로도.

도 2는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 드라이버의 일실 시예를 나타낸 회로도.

도 3는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 드라이버의 제2 실시예를 나타낸 회로도.

도 4는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 드라이버의 제3 실시예를 나타낸 회로도.

도 5는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 드라이버의 제4 실시예를 나타낸 회로도.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

본 발명의 데이타 출력 드라이버는 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제1 전원라인채널과, 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제2 전원라인채널과, 제1 또는 제2 전원라인채널에 연결되고 제1 데이타신호에 응답하여 풀업되는 풀업 트랜지스터와 제2 또는 제1 전원라인채널에 연결 되고 제2 데이타신호에 응답하여 풀다운되는 풀다운 트렌지스터를 포함한다.

반도체 메모리 장치의 출력 드라이버의 전원 노이즈는 일반적으로 접지라인이 더 심하다. 전원전압라인의 전원은 시스템에서 공급하므로 매우 큰 구동능력을 가지고 있고 안정적인 반면, 접지전압라인은 반도체 메모리 장치의 칩 내부에서 데이타 출력 드라이버가 동작할 때 노이즈 소스를 제공하여 서로에게 노이즈 소스로써 작용하기 때문이다. 그렇다고 접지전압라인의 선폭을 전원전압라인의 선폭보다 상대적으로 크게 해주면 미들 패드(Middle Pad)인 경우 대칭성이 깨지게 되므로 좋지 않은 방법이다.

도 2는 본 발명에 의한 반도체 메모리 장치의 데이타 출력 드라이버의 일실시예를 나타낸다.

일실시예에서는 제1 전원라인채널(20), 제2 전원라인채널(22), 및 복수의 출력 드라이버들(24,25)을 포함한다. 상기 제1 전원라인채널(20)은 제1 전원전압라인 (VCCI)과, 제1 전원전압라인(VCCI)과 출력 드라이버들(24,25)의 사이에 위치하는 제 2 접지전압라인(VSS2)을 포함하며, 제2 전원라인채널(22)은 제2 전원전압라인 (VCC2)과, 제2 전원전안라인(VCC2)과 출력 드라이버들(24,25)의 사이에 위치하는 제 1 접지전압라인(VSSI)을 포함한다.

하나의 출력 드라이버(24)는, 제1 전원라인채널(20)의 대응하는 전원라인 (VCCI)과 복수의 패드득중 대응하는 패드(26)사이에 연결되고 제1 데이타신호(Di)에 응답하여 풀업되는 풀업 트랜지스터(24a)와, 제2 전원라인채널(22)의 대응하는 전원라인(VSSI)과 대응하는 패드(26)사이에 연결되고 제2 데이타신호(DBi)에 응답하여 풀다운되는 풀다운 트랜지스터(24b)를 포함한다.

상기 출력 드라이버(24)에 인접배치되는 다른 하나의 출력 드라이버(25)는, 제1 전원라인채널(20)의 대응하는 전원라인(VSS2)과 복수의 패드들중 대응하는 패드(27)사이에 연결되고 제2 데이타신호(DBj)에 응답하여 풀다운되는 풀다운 트랜지스터(25a)와, 제2 전원라인채널(22)의 대응하는 전원라인(VCC2)과 대응하는 패드 (27)사이에 연결되고 제1 데이타신호(Dj)에 응답하여 풀업되는 풀업 트랜지스터 (25b)를 포함한다.

즉, 인접하는 출력 드라이버들의 상기 풀업 트랜지스터와 풀다운 트랜지스터들이 서로 엇갈리게 배치된다.

도 3을 참조하면, 제2 실시예에서는 제1 전원라인채널(20), 제2 전원라인채널(22), 및 복수의 출력 드라이버들(24,25)을 포함한다. 상기 제1 전원라인채널 (20)은 제1 전원전압라인(VCC1)과, 제1 전원전압라인(VCC1)과 출력 드라이버들 (24,25)의 사이에 위치하는 제2 접지전압라인(VSS2)을 포함하며, 제2 전원라인채널 (22)은 제1 접지전압라인(VSS1)과, 제1 접지전압라인(VSS1)과 출력 드라이버들 (24,25)의 사이에 위치하는 제2 전원전압라인(VCC2)을 포함한다.

하나의 출력 드라이버(24)는, 제1 전원라인채널(20)의 대응하는 전원라인 (VCC1)과 복수의 패드들중 대응하는 패드(26)사이에 연결되고 제1 데이타신호(Di)에 응답하여 풀업되는 풀업 트랜지스터(24a)와, 제2 전원라인채널(22)의 대응하는전원라인(VSSI)과 대응하는 패드(26)사이에 연결되고 제2 데이타신호(DBi)에 응답하여 풀다운되는 풀다운 트랜지스터(24b)를 포함한다.

도 4를 참조하면, 제3 실시예에서는 제1 전원라인채널(20), 제2 전원라인채널(22), 및 복수의 출력 드라이버들(24,25)을 포함한다. 상기 제1 전원라인채널 (20)은 제2 접지전압라인(VSS2)과, 제2 접지전압라인(VSS2)과 출력 드라이버들 (24,25)의 사이에 위치하는 제1 전원전압라인(VCC1)을 포함하며, 제2 전원라인채널 (22)은 제2 전원전압라인(VCC2)과, 제2 전원전압라인(VCC2)과 출력 드라이버들 (24,25)의 사이에 위치하는 제1 접지전압라인(VSS1)을 포함한다.

하나의 출력 드라이버(24)는, 제1 전원라인채널(20)의 대응하는 전원라인 (VCCI)과 복수의 패드들중 대응하는 패드(26)사이에 연결되고 제1 데이타신호(Di)에 응답하여 풀업되는 풀업 트랜지스터(24a)와, 제2 전원라인채널(22)의 대응하는 전원라인(VSS1)과 대응하는 패드(26)사이에 연결되고 제2 데이타신호(DBi)에 응답하여 풀다운되는 풀다운 트렌지스터(24b)를 포함한다.

상기 출력 드라이버(24)에 인접배치되는 다른 하나의 출력 드라이버(25)는,제1 전원라인채널(20)의 대응하는 전원라인(VSS2)과 복수의 패드들중 대응하는 패드(27)사이에 연결되고 제2 데이타신호(DBj)에 응답하여 풀다운되는 풀다운 트랜지스터(25a)와, 제2 전원라인채널(22)의 대응하는 전원라인(VCC2)과 대응하는 패드 (27)사이에 연결되고 제1 데이타신호(Dj)에 응답하여 풀업되는 풀업 트랜지스터 (25b)를 포함한다.

도 5를 참조하면, 제4 실시예에서는 제1 전원라인채널(20), 제2 전원라인채널(22), 및 복수의 출력 드라이버들(24,25)을 포함한다. 상기 제1 전원라인채널 (20)은 제2 접지전압라인(VSS2)과, 제2 접지전압라인(VSS2)과 출력 드라이버들 (24,25)의 사이에 위치하는 제1 전원전압라인(VCC1)을 포함하며, 제2 전원라인채널 (22)은 제1 접지전압라인(VSS1)과, 제1 접지전압라인(VSS1)과 출력 드라이버들 (24,25)의 사이에 위치하는 제2 전원전압라인(VCC2)을 포함한다.

하나의 출력 드라이버(24)는, 제1 전원라인채널(20)의 대응하는 전원라인 (VSS2)과 복수의 패드들중 대응하는 패드(26)사이에 연결되고 제2 데이타신호(DBi)에 응답하여 풀다운되는 풀다운 트랜지스터(24b)와, 제2 전원라인채널(22)의 대응하는 전원라인(VCC2)과 대응하는 패드(26)사이에 연결되고 제1 데이타신호(Di)에 응답하여 풀업되는 풀업 트랜지스터(24a)를 포함한다.

상기 출력 드라이버(24)에 인접배치되는 다른 하나의 출력 드라이버(25)는, 제1 전원라인채널(20)의 대응하는 전원라인(VCC1)과 복수의 패드들중 대응하는 패드(27)사이에 연결되고 제1 데이타신호(Dj)에 응답하여 풀업되는 풀업 트랜지스터 (25b)와, 제2 전원라인채널(22)의 대응하는 전원라인(VSS1)과 대응하는 패드(27)사이에 연결되고 제2 데이타신호(DBj)에 응답하여 풀다운되는 풀다운 트랜지스터 (25a)를 포함한다.

상기한 바와 같이 본 발명에서는 풀업 트랜지스터의 전원(VCC)를 한쪽에만 배치시키는 것이 아니라 출력 드라이버의 상하에 배치함을 알 수 있다. 마찬가지로 풀다운 트랜지스터의 전원(VSS)도 출력 드라이버의 상하에 배치한다. 그리고 제1 출력 드라이버의 VCC를 위쪽의 전원라인을 통해 공급하는 경우에 인접한 제2 출력 드라이버의 VCC는 아래쪽의 전원라인을 통해 공급하고, 상기 제2 출력 드라이버에 인접한 제3 출력 드라이버의 VCC는 위쪽의 전원라인을 통해 공급하며, 제4 출력 드라이버의 VCC를 아래쪽의 전원라인을 통해 공급한다. 마찬가지로, VSS를 공급시에 제 1,3 출력 드라이버는 아래쪽의 전원라인을 통해 공급하고 제2,4 출력 드라이버는 위쪽의 전원라인을 통해 공급한다.

이렇게 함에 의해, 전원선 노이즈 발생시 전원라인의 분산으로 인해 전원선 노이즈가 분산되어 노이즈를 감소시킬 수 있다. 또한, 상대적으로 취약한 전원을 좀 더 보강하고자 할 때 패드의 대칭성을 유지할 수 있게 한다.

상기한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 데이타 출력시 발생되는 노이즈를 적어도 2개 이상의 VCC/VSS 전원라인으로 다원화시킴으로써 최대 노이즈 피크를 상대적으로 낮출 수 있어서 안정된 데이타 출력 특성을 얻을 수 있다.

Claims

서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제1전원라인 채널; 서로 다른 전압을 가지는 복수의 전원라인들을 포함하는 제2전원라인채널; 상기 제1전원라인채널에 연결되고 제1데이타신호에 응답하여 풀업되는 풀업 트랜지스터와 상기 제2전원라인채널에 연결되고 제2데이타신호에 응답하여 풀다운되는 풀다운 트랜지스터를 포함하는 복수의 출력 드라이버들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이타 출력 드라이버.
제 1 항에 있어서,

상기 인접하는 출력 드라이버들의 상기 풀업 트랜지스터와 풀다운 트랜지스터가 서로 엇갈리게 배치되는 것을 특징으로 하는 반도체 메모리 장치의 데이타 출력 드라이버.
제 1 항에 있어서,

상기 제1전원라인채널은 제1전원전압라인과, 상기 제 1전원전압라인과 상기 출력 드라이버의 사이에 위치하는 제2접지전압라인을 포함하며, 상기 제2전원라인채널은 제2전원전압라인과, 상기 제2전원전압라인과 상기 출력 드라이버의 사이에 위치하는 제1접지전압라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 출력 드라이버.
제1항에 있어서,

상기 제1전원라인채널은 제1전원전압라인과, 상기 제 1전원전압라인과 상기 출력 드라이버의 사이에 위치하는 제2접지전압라인을 포함하며, 상기 제2전원라인채널은 제1접지전압라인과, 상기 제1접지전압라인과 상기 출력 드라이버의 사이에 위치하는 제2전원전압라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이타 출력 드라이버.
제1항에 있어서,

상기 제1전원라인채널은 제2접지전압라인과, 상기 제 2접지전압라인과 상기 출력 드라이버의 사이에 위치하는 제1전원전압라인을 포함하며, 상기 제2전원라인채널은 제2전원전압라인과, 상기 제2전원전압라인과 상기 출력 드라이버의 사이에 위치하는 제1접지전압라인을 포함하는 것을 특징으로 하는 반도체 메모리장치의 데이타 출력드라이버.
제 1 항에 있어서,

상기 제1전원라인채널은 제2접지전압라인과, 상기 제 2접지전압라인과 상기 출력 드라이버의 사이에 위치하는 제1전원전압라인을 포함하며, 상기 제2전원라인채널은 제1접지전압라인과, 상기 제1접지전압라인과 상기 출력 드라이버의 사이에 위치하는 제2전원전압라인을 포함하는 것을 특징으로 하는 반도체 메모리장치의 데이타 출력드라이버.