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KR102705704B1 - 전원 배선의 수를 저감하는 반도체 메모리 장치 - Google Patents

전원 배선의 수를 저감하는 반도체 메모리 장치 Download PDF

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KR102705704B1
KR102705704B1 KR1020220013012A KR20220013012A KR102705704B1 KR 102705704 B1 KR102705704 B1 KR 102705704B1 KR 1020220013012 A KR1020220013012 A KR 1020220013012A KR 20220013012 A KR20220013012 A KR 20220013012A KR 102705704 B1 KR102705704 B1 KR 102705704B1
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Abstract

전원 배선의 수를 저감하는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치에서는, 외부 전원 배선에 의해 전송되는 외부 전원 전압이 모드에 따라 동일하거나 강압하여 선택 풀업 배선에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로에 모드에 따른 적절한 레벨의 풀업 전원 전압이 제공된다. 그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.

Description

전원 배선의 수를 저감하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING THE NUMBER OF POWER LINE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 전원 배선의 수를 저감하는 반도체 메모리 장치에 관한 것이다.
DRAM과 같은 반도체 메모리 장치에서는, 전류 소모를 최소화하는 것은 매우 중요한 과제이다. 이를 위하여, 반도체 메모리 장치는 소위 '파워다운 모드'에서 미동작하는 회로(본 명세서에는, '선택 구동 회로'라 함)에 대해서는 풀업 전압을 외부에서 공급되는 외부 전원 전압보다 낮은 레벨의 전압을 사용하는 것이 일반적이다. 즉, 상기 선택 구동 회로는 노말 모드에서는 외부 전압 전압을 풀업 전압으로 사용하여 정상 동작하며, 파워다운 모드에서는 외부 전원 전압보다 낮은 레벨의 전압을 풀업 전압으로 사용하여 전류 소모를 저감하고 있다. 이때, 상기 선택 구동 회로는, 본 명세서에서, '선택 영역'이라 불리는 가상의 영역에 배치된다.
한편, 기존의 반도체 메모리 장치에서는, 상기 선택 구동 회로의 풀업 전압을 위하여, 내부 전원 전압이 사용된다. 이때, 내부 전원 전압은 외부 전원 전압보다 낮은 레벨의 전압으로서, 반도체 메모리 장치에 내장되는 내부 전원 전압 발생기에서 생성된다.
이에 따라, 기존의 반도체 메모리 장치의 선택 영역에는, 외부 전원 배선, 내부 전원 배선 및 선택 풀업 배선과 같은 크게 3가지 종류의 전원 배선이 형성된다. 이때, 외부 전원 배선은 외부 전원 전압을 전송하며, 내부 전원 배선은 내부 전원 전압을 전송한다. 그리고, 선택 풀업 배선은 상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 노말 모드에서는 외부 전원 배선과 전기적으로 연결되며, 파워다운 모드에서는 내부 전원 배선과 전기적으로 연결된다.
그런데, 반도체 메모리 장치는 고집적화되어 감에 따라, 선택 영역에서, 전원 전압을 전송하는 배선의 수를 저감하는 것 또한 중요한 과제이다. 이에 따라, 상기 선택 영역에서, 전원 전압을 전송하는 전원 배선의 수를 저감하는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 선택 영역에서 전원 배선의 수를 저감하는 반도체 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 고정 구동 회로가 배치되는 가상의 고정 영역으로서, 상기 고정 구동 회로는 노말 모드 및 파워다운 모드에서 응답 인에이블 동작되는 상기 고정 영역; 및 선택 구동 회로가 배치되는 가상의 선택 영역으로서, 상기 선택 구동 회로는 상기 노말 모드에서는 응답 인에이블 동작되며, 상기 파워다운 모드에서 응답 디스에이블 동작되는 상기 선택 영역을 구비한다. 상기 선택 영역은 외부에서 제공되는 외부 전원 전압을 전송하는 외부 전원 배선; 상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 풀업 전원 전압을 전송하는 선택 풀업 배선; 및 상기 외부 전원 배선과 상기 선택 풀업 배선 사이에 형성되며, 상기 풀업 전원 전압을 상기 선택 풀업 배선에 제공하는 배선 연결부로서, 상기 풀업 전원 전압은 상기 노말 모드에서는 상기 외부 전원 전압과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압에 대하여 강압된 레벨인 상기 배선 연결부를 구비한다. 상기 배선 연결부는 일접합이 상기 외부 전원 배선에 연결되며, 다른 일접합은 상기 선택 풀업 배선에 연결되며, 레벨 조절 신호에 의하여 게이팅되는 앤모스 타입의 레벨 조절 트랜지스터; 및 상기 레벨 조절 신호를 발생하는 조절 신호 발생 유닛으로서, 상기 레벨 조절 신호는 상기 노말 모드에서는 승압 전압으로 제어되며, 상기 파워다운 모드에서 파워다운 전압의 레벨로 제어되고, 상기 승압 전압은 상기 외부 전원 전압보다 상기 레벨 조절 트랜지스터의 문턱 전압 이상으로 높은 레벨이며, 상기 파워다운 전압은 상기 외부 전원 전압 이하의 레벨이되, 상기 레벨 조절 트랜지스터의 문턱 전압보다 높은 전압인 상기 조절 신호 발생 유닛을 구비한다. 상기 조절 신호 발생 유닛은 파워다운 모드 신호를 반전 레벨 쉬프팅하여 조절 예비 신호로 발생하는 반전 레벨 쉬프팅 수단으로서, 상기 파워다운 모드 신호는 상기 파워다운 모드에서 상기 외부 전원 전압으로 제어되고 상기 노말 모드에서는 접지 전압으로 제어되며, 상기 조절 예비 신호는 상기 파워다운 모드에서 상기 접지 전압으로 제어되고 상기 노말 모드에서는 상기 승압 전압으로 제어되는 반전 레벨 쉬프팅 수단; 및 상기 조절 예비 신호를 수신하며, 상기 레벨 조절 신호를 발생하는 조절 신호 발생 수단으로서, 상기 레벨 조절 신호는 상기 조절 예비 신호의 상기 승압 전압으로의 제어됨에 따라 상기 승압 전압으로 제어되며, 상기 조절 예비 신호의 상기 접지 전압으로의 제어됨에 따라 상기 파워다운 전압으로 제어되는 상기 조절 신호 발생 수단을 구비한다.
상기와 같은 구성의 본 발명의 반도체 메모리 장치에서는, 상기 외부 전원 배선에 의해 전송되는 외부 전원 전압이 모드에 따라 동일하거나 강압하여 상기 선택 풀업 배선에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로에 모드에 따른 적절한 레벨의 풀업 전원 전압이 제공된다.
그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2a는 도 1의 배선 연결부의 일예를 나타내는 도면이다.
도 2b는 도 1의 배선 연결부의 다른 일예를 나타내는 도면이다.
도 3a 및 도 3b 각각은 도 1의 인터페이싱 회로의 구현예를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 의미뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 의미까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다, '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.
또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
본 발명의 반도체 메모리 장치의 동작 모드로는 노말 모드와 파워다운 모드가 있다. 이때, '노말 모드'는 반도체 메모리 장치의 내부 회로들이 응답 인에이블 동작되는 모드이며, '파워다운 모드'는 반도체 메모리 장치의 내부 회로들 중의 일부가 응답 디스에이블 동작되는 모드이다.
본 명세서에서, '응답 인에이블 동작된다'는 '발생되는 출력 신호의 논리 상태 또는 전압 레벨이 수신되는 입력 신호의 논리 상태에 의존됨'을 의미하며, '응답 디스에이블 동작된다'는 '발생되는 출력 신호의 논리 상태 또는 전압 레벨이 수신되는 입력 신호의 논리 상태에 무관하게 결정됨'을 의미한다.
이러한 '파워다운 모드'의 동작 예로는, 반도체 메모리 장치의 메모리 셀들이 셀프 리프레쉬되는 '셀프 리프레쉬 모드'가 있다. 이러한 셀프 리프레쉬 모드는 당업자에게는 자명하므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 고정 영역(ARFX) 및 선택 영역(ARSL)를 구비한다.
상기 고정 영역(ARFX)은 고정 구동 회로(CIFX)가 배치되는 가상의 영역이며, 상기 선택 영역(ARSL)은 선택 구동 회로(CISL)가 배치되는 가상의 영역이다. 상기 고정 구동 회로(CIFX)는 노말 모드 및 파워다운 모드 모드에서 응답 인에이블 동작된다. 그리고, 상기 선택 구동 회로(CISL)는 노말 모드에서 응답 인에이블 동작되며, 파워다운 모드에서는 응답 디스에이블 동작된다.
상기 선택 영역(ARSL)은 외부 전원 배선(100), 선택 풀업 배선(200) 및 배선 연결부(300)를 구비한다.
상기 외부 전원 배선(100)은 외부 전원 전압(VDD)과 전기적으로 연결되며, 상기 외부 전원 전압(VDD)를 전송한다. 이때, 상기 외부 전원 전압(VDD)은 반도체 메모리 장치의 외부에서 공급되는 전압이다. 그리고, 상기 외부 전원 전압(VDD)은 접지 전압(VSS)에 대하여 본 실시예의 반도체 메모리 장치에 내장되는 앤모스 트랜지스터들 각각의 문턱 전압보다 충분히 높은 전압임은 당업자에게는 자명하다.
상기 선택 풀업 배선(200)은 상기 선택 구동 회로(CISL)의 풀업 단자(NPUS)와 전기적으로 연결되며, 풀업 전원 전압(VPUW)를 전송한다.
상기 배선 연결부(300)는 상기 외부 전원 배선(100)과 상기 선택 풀업 배선(200) 사이에 형성되며, 상기 풀업 전원 전압(VPUW)을 상기 선택 풀업 배선(200)에 제공한다. 이때, 상기 풀업 전원 전압(VPUW)은 상기 노말 모드에서는 상기 외부 전원 전압(VDD)과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)에 대하여 강압된 레벨이다.
이에 따라, 상기 선택 구동 회로(CISL)의 내부 단자의 신호들은 상기 노말 모드의 풀업시에는 상기 외부 전원 전압(VDD)의 레벨로 제어되며, 상기 파워다운 모드의 풀업시에는 상기 외부 전원 전압(VDD)에서 강압된 레벨로 제어된다.
도 2a는 도 1의 배선 연결부(300)의 일예를 나타내는 도면이다. 도 2a를 참조하면, 일예에 따른 배선 연결부(300)는 노말 연결 트랜지스터(310) 및 파워다운 연결 트랜지스터(320)를 구비한다.
상기 노말 연결 트랜지스터(310)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 노말 구동 신호(XDNB)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 이때, 상기 노말 구동 신호(XDNB)는 상기 노말 모드에서 접지 전압(VSS)으로 제어되며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)으로 제어된다.
이에 따라, 상기 노말 연결 트랜지스터(310)는 상기 노말 모드에서 턴온되고, 상기 풀업 전원 전압(VPUW)은 상기 외부 전원 전압(VDD)과 동일한 레벨로 된다. 그리고, 상기 파워다운 모드에서는, 상기 노말 연결 트랜지스터(310)는 턴오프된다.
상기 파워다운 연결 트랜지스터(320)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 파워다운 구동 신호(XDP)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 파워다운 구동 신호(XDP)는 상기 노말 모드에서 접지 전압(VSS)으로 제어되며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)의 레벨로 제어된다.
이에 따라, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)에 대하여 상기 파워다운 연결 트랜지스터(320)의 문턱 전압 만큼 하강된 레벨로 제어된다.
다시 기술하자면, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)의 레벨에서 상기 파워다운 연결 트랜지스터(320)의 문턱 전압 만큼 하강된 레벨로 제어된다.
그리고, 상기 파워다운 연결 트랜지스터(320)는 상기 노말 모드에서는 턴오프된다.
도 2b는 도 1의 배선 연결부(300)의 다른 일예를 나타내는 도면이다. 도 2b를 참조하면, 다른 일예에 따른 배선 연결부(300)는 레벨 조절 트랜지스터(360) 및 조절 신호 발생 유닛(380)을 구비한다.
상기 레벨 조절 트랜지스터(360)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 레벨 조절 신호(XCLV)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.
상기 조절 신호 발생 유닛(380)은 상기 레벨 조절 신호(XCLV)를 발생한다. 이때, 상기 레벨 조절 신호(XCLV)는 상기 노말 모드에서는 승압 전압(VPP)으로 제어되며, 상기 파워다운 모드에서 파워다운 전압(VPD)으로 제어된다. 이때, 상기 승압 전압(VPP)은 상기 외부 전원 전압(VDD)보다 상기 레벨 조절 트랜지스터(360)의 문턱 전압 이상 높은 레벨의 전압이다. 그리고, 상기 파워다운 전압(VPD)은 상기 외부 전원 전압(VDD) 이하의 레벨이되, 상기 레벨 조절 트랜지스터(360)의 문턱 전압보다 높은 레벨의 전압이다.
바람직하기로는, 상기 파워다운 전압(VPD)은 상기 외부 전원 전압(VDD)이다.
상기 조절 신호 발생 유닛(380)은 구체적으로 반전 레벨 쉬프팅 수단(381) 및 조절 신호 발생 수단(382)를 구비한다.
상기 반전 레벨 쉬프팅 수단(381)은 파워다운 모드 신호(XPDN)를 반전 레벨 쉬프팅하여 조절 예비 신호(XCPRE)로 발생한다.
이때, 상기 파워다운 모드 신호(XPDN)는 상기 파워다운 모드에서 상기 외부 전원 전압(VDD)으로 제어되고 상기 노말 모드에서는 접지 전압(VSS)으로 제어된다. 그리고, 상기 조절 예비 신호(XCPRE)는 상기 파워다운 모드에서 상기 접지 전압(VSS)으로 제어되고 상기 노말 모드에서는 상기 승압 전압(VPP)으로 제어된다.
이러한 상기 반전 레벨 쉬프팅 수단(381)의 구현은 당업자에게는 자명하므로, 이에 대한 구체적인 기술은 생략된다.
상기 조절 신호 발생 수단(382)은 상기 조절 예비 신호(XCPRE)를 수신하고 상기 레벨 조절 신호(XCLV)를 발생하며, 구체적으로는, 제1 및 제2 피모스 트랜지스터(382a, 382b)를 구비한다.
상기 조절 예비 신호(XCPRE)가 상기 승압 전압(VPP)으로 제어될 때, 상기 제1 피모스 트랜지스터(382a)가 턴온된다. 이때, 상기 레벨 조절 신호(XCLV)는 승압 전압(VPP)으로 제어된다.
그리고, 상기 조절 예비 신호(XCPRE)가 상기 접지 전압(VSS)으로 제어될 때, 상기 제2 피모스 트랜지스터(382b)가 턴온된다. 이때, 상기 레벨 조절 신호(XCLV)는 파워다운 전압(VPD)으로 제어된다.
이에 따라, 상기 풀업 전원 전압(VPUW)은 상기 노말 모드에서는 상기 외부 전원 전압(VDD)으로 제어된다.
그리고, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 파워 다운 전압(VPD)에 대하여 상기 레벨 조절 트랜지스터(360)의 문턱 전압 만큼 하강된 레벨로 제어된다. 즉, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 파워 다운 전압(VPD)보다 상기 레벨 조절 트랜지스터(360)의 문턱 전압 만큼 하강된 레벨로 제어된다.
다시 도 1을 참조하면, 상기 고정 구동 회로(CIFX)의 풀업 단자(NPUF)에는 상기 외부 전원 전압(VDD)이 인가된다.
그리고, 본 발명의 반도체 메모리 장치는 인터페이싱 회로(400)를 더 구비한다. 상기 인터페이싱 회로(400)는 저레벨 구동 신호(XLDR)를 수신하여 고레벨 구동 신호(XHDR)로 발생하며, 상기 고정 영역(ARFX)에 배치되는 것이 바람직하다.
이때, 상기 저레벨 구동 신호(XLDR)는 상기 선택 구동 회로(CISL)에서 출력되는 신호이며, 상기 고레벨 구동 신호(XHDR)는 상기 고정 구동 회로(CIFX)에 입력되는 신호이다.
도 3a 및 도 3b 각각은 도 1의 인터페이싱 회로(400)의 구현예를 나타내는 도면이다. 도 3a 및 도 3b를 참조하면, 상기 인터페이싱 회로(400)는 반전 레벨 쉬프팅 유닛(410) 및 선택 출력 유닛(430/430')을 구비한다.
상기 반전 레벨 쉬프팅 유닛(410)은 상기 저레벨 구동 신호(XLDR)의 논리상태를 반전하여 인터페이싱 예비 신호(XIPRE)로 발생한다. 이때, 상기 인터페이싱 예비 신호(XIPRE)의 풀업 전압은 상기 외부 전원 전압(VDD)으로 레벨 쉬프팅된다.
이러한 상기 반전 레벨 쉬프팅 유닛(410)의 구현은 당업자에게는 자명하므로, 이에 대한 구체적인 기술은 생략된다.
상기 선택 출력 유닛(430/430')은 파워다운 모드 신호(XPDN)와 상기 인터페이싱 예비 신호(XIPRE)를 수신하고 상기 고레벨 구동 신호(XHDR)를 발생한다. 여기서, 상기 파워다운 모드 신호(XPDN)는 파워다운 모드에서 "H"로 활성화된다.
상기 선택 출력 유닛(430/430')에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 노말 모드에서는 상기 인터페이싱 예비 신호(XIPRE)와 상반된 논리상태로 제어되지만, 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 일정한 논리상태로 제어된다.
즉, 도 3a의 예의 상기 선택 출력 유닛(430)에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 "H"로 논리상태로 제어된다.
그리고, 도 3b의 예의 상기 선택 출력 유닛(430')에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 노말 모드에서는 상기 인터페이싱 예비 신호(XIPRE)와 상반된 논리상태로 제어되지만, 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 "L"로 논리상태로 제어된다.
이에 따라, 상기 고정 회로(CIFX)는 상기 파워다운 모드에서 입력되는 신호의 논리상태가 "H" 또는 "L"로 고정됨으로써, 전류의 소모가 감소된다.
한편, 본 명세서에는, 상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 및 상기 선택 출력 유닛(430/430') 모두를 구비하는 예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 및 상기 선택 출력 유닛(430/430') 중의 어느 하나만을 구비하는 경우에 구현될 수 있음은 당업자에게는 자명하다.
상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 만을 구비하는 경우, 상기 인터페이싱 회로(400)는 상기 저레벨 구동 신호(XLDR)의 풀업 전압을 레벨 쉬프팅하여 상기 고레벨 구동 신호(XHDR)로 발생하는 역할을 한다. 즉, 상기 고레벨 구동 신호(XHDR)는 동작 모드에 무관하게 상기 저레벨 구동 신호(XLDR)에 따른 전압 레벨을 가지되, 풀업시에 상기 외부 전원 전압(VDD)으로 제어된다.
상기 인터페이싱 회로(400)가 상기 선택 출력 유닛(430/430') 만을 구비하는 경우, 상기 인터페이싱 회로(400)는 상기 파워다운 모드에서, 상기 저레벨 구동 신호(XLDR)의 논리 상태에 무관하게 상기 고레벨 구동 신호(XHDR)를 일정한 논리상태로 제어하는 역할을 한다. 즉, 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서 상기 저레벨 구동 신호(XLDR)의 동작 모드에 무관하게 "H" 및 "L" 중 어느하나의 논리 상태로 고정된다.
그리고, 상기 노말 모드에서는, 상기 인터페이싱 회로(400)는 상기 저레벨 구동 신호(XLDR)와 동일한 논리 상태의 상기 고레벨 구동 신호(XHDR)를 제공하는 역할을 한다.
다시 도 1을 참조하면, 고정 풀업 배선(500)은 상기 고정 구동 회로(CIFX)의 풀업 단자에 전기적으로 연결되는 배선으로서, 상기 외부 전원 배선(100)과 전기적으로 연결된다.
상기와 같은 구성의 본 발명의 반도체 메모리 장치에서는, 상기 외부 전원 배선(100)에 의해 전송되는 외부 전원 전압(VDD)이 모드에 따라 동일하거나 강압하여 상기 선택 풀업 배선(200)에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로(CISL)에 모드에 따른 적절한 레벨의 풀업 전원 전압(VPUW)이 제공된다.
그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (11)

  1. 반도체 메모리 장치에 있어서,
    고정 구동 회로가 배치되는 가상의 고정 영역으로서, 상기 고정 구동 회로는 노말 모드 및 파워다운 모드에서 응답 인에이블 동작되는 상기 고정 영역; 및
    선택 구동 회로가 배치되는 가상의 선택 영역으로서, 상기 선택 구동 회로는 상기 노말 모드에서는 응답 인에이블 동작되며, 상기 파워다운 모드에서 응답 디스에이블 동작되는 상기 선택 영역을 구비하며,
    상기 선택 영역은
    외부에서 제공되는 외부 전원 전압을 전송하는 외부 전원 배선;
    상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 풀업 전원 전압을 전송하는 선택 풀업 배선; 및
    상기 외부 전원 배선과 상기 선택 풀업 배선 사이에 형성되며, 상기 풀업 전원 전압을 상기 선택 풀업 배선에 제공하는 배선 연결부로서, 상기 풀업 전원 전압은 상기 노말 모드에서는 상기 외부 전원 전압과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압에 대하여 강압된 레벨인 상기 배선 연결부를 구비하며,
    상기 배선 연결부는
    일접합이 상기 외부 전원 배선에 연결되며, 다른 일접합은 상기 선택 풀업 배선에 연결되며, 레벨 조절 신호에 의하여 게이팅되는 앤모스 타입의 레벨 조절 트랜지스터; 및
    상기 레벨 조절 신호를 발생하는 조절 신호 발생 유닛으로서, 상기 레벨 조절 신호는 상기 노말 모드에서는 승압 전압으로 제어되며, 상기 파워다운 모드에서 파워다운 전압의 레벨로 제어되고, 상기 승압 전압은 상기 외부 전원 전압보다 상기 레벨 조절 트랜지스터의 문턱 전압 이상으로 높은 레벨이며, 상기 파워다운 전압은 상기 외부 전원 전압 이하의 레벨이되, 상기 레벨 조절 트랜지스터의 문턱 전압보다 높은 전압인 상기 조절 신호 발생 유닛을 구비하며,
    상기 조절 신호 발생 유닛은
    파워다운 모드 신호를 반전 레벨 쉬프팅하여 조절 예비 신호로 발생하는 반전 레벨 쉬프팅 수단으로서, 상기 파워다운 모드 신호는 상기 파워다운 모드에서 상기 외부 전원 전압으로 제어되고 상기 노말 모드에서는 접지 전압으로 제어되며, 상기 조절 예비 신호는 상기 파워다운 모드에서 상기 접지 전압으로 제어되고 상기 노말 모드에서는 상기 승압 전압으로 제어되는 반전 레벨 쉬프팅 수단; 및
    상기 조절 예비 신호를 수신하며, 상기 레벨 조절 신호를 발생하는 조절 신호 발생 수단으로서, 상기 레벨 조절 신호는 상기 조절 예비 신호의 상기 승압 전압으로의 제어됨에 따라 상기 승압 전압으로 제어되며, 상기 조절 예비 신호의 상기 접지 전압으로의 제어됨에 따라 상기 파워다운 전압으로 제어되는 상기 조절 신호 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 파워다운 전압은
    상기 외부 전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 고정 구동 회로는
    풀업 단자에 상기 외부 전원 전압이 인가되며,
    상기 반도체 메모리 장치는
    저레벨 구동 신호를 수신하여 고레벨 구동 신호로 발생하는 인터페이싱 회로로서, 상기 저레벨 구동 신호는 상기 선택 구동 회로에서 출력되는 신호이며, 상기 고레벨 구동 신호는 상기 고정 구동 회로에 입력되는 신호인 상기 인터페이싱 회로를 더 구비하며,
    상기 고레벨 구동 신호는
    상기 저레벨 구동 신호에 따른 전압 레벨을 가지되, 풀업시에 상기 외부 전원 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 인터페이싱 회로는
    상기 저레벨 구동 신호의 논리상태를 반전하여 인터페이싱 예비 신호로 발생하되, 상기 인터페이싱 예비 신호의 풀업 전압은 상기 외부 전원 전압으로 레벨 쉬프팅되는 반전 레벨 쉬프팅 유닛; 및
    파워다운 모드 신호와 상기 인터페이싱 예비 신호를 수신하고 상기 고레벨 구동 신호를 발생하되, 상기 파워다운 모드 신호는 파워다운 모드에서 활성화되는 선택 출력 유닛으로서, 상기 고레벨 구동 신호는 상기 노말 모드에서는 상기 인터페이싱 예비 신호와 상반된 논리상태로 제어되며, 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태와 무관하게 일정한 논리상태로 제어되는 상기 선택 출력 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 고정 구동 회로는
    풀업 단자에 상기 외부 전원 전압이 인가되며,
    상기 반도체 메모리 장치는
    저레벨 구동 신호를 수신하여 고레벨 구동 신호로 발생하는 인터페이싱 회로로서, 상기 저레벨 구동 신호는 상기 선택 구동 회로에서 출력되는 신호이며, 상기 고레벨 구동 신호는 상기 고정 구동 회로에 입력되는 신호인 상기 인터페이싱 회로를 더 구비하며,
    상기 고레벨 구동 신호는
    상기 파워다운 모드에서 상기 저레벨 구동 신호의 논리 상태와 무관하게 일정한 논리 상태로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
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