JP2001156619A - 半導体回路 - Google Patents
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 製造コスト及びレイアウト面積の増加を必要
最小限に抑制しながら、高速化及び低消費電力化を実現
できる半導体回路を提供する。 【解決手段】ソースにそれぞれ異なる電圧が印加され、
ゲートにモード制御信号が入力されるｐＭＯＳトランジ
スタＰ２とＰ３によって構成されているバイアス電圧供
給回路によって、モード制御信号に応じて異なるレベル
のバイアス電圧を生成し、ｐＭＯＳトランジスタのｎウ
ェルに供給する。動作時に、動作電圧とほぼ同じレベル
のバイアス電圧をｐＭＯＳトランジスタのｎウェルに供
給し、待機時に動作電圧より高いバイアス電圧をｐＭＯ
Ｓトランジスタのｎウェルに供給することによって、動
作時トランジスタの駆動電流を大きく維持でき、待機時
トランジスタのリーク電流を抑制でき、高速化と低消費
電力化を実現できる。
最小限に抑制しながら、高速化及び低消費電力化を実現
できる半導体回路を提供する。 【解決手段】ソースにそれぞれ異なる電圧が印加され、
ゲートにモード制御信号が入力されるｐＭＯＳトランジ
スタＰ２とＰ３によって構成されているバイアス電圧供
給回路によって、モード制御信号に応じて異なるレベル
のバイアス電圧を生成し、ｐＭＯＳトランジスタのｎウ
ェルに供給する。動作時に、動作電圧とほぼ同じレベル
のバイアス電圧をｐＭＯＳトランジスタのｎウェルに供
給し、待機時に動作電圧より高いバイアス電圧をｐＭＯ
Ｓトランジスタのｎウェルに供給することによって、動
作時トランジスタの駆動電流を大きく維持でき、待機時
トランジスタのリーク電流を抑制でき、高速化と低消費
電力化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高速化と低消費電
力化を実現でき、特に待機時の消費電力を低減できる半
導体回路に関するものである。
力化を実現でき、特に待機時の消費電力を低減できる半
導体回路に関するものである。
【０００２】
【従来の技術】半導体回路、例えば、ＭＯＳトランジス
タで構成された半導体回路において、低消費電力化のた
めに低電源電圧化が進められている。低電源電圧で動作
する場合、動作の高速化をはかるため、低しきい値電圧
トランジスタを用いることが望ましい。一方、低しきい
値電圧トランジスタを用いることによって、リーク電流
が増加し、特に待機時のリーク電流が大幅に増加するこ
とによって、半導体回路の消費電力が増加する。このた
め、バッテリで動作する携帯型の電子機器には、高速化
と低消費電力化を両立させる課題が残されている。
タで構成された半導体回路において、低消費電力化のた
めに低電源電圧化が進められている。低電源電圧で動作
する場合、動作の高速化をはかるため、低しきい値電圧
トランジスタを用いることが望ましい。一方、低しきい
値電圧トランジスタを用いることによって、リーク電流
が増加し、特に待機時のリーク電流が大幅に増加するこ
とによって、半導体回路の消費電力が増加する。このた
め、バッテリで動作する携帯型の電子機器には、高速化
と低消費電力化を両立させる課題が残されている。
【０００３】半導体回路の高速化と低消費電力化のた
め、これまでに様々な技術が提案されている。図８と図
９は、動作時の高速化と待機時の低消費電力化を実現す
るための二つの回路例を示している。図８に示す半導体
回路において、動作時の高速化を実現するため、低しき
い値電圧のｐＭＯＳトランジスタＰ１０とｎＭＯＳトラ
ンジスタＮ１０を用いている。ｐＭＯＳトランジスタＰ
１０とｎＭＯＳトランジスタＮ１０によって論理回路、
例えば、インバータが構成されている。この例の半導体
回路は低しきい値電圧のＭＯＳトランジスタを用いるた
め、低電源電圧、例えば、１．５Ｖの電源電圧が供給さ
れる場合でも高速な応答特性が得られる。しかし、低し
きい値電圧のＭＯＳトランジスタを用いるため、トラン
ジスタＰ１０とＮ１０の貫通電流が大きくなり、特に待
機時にトランジスタＰ１０とＮ１０のリーク電流が大き
くなるので、消費電力の増加を招く。これを解決するた
め、トランジスタＰ１０とＮ１０に動作時と待機時にそ
れぞれ異なるバイアス電流を供給することで、これらの
トランジスタのしきい値電圧を制御する。
め、これまでに様々な技術が提案されている。図８と図
９は、動作時の高速化と待機時の低消費電力化を実現す
るための二つの回路例を示している。図８に示す半導体
回路において、動作時の高速化を実現するため、低しき
い値電圧のｐＭＯＳトランジスタＰ１０とｎＭＯＳトラ
ンジスタＮ１０を用いている。ｐＭＯＳトランジスタＰ
１０とｎＭＯＳトランジスタＮ１０によって論理回路、
例えば、インバータが構成されている。この例の半導体
回路は低しきい値電圧のＭＯＳトランジスタを用いるた
め、低電源電圧、例えば、１．５Ｖの電源電圧が供給さ
れる場合でも高速な応答特性が得られる。しかし、低し
きい値電圧のＭＯＳトランジスタを用いるため、トラン
ジスタＰ１０とＮ１０の貫通電流が大きくなり、特に待
機時にトランジスタＰ１０とＮ１０のリーク電流が大き
くなるので、消費電力の増加を招く。これを解決するた
め、トランジスタＰ１０とＮ１０に動作時と待機時にそ
れぞれ異なるバイアス電流を供給することで、これらの
トランジスタのしきい値電圧を制御する。
【０００４】図８に示すように、しきい値制御電圧供給
回路１０によって、ｐＭＯＳトランジスタＰ１０のウェ
ルにバイアス電圧Ｖbsp が供給され、ｎＭＯＳトランジ
スタＮ１０のウェルにバイアス電圧Ｖbsn が供給され
る。動作時に、バイアス電圧Ｖ bsp 及びＶbsn によっ
て、トランジスタＰ１０とＮ１０のしきい値電圧がとも
に低いレベルに保持され、高速化を図る。一方、待機時
にバイアス電圧Ｖbsp 及びＶbsn によって、トランジス
タＰ１０とＮ１０のしきい値電圧がともに高いレベルに
保持され、リーク電流を低減させ、低消費電力化を図
る。
回路１０によって、ｐＭＯＳトランジスタＰ１０のウェ
ルにバイアス電圧Ｖbsp が供給され、ｎＭＯＳトランジ
スタＮ１０のウェルにバイアス電圧Ｖbsn が供給され
る。動作時に、バイアス電圧Ｖ bsp 及びＶbsn によっ
て、トランジスタＰ１０とＮ１０のしきい値電圧がとも
に低いレベルに保持され、高速化を図る。一方、待機時
にバイアス電圧Ｖbsp 及びＶbsn によって、トランジス
タＰ１０とＮ１０のしきい値電圧がともに高いレベルに
保持され、リーク電流を低減させ、低消費電力化を図
る。
【０００５】図９に示す回路例では、低しきい値電圧の
ｐＭＯＳトランジスタＰ２０及びｎＭＯＳトランジスタ
Ｎ２０によって構成されているインバータに、待機時の
リーク電流を抑制するためのｎＭＯＳトランジスタＮ２
２が直列接続されている。なお、トランジスタＮ２２
は、高いしきい値電圧をもち、スタンバイ信号ＳＤＢに
応じてオン／オフ状態が切り換えられる。
ｐＭＯＳトランジスタＰ２０及びｎＭＯＳトランジスタ
Ｎ２０によって構成されているインバータに、待機時の
リーク電流を抑制するためのｎＭＯＳトランジスタＮ２
２が直列接続されている。なお、トランジスタＮ２２
は、高いしきい値電圧をもち、スタンバイ信号ＳＤＢに
応じてオン／オフ状態が切り換えられる。
【０００６】動作時に、スタンバイ信号ＳＤＢがハイレ
ベル、例えば、トランジスタＮ２２のしきい値電圧より
高い電圧に保持され、トランジスタＮ２２がオン状態に
保持される。このため、トランジスタＮ２０のソースが
トランジスタＮ２２を介して接地電位ＧＮＤに接続さ
れ、低しきい値電圧のトランジスタＰ２０とＮ２０から
なるインバータが高速な応答特性を示し、高速化を実現
できる。一方、待機時にスタンバイ信号ＳＤＢがトラン
ジスタＮ２２のしきい値電圧以下のローレベル、例え
ば、０Ｖに保持される。このため、トランジスタＮ２２
がオフ状態にあり、リーク電流の経路が遮断され、待機
時の消費電力の低減を実現できる。
ベル、例えば、トランジスタＮ２２のしきい値電圧より
高い電圧に保持され、トランジスタＮ２２がオン状態に
保持される。このため、トランジスタＮ２０のソースが
トランジスタＮ２２を介して接地電位ＧＮＤに接続さ
れ、低しきい値電圧のトランジスタＰ２０とＮ２０から
なるインバータが高速な応答特性を示し、高速化を実現
できる。一方、待機時にスタンバイ信号ＳＤＢがトラン
ジスタＮ２２のしきい値電圧以下のローレベル、例え
ば、０Ｖに保持される。このため、トランジスタＮ２２
がオフ状態にあり、リーク電流の経路が遮断され、待機
時の消費電力の低減を実現できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来の半導体回路は、トランジスタを形成するため、トリ
プルウェルを形成するなどウェル構造を複雑化する上、
製造プロセスに大きな変更を要し、マスク数の増加など
によって製造工程数が増え、製造コストが増加する。ま
た、図８に示す半導体回路において、ｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタにそれぞれ異なるバイア
ス電圧を供給するため、しきい値制御電圧供給回路に昇
圧回路を設ける必要があり、回路レイアウト面積及び消
費電力の増加を招く。図９に示す半導体回路では、しき
い値電圧の異なるｎＭＯＳトランジスタを形成する必要
があり、プロセスの工程数を増加させる一方、待機時の
リーク電流を抑制するために、スイッチングトランジス
タとしてｎＭＯＳトランジスタが電流経路に直列接続さ
れているため、高速化に不利であり、さらにトランジス
タ数の増加によって、レイアウト面積が大幅に増加する
などの不利益がある。
来の半導体回路は、トランジスタを形成するため、トリ
プルウェルを形成するなどウェル構造を複雑化する上、
製造プロセスに大きな変更を要し、マスク数の増加など
によって製造工程数が増え、製造コストが増加する。ま
た、図８に示す半導体回路において、ｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタにそれぞれ異なるバイア
ス電圧を供給するため、しきい値制御電圧供給回路に昇
圧回路を設ける必要があり、回路レイアウト面積及び消
費電力の増加を招く。図９に示す半導体回路では、しき
い値電圧の異なるｎＭＯＳトランジスタを形成する必要
があり、プロセスの工程数を増加させる一方、待機時の
リーク電流を抑制するために、スイッチングトランジス
タとしてｎＭＯＳトランジスタが電流経路に直列接続さ
れているため、高速化に不利であり、さらにトランジス
タ数の増加によって、レイアウト面積が大幅に増加する
などの不利益がある。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、製造コスト及びレイアウト面積
の増加を必要最小限に抑制しながら、高速化及び低消費
電力化を実現できる半導体回路を提供することにある。
のであり、その目的は、製造コスト及びレイアウト面積
の増加を必要最小限に抑制しながら、高速化及び低消費
電力化を実現できる半導体回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体回路は、ＭＯＳトランジスタを含む
論理回路と、制御信号に応じてそれぞれ電圧の異なる第
１のバイアス電圧又は第２のバイアス電圧を上記ＭＯＳ
トランジスタの基板領域に選択的に供給するバイアス電
圧供給回路とを有する。
め、本発明の半導体回路は、ＭＯＳトランジスタを含む
論理回路と、制御信号に応じてそれぞれ電圧の異なる第
１のバイアス電圧又は第２のバイアス電圧を上記ＭＯＳ
トランジスタの基板領域に選択的に供給するバイアス電
圧供給回路とを有する。
【００１０】また、本発明では、好適には、上記バイア
ス電圧供給回路は、第１の電圧供給線とバイアス電圧供
給線との間に接続された第１のＭＯＳトランジスタと、
第２の電圧供給線と上記バイアス電圧供給線との間に接
続された第２のＭＯＳトランジスタとを含み、上記第１
のＭＯＳトランジスタ又は上記第２のＭＯＳトランジス
タが導通することにより上記第１のバイアス電圧又は上
記第２のバイアス電圧が上記バイアス電圧供給線から出
力される。
ス電圧供給回路は、第１の電圧供給線とバイアス電圧供
給線との間に接続された第１のＭＯＳトランジスタと、
第２の電圧供給線と上記バイアス電圧供給線との間に接
続された第２のＭＯＳトランジスタとを含み、上記第１
のＭＯＳトランジスタ又は上記第２のＭＯＳトランジス
タが導通することにより上記第１のバイアス電圧又は上
記第２のバイアス電圧が上記バイアス電圧供給線から出
力される。
【００１１】また、本発明では、好適には、上記論理回
路の上記ＭＯＳトランジスタは、上記第１の電圧供給線
に接続されている。
路の上記ＭＯＳトランジスタは、上記第１の電圧供給線
に接続されている。
【００１２】また、本発明では、好適には、上記論理回
路の上記ＭＯＳトランジスタ、上記第１のＭＯＳトラン
ジスタ及び上記第２のＭＯＳトランジスタがｐＭＯＳト
ランジスタである。
路の上記ＭＯＳトランジスタ、上記第１のＭＯＳトラン
ジスタ及び上記第２のＭＯＳトランジスタがｐＭＯＳト
ランジスタである。
【００１３】更に、本発明では、好適には、上記論理回
路は、上記ｐＭＯＳトランジスタと、第３の電圧供給線
との間に接続されているｎＭＯＳトランジスタを含み、
上記第１の電圧は上記第２の電圧よりも低い電圧であ
る。
路は、上記ｐＭＯＳトランジスタと、第３の電圧供給線
との間に接続されているｎＭＯＳトランジスタを含み、
上記第１の電圧は上記第２の電圧よりも低い電圧であ
る。
【００１４】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体回路の一実施形態を示す回路
図である。図示のように、本実施形態の半導体回路は、
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１
からなる論理回路、例えば、インバータ、及びｐＭＯＳ
トランジスタＰ１にバイアス電圧を供給するバイアス電
圧供給回路によって構成されている。図２は、本実施形
態の半導体回路の等価回路を示している。
図である。図示のように、本実施形態の半導体回路は、
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１
からなる論理回路、例えば、インバータ、及びｐＭＯＳ
トランジスタＰ１にバイアス電圧を供給するバイアス電
圧供給回路によって構成されている。図２は、本実施形
態の半導体回路の等価回路を示している。
【００１５】ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１は、電源電圧ＶCC1 の供給線と接地電位Ｇ
ＮＤとの間に直列接続されている。トランジスタＰ１と
Ｎ１のゲートが入力端子ＴINに接続され、トランジスタ
Ｐ１のソースが電源電圧ＶCC 1 の供給線に接続され、ド
レインが出力端子ＴOUT に接続され、トランジスタＮ１
のソースが接地され、ドレインが出力端子ＴOUT に接続
されている。ここで、ｐＭＯＳトランジスタＰ１は、低
しきい値電圧のトランジスタまたは短チャネルトランジ
スタによって構成され、ｎＭＯＳトランジスタＮ１は、
標準的なしきい値電圧を有する。このため、ｐＭＯＳト
ランジスタＰ１の駆動電流が大きく、且つリーク電流も
大きい。一方、ｎＭＯＳトランジスタＮ１は、通常の電
流駆動能力を有し、且つそのウェルに特別なバイアス電
圧をかけることなく、リーク電流を小さく抑制できる。
本実施形態の半導体回路では、ｐＭＯＳトランジスタＰ
１のウェルにバイアス電圧を適宜供給することによっ
て、動作時の駆動電流を大きく維持しながら、待機時の
リーク電流を小さく抑制できる。
ンジスタＮ１は、電源電圧ＶCC1 の供給線と接地電位Ｇ
ＮＤとの間に直列接続されている。トランジスタＰ１と
Ｎ１のゲートが入力端子ＴINに接続され、トランジスタ
Ｐ１のソースが電源電圧ＶCC 1 の供給線に接続され、ド
レインが出力端子ＴOUT に接続され、トランジスタＮ１
のソースが接地され、ドレインが出力端子ＴOUT に接続
されている。ここで、ｐＭＯＳトランジスタＰ１は、低
しきい値電圧のトランジスタまたは短チャネルトランジ
スタによって構成され、ｎＭＯＳトランジスタＮ１は、
標準的なしきい値電圧を有する。このため、ｐＭＯＳト
ランジスタＰ１の駆動電流が大きく、且つリーク電流も
大きい。一方、ｎＭＯＳトランジスタＮ１は、通常の電
流駆動能力を有し、且つそのウェルに特別なバイアス電
圧をかけることなく、リーク電流を小さく抑制できる。
本実施形態の半導体回路では、ｐＭＯＳトランジスタＰ
１のウェルにバイアス電圧を適宜供給することによっ
て、動作時の駆動電流を大きく維持しながら、待機時の
リーク電流を小さく抑制できる。
【００１６】バイアス電圧供給回路２０は、二つのｐＭ
ＯＳトランジスタＰ２とＰ３によって構成されている。
トランジスタＰ２のソースが電源電圧ＶCC1 の供給線に
接続され、ドレインがトランジスタＰ１の基板側（ｎウ
ェル）に接続されている。トランジスタＰ３のソースが
電源電圧ＶCC2 の供給線に接続され、ドレインがトラン
ジスタＰ１のｎウェルに接続されている。トランジスタ
Ｐ２とＰ３のｎウェルがともに電源電圧ＶCC2 の供給線
に接続され、トランジスタＰ２のゲートにモード制御信
号ＭＳＣ１が印加され、トランジスタＰ３のゲートにモ
ード制御信号ＭＳＣ２が印加される。なお、電源電圧Ｖ
CC1 は半導体回路の動作電源電圧であり、例えば、１．
５Ｖであり、電源電圧ＶCC2 は、半導体回路と外部回路
との間のインターフェース回路に供給される電源電圧で
あり、半導体回路の動作電源電圧ＶCC1 より高く、例え
ば、３．３Ｖである。
ＯＳトランジスタＰ２とＰ３によって構成されている。
トランジスタＰ２のソースが電源電圧ＶCC1 の供給線に
接続され、ドレインがトランジスタＰ１の基板側（ｎウ
ェル）に接続されている。トランジスタＰ３のソースが
電源電圧ＶCC2 の供給線に接続され、ドレインがトラン
ジスタＰ１のｎウェルに接続されている。トランジスタ
Ｐ２とＰ３のｎウェルがともに電源電圧ＶCC2 の供給線
に接続され、トランジスタＰ２のゲートにモード制御信
号ＭＳＣ１が印加され、トランジスタＰ３のゲートにモ
ード制御信号ＭＳＣ２が印加される。なお、電源電圧Ｖ
CC1 は半導体回路の動作電源電圧であり、例えば、１．
５Ｖであり、電源電圧ＶCC2 は、半導体回路と外部回路
との間のインターフェース回路に供給される電源電圧で
あり、半導体回路の動作電源電圧ＶCC1 より高く、例え
ば、３．３Ｖである。
【００１７】以下、本実施形態の半導体回路の動作につ
いて説明する。本実施形態の半導体回路は、例えば、動
作状態と待機状態の二つの動作モードを有する。図３
は、それぞれの動作状態におけるモード制御信号ＭＳＣ
１とＭＳＣ２を示している。図示のように、動作状態に
おいて、モード制御信号ＭＳＣ１がローレベル、例え
ば、接地電位ＧＮＤレベル、ＭＳＣ２がハイレベル、例
えば、電源電圧ＶCC2 に保持され、逆に待機状態におい
て、モード制御信号ＭＳＣ１がハイレベル、ＭＳＣ２が
ローレベルに保持される。即ち、モード制御信号ＭＳＣ
１とＭＳＣ２が互いに論理反転する制御信号である。
いて説明する。本実施形態の半導体回路は、例えば、動
作状態と待機状態の二つの動作モードを有する。図３
は、それぞれの動作状態におけるモード制御信号ＭＳＣ
１とＭＳＣ２を示している。図示のように、動作状態に
おいて、モード制御信号ＭＳＣ１がローレベル、例え
ば、接地電位ＧＮＤレベル、ＭＳＣ２がハイレベル、例
えば、電源電圧ＶCC2 に保持され、逆に待機状態におい
て、モード制御信号ＭＳＣ１がハイレベル、ＭＳＣ２が
ローレベルに保持される。即ち、モード制御信号ＭＳＣ
１とＭＳＣ２が互いに論理反転する制御信号である。
【００１８】動作状態にあるとき、トランジスタＰ２が
オンし、トランジスタＰ３がオフする。このため、トラ
ンジスタＰ１のｎウェルにほぼ電源電圧ＶCC1 に等しい
ウェルバイアス電圧Ｖbsが供給される。一方、待機状態
にあるとき、トランジスタＰ２がオフし、トランジスタ
Ｐ３がオンする。このため、トランジスタＰ１のｎウェ
ルにほぼ電源電圧ＶCC2 に等しいウェルバイアス電圧Ｖ
bsが供給される。
オンし、トランジスタＰ３がオフする。このため、トラ
ンジスタＰ１のｎウェルにほぼ電源電圧ＶCC1 に等しい
ウェルバイアス電圧Ｖbsが供給される。一方、待機状態
にあるとき、トランジスタＰ２がオフし、トランジスタ
Ｐ３がオンする。このため、トランジスタＰ１のｎウェ
ルにほぼ電源電圧ＶCC2 に等しいウェルバイアス電圧Ｖ
bsが供給される。
【００１９】このように、半導体回路の動作モードに応
じて、ｐＭＯＳトランジスタＰ１のバイアス電圧Ｖbsの
レベルが制御される。ｐＭＯＳトランジスタＰ１のしき
い値電圧がウェルバイアス電圧Ｖbsに応じて制御される
ので、バイアス電圧Ｖbsのレベルに応じて、ｐＭＯＳト
ランジスタＰ１の電流特性が制御される。例えば、動作
時にｐＭＯＳトランジスタＰ１に動作電源電圧ＶCC1 と
ほぼ同程度のバイアス電圧を供給し、当該トランジスタ
のしきい値電圧が低く制御され、駆動電流が大きく維持
される。逆に、待機時にｐＭＯＳトランジスタＰ１に動
作電源電圧ＶCC 1 より高いバイアス電圧、例えば、イン
ターフェース回路に供給されている電源電圧ＶCC2 が供
給されることによって、しきい値電圧が高く制御され、
リーク電流が低減する。このように、本実施形態のバイ
アス電圧供給回路２０において、半導体回路の内部動作
電源電圧ＶCC1 及びインターフェース回路に供給され、
内部電源電圧Ｖ CC1 より高い電源電圧ＶCC2 を用いてバ
イアス電圧Ｖbsを生成するので、昇圧回路を付加する必
要がなく、レイアウト面積の増加を小さく抑制できる。
じて、ｐＭＯＳトランジスタＰ１のバイアス電圧Ｖbsの
レベルが制御される。ｐＭＯＳトランジスタＰ１のしき
い値電圧がウェルバイアス電圧Ｖbsに応じて制御される
ので、バイアス電圧Ｖbsのレベルに応じて、ｐＭＯＳト
ランジスタＰ１の電流特性が制御される。例えば、動作
時にｐＭＯＳトランジスタＰ１に動作電源電圧ＶCC1 と
ほぼ同程度のバイアス電圧を供給し、当該トランジスタ
のしきい値電圧が低く制御され、駆動電流が大きく維持
される。逆に、待機時にｐＭＯＳトランジスタＰ１に動
作電源電圧ＶCC 1 より高いバイアス電圧、例えば、イン
ターフェース回路に供給されている電源電圧ＶCC2 が供
給されることによって、しきい値電圧が高く制御され、
リーク電流が低減する。このように、本実施形態のバイ
アス電圧供給回路２０において、半導体回路の内部動作
電源電圧ＶCC1 及びインターフェース回路に供給され、
内部電源電圧Ｖ CC1 より高い電源電圧ＶCC2 を用いてバ
イアス電圧Ｖbsを生成するので、昇圧回路を付加する必
要がなく、レイアウト面積の増加を小さく抑制できる。
【００２０】図４は、ｐＭＯＳトランジスタＰ１を流れ
る電流Ｉdsとバイアス電圧Ｖbs及びゲート−ソース間電
圧｜Ｖgs｜の関係を示している。この例において、トラ
ンジスタＰ１のソース−ドレイン間に印加されている電
圧｜Ｖds｜は、電源電圧ＶCC 1 、即ち、１．５Ｖであ
る。
る電流Ｉdsとバイアス電圧Ｖbs及びゲート−ソース間電
圧｜Ｖgs｜の関係を示している。この例において、トラ
ンジスタＰ１のソース−ドレイン間に印加されている電
圧｜Ｖds｜は、電源電圧ＶCC 1 、即ち、１．５Ｖであ
る。
【００２１】図示のように、ゲート−ソース間電圧｜Ｖ
gs｜に応じて、トランジスタＰ１の電流Ｉdsが変化す
る。ゲート−ソース間電圧｜Ｖgs｜が増加するに従っ
て、電流Ｉdsが大きくなる。ゲート−ソース間電圧｜Ｖ
gs｜が一定の場合、バイアス電圧Ｖbsに応じて、電流Ｉ
dsが変化する。バイアス電圧Ｖbsが大きくなるに従っ
て、電流Ｉdsが小さくなる。特に、ゲート−ソース間電
圧｜Ｖgs｜が小さく、トランジスタＰ１がオフ状態にあ
るとき、電流Ｉdsのバイアス電圧Ｖbs依存度が大きくな
る。即ち、トランジスタＰ１がオフ状態にあるとき、そ
のリーク電流がバイアス電圧Ｖbsに大きく依存する。本
実施形態の半導体回路は、ｐＭＯＳトランジスタのこの
特徴に注目し、待機時のトランジスタＰ１に印加される
バイアス電圧Ｖ bsを大きく設定することによって、リー
ク電流を低減させ、待機時の低消費電力化を実現する。
上述したように、動作時に、電源電圧ＶCC1 と同程度の
バイアス電圧ＶbsをトランジスタＰ１のウェルに印加
し、駆動電流を大きく制御する一方、待機時に、電源電
圧ＶCC1 より高いバイアス電圧ＶbsをトランジスタＰ１
のウェルに印加することによって、待機時のリーク電流
を低減させ、消費電力の低減を図る。
gs｜に応じて、トランジスタＰ１の電流Ｉdsが変化す
る。ゲート−ソース間電圧｜Ｖgs｜が増加するに従っ
て、電流Ｉdsが大きくなる。ゲート−ソース間電圧｜Ｖ
gs｜が一定の場合、バイアス電圧Ｖbsに応じて、電流Ｉ
dsが変化する。バイアス電圧Ｖbsが大きくなるに従っ
て、電流Ｉdsが小さくなる。特に、ゲート−ソース間電
圧｜Ｖgs｜が小さく、トランジスタＰ１がオフ状態にあ
るとき、電流Ｉdsのバイアス電圧Ｖbs依存度が大きくな
る。即ち、トランジスタＰ１がオフ状態にあるとき、そ
のリーク電流がバイアス電圧Ｖbsに大きく依存する。本
実施形態の半導体回路は、ｐＭＯＳトランジスタのこの
特徴に注目し、待機時のトランジスタＰ１に印加される
バイアス電圧Ｖ bsを大きく設定することによって、リー
ク電流を低減させ、待機時の低消費電力化を実現する。
上述したように、動作時に、電源電圧ＶCC1 と同程度の
バイアス電圧ＶbsをトランジスタＰ１のウェルに印加
し、駆動電流を大きく制御する一方、待機時に、電源電
圧ＶCC1 より高いバイアス電圧ＶbsをトランジスタＰ１
のウェルに印加することによって、待機時のリーク電流
を低減させ、消費電力の低減を図る。
【００２２】図５は、本実施形態の半導体回路の簡略断
面図を示している。図示のように、低濃度のｐ型基板
（以下、ｐ基板と称する）１００にｎ型ウェル（以下、
ｎウェルと称する）１１０，１２０及びｐ型ウェル（以
下、ｐウェルと称する）１３０がそれぞれ形成されてい
る。ｎウェル１１０において基板の表面に近い部分にｎ
型不純物領域１１１及びｐ型不純物領域１１２，１１
３，１１５，１１６がそれぞれ形成される。さらに、ｐ
型不純物領域１１２と１１３の間に、図示しない基板表
面上に形成されている絶縁膜の上に、導電体膜、例え
ば、金属膜またはポリシリコン膜によってゲート１１４
が形成される。同じように、不純物領域１１５と１１６
の間に、図示しない基板表面上の絶縁膜の上に、導電体
膜によってゲート１１７が形成される。ゲート１１４、
不純物領域１１２，１１３及びこれらの不純物領域の間
にあるチャネル形成領域によって、図１に示すｐＭＯＳ
トランジスタＰ３が形成され、不純物領域１１２は、ト
ランジスタＰ３のソースを形成し、不純物領域１１３
は、トランジスタＰ３のドレインを形成する。ゲート１
１７、不純物領域１１５，１１６及びこれらの不純物領
域の間にあるチャネル形成領域によって、ｐＭＯＳトラ
ンジスタＰ２が形成され、不純物領域１１６は、トラン
ジスタＰ２のソースを形成し、不純物領域１１５は、ト
ランジスタＰ３のドレインを形成する。
面図を示している。図示のように、低濃度のｐ型基板
（以下、ｐ基板と称する）１００にｎ型ウェル（以下、
ｎウェルと称する）１１０，１２０及びｐ型ウェル（以
下、ｐウェルと称する）１３０がそれぞれ形成されてい
る。ｎウェル１１０において基板の表面に近い部分にｎ
型不純物領域１１１及びｐ型不純物領域１１２，１１
３，１１５，１１６がそれぞれ形成される。さらに、ｐ
型不純物領域１１２と１１３の間に、図示しない基板表
面上に形成されている絶縁膜の上に、導電体膜、例え
ば、金属膜またはポリシリコン膜によってゲート１１４
が形成される。同じように、不純物領域１１５と１１６
の間に、図示しない基板表面上の絶縁膜の上に、導電体
膜によってゲート１１７が形成される。ゲート１１４、
不純物領域１１２，１１３及びこれらの不純物領域の間
にあるチャネル形成領域によって、図１に示すｐＭＯＳ
トランジスタＰ３が形成され、不純物領域１１２は、ト
ランジスタＰ３のソースを形成し、不純物領域１１３
は、トランジスタＰ３のドレインを形成する。ゲート１
１７、不純物領域１１５，１１６及びこれらの不純物領
域の間にあるチャネル形成領域によって、ｐＭＯＳトラ
ンジスタＰ２が形成され、不純物領域１１６は、トラン
ジスタＰ２のソースを形成し、不純物領域１１５は、ト
ランジスタＰ３のドレインを形成する。
【００２３】トランジスタＰ３のソース１１２に、電源
電圧ＶCC2 が印加され、トランジスタＰ２のソース１１
６に、電源電圧ＶCC1 が印加される。さらに、不純物領
域１１１に電源電圧ＶCC2 が印加される。即ち、トラン
ジスタＰ２及びＰ３のｎウェル１１０に、バイアス電圧
ＶCC2 が供給される。
電圧ＶCC2 が印加され、トランジスタＰ２のソース１１
６に、電源電圧ＶCC1 が印加される。さらに、不純物領
域１１１に電源電圧ＶCC2 が印加される。即ち、トラン
ジスタＰ２及びＰ３のｎウェル１１０に、バイアス電圧
ＶCC2 が供給される。
【００２４】ｎウェル１２０に、ｎ型不純物領域１２１
及びｐ型不純物領域１２２と１２３がそれぞれ形成され
る。不純物領域１２２と１２３の間に、図示しない基板
表面上の絶縁膜の上に、導電体膜によってゲート１２４
が形成される。ゲート１２４、不純物領域１２２，１２
３及びこれらの不純物領域の間にあるチャネル形成領域
によって、ｐＭＯＳトランジスタＰ１が形成され、不純
物領域１２２は、トランジスタＰ１のソースを形成し、
不純物領域１２３は、トランジスタＰ１のドレインを形
成する。ｐウェル１３０に、ｎ型不純物領域１３１，１
３２及びｐ型不純物領域１３４がそれぞれ形成される。
不純物領域１３１と１３２の間に、図示しない基板表面
上の絶縁膜の上に、導電体膜によってゲート１３３が形
成される。ゲート１３３、不純物領域１３１，１３２及
びこれらの不純物領域の間にあるチャネル形成領域によ
って、ｎＭＯＳトランジスタＮ１が形成され、不純物領
域１３２は、トランジスタＮ１のソースを形成し、不純
物領域１３１は、トランジスタＮ１のドレインを形成す
る。
及びｐ型不純物領域１２２と１２３がそれぞれ形成され
る。不純物領域１２２と１２３の間に、図示しない基板
表面上の絶縁膜の上に、導電体膜によってゲート１２４
が形成される。ゲート１２４、不純物領域１２２，１２
３及びこれらの不純物領域の間にあるチャネル形成領域
によって、ｐＭＯＳトランジスタＰ１が形成され、不純
物領域１２２は、トランジスタＰ１のソースを形成し、
不純物領域１２３は、トランジスタＰ１のドレインを形
成する。ｐウェル１３０に、ｎ型不純物領域１３１，１
３２及びｐ型不純物領域１３４がそれぞれ形成される。
不純物領域１３１と１３２の間に、図示しない基板表面
上の絶縁膜の上に、導電体膜によってゲート１３３が形
成される。ゲート１３３、不純物領域１３１，１３２及
びこれらの不純物領域の間にあるチャネル形成領域によ
って、ｎＭＯＳトランジスタＮ１が形成され、不純物領
域１３２は、トランジスタＮ１のソースを形成し、不純
物領域１３１は、トランジスタＮ１のドレインを形成す
る。
【００２５】トランジスタＰ１のソース１２２には、電
源電圧ＶCC1 が印加される。さらに、不純物領域１２１
は、ｐＭＯＳトランジスタＰ２とＰ３のドレイン１１３
及び１１５に接続されている。不純物領域１２１を介し
て、トランジスタＰ１のｎウェル１２０にバイアス電圧
Ｖbsが印加される。トランジスタＮ１のソース１３２及
び不純物領域１３４は接地されている。即ち、トランジ
スタＮ１のｐウェル１３０が接地電位ＧＮＤにバイアス
されている。
源電圧ＶCC1 が印加される。さらに、不純物領域１２１
は、ｐＭＯＳトランジスタＰ２とＰ３のドレイン１１３
及び１１５に接続されている。不純物領域１２１を介し
て、トランジスタＰ１のｎウェル１２０にバイアス電圧
Ｖbsが印加される。トランジスタＮ１のソース１３２及
び不純物領域１３４は接地されている。即ち、トランジ
スタＮ１のｐウェル１３０が接地電位ＧＮＤにバイアス
されている。
【００２６】トランジスタＰ１とＮ１のゲート１２４と
１３３がともに入力端子ＴINに接続され、トランジスタ
Ｐ１ドレイン１２３とトランジスタＮ１のドレイン１３
１がともに出力端子ＴOUT に接続されている。即ち、ト
ランジスタＰ１とＮ１によって、インバータが形成され
ている。トランジスタＮ１のｐウェル１３０が接地電位
ＧＮＤに固定され、トランジスタＰ１のｎウェル１２０
に、トランジスタＰ２とＰ３で構成されているバイアス
電圧供給回路によって、電源電圧ＶCC1 またはＶCC2 の
何れかがバイアス電圧Ｖbsとして供給される。動作時
に、バイアス電圧Ｖbsが電源電圧ＶCC1 に設定される。
このため、トランジスタＰ１の駆動電流を大きく制御で
き、半導体回路の高速化を実現できる。待機時に、バイ
アス電圧Ｖ bsが電源電圧ＶCC1 より高い電源電圧ＶCC2
に設定される。このため、トランジスタＰ１のリーク電
流が低く抑制され、低消費電力化を実現できる。
１３３がともに入力端子ＴINに接続され、トランジスタ
Ｐ１ドレイン１２３とトランジスタＮ１のドレイン１３
１がともに出力端子ＴOUT に接続されている。即ち、ト
ランジスタＰ１とＮ１によって、インバータが形成され
ている。トランジスタＮ１のｐウェル１３０が接地電位
ＧＮＤに固定され、トランジスタＰ１のｎウェル１２０
に、トランジスタＰ２とＰ３で構成されているバイアス
電圧供給回路によって、電源電圧ＶCC1 またはＶCC2 の
何れかがバイアス電圧Ｖbsとして供給される。動作時
に、バイアス電圧Ｖbsが電源電圧ＶCC1 に設定される。
このため、トランジスタＰ１の駆動電流を大きく制御で
き、半導体回路の高速化を実現できる。待機時に、バイ
アス電圧Ｖ bsが電源電圧ＶCC1 より高い電源電圧ＶCC2
に設定される。このため、トランジスタＰ１のリーク電
流が低く抑制され、低消費電力化を実現できる。
【００２７】バイアス電圧供給回路２０は、ｐＭＯＳト
ランジスタのウェルにバイアス電圧Ｖbsを供給するの
で、供給電流が小さく、電力の消費がわずかである。こ
のため、バイアス供給回路２０を構成するトランジスタ
Ｐ２とＰ３のチャネルサイズを小さくすることができ、
バイアス電圧供給回路２０によるレイアウト面積の増加
を必要最小限に抑制できる。さらに、一つのバイアス電
圧供給回路によって、複数のｐＭＯＳトランジスタにバ
イアス電圧Ｖbsを供給することができる。例えば、一つ
のＣＭＯＳ回路ブロックに一つのバイアス電圧供給回路
２０のみを設けて、当該バイアス電圧供給回路２０によ
って生成したバイアス電圧Ｖbsをブロック内のすべての
ｐＭＯＳトランジスタに供給することができる。これに
よって、半導体チップのレイアウト面積において、バイ
アス電圧供給回路が占める割合を低減できる。
ランジスタのウェルにバイアス電圧Ｖbsを供給するの
で、供給電流が小さく、電力の消費がわずかである。こ
のため、バイアス供給回路２０を構成するトランジスタ
Ｐ２とＰ３のチャネルサイズを小さくすることができ、
バイアス電圧供給回路２０によるレイアウト面積の増加
を必要最小限に抑制できる。さらに、一つのバイアス電
圧供給回路によって、複数のｐＭＯＳトランジスタにバ
イアス電圧Ｖbsを供給することができる。例えば、一つ
のＣＭＯＳ回路ブロックに一つのバイアス電圧供給回路
２０のみを設けて、当該バイアス電圧供給回路２０によ
って生成したバイアス電圧Ｖbsをブロック内のすべての
ｐＭＯＳトランジスタに供給することができる。これに
よって、半導体チップのレイアウト面積において、バイ
アス電圧供給回路が占める割合を低減できる。
【００２８】図６は、複数のｐＭＯＳトランジスタによ
って一つのバイアス電圧供給回路２０を共有する回路構
成を示している。図示のように、トランジスタＰ２とＰ
３によって、バイアス電圧供給回路が構成されている。
トランジスタＰ２とＰ３のゲートに論理レベルが互いに
反転する制御信号が入力される。動作時に、モード制御
信号ＭＳＣがハイレベルに保持され、トランジスタＰ２
がオン、トランジスタＰ３がオフするので、バイアス電
圧Ｖbsが電源電圧ＶCC1 とほぼ同じレベルに保持され
る。待機時に、モード制御信号ＭＳＣがローレベルに保
持され、トランジスタＰ２がオフ、トランジスタＰ３が
オンするので、バイアス電圧Ｖbsが電源電圧ＶCC2 とほ
ぼ同じレベルに保持される。
って一つのバイアス電圧供給回路２０を共有する回路構
成を示している。図示のように、トランジスタＰ２とＰ
３によって、バイアス電圧供給回路が構成されている。
トランジスタＰ２とＰ３のゲートに論理レベルが互いに
反転する制御信号が入力される。動作時に、モード制御
信号ＭＳＣがハイレベルに保持され、トランジスタＰ２
がオン、トランジスタＰ３がオフするので、バイアス電
圧Ｖbsが電源電圧ＶCC1 とほぼ同じレベルに保持され
る。待機時に、モード制御信号ＭＳＣがローレベルに保
持され、トランジスタＰ２がオフ、トランジスタＰ３が
オンするので、バイアス電圧Ｖbsが電源電圧ＶCC2 とほ
ぼ同じレベルに保持される。
【００２９】トランジスタＰ２とＰ３で構成されたバイ
アス電圧供給回路によって生成されたバイアス電圧Ｖbs
が、複数のｐＭＯＳトランジスタＰ１１，Ｐ１２，…，
Ｐ１ｍ（ｍは自然数、ｍ＞２）に供給される。このよう
に、一つの回路ブロックに一つのバイアス電圧供給回路
を設けて、当該回路ブロックにある複数のｐＭＯＳトラ
ンジスタによって、バイアス電圧供給回路を共有するこ
とによって、バイアス電圧供給回路によるレイアウト面
積の増加を抑制できる。
アス電圧供給回路によって生成されたバイアス電圧Ｖbs
が、複数のｐＭＯＳトランジスタＰ１１，Ｐ１２，…，
Ｐ１ｍ（ｍは自然数、ｍ＞２）に供給される。このよう
に、一つの回路ブロックに一つのバイアス電圧供給回路
を設けて、当該回路ブロックにある複数のｐＭＯＳトラ
ンジスタによって、バイアス電圧供給回路を共有するこ
とによって、バイアス電圧供給回路によるレイアウト面
積の増加を抑制できる。
【００３０】以上説明したように、本実施形態の半導体
回路によれば、ソースにそれぞれ異なる電圧が印加さ
れ、ゲートにモード制御信号が入力されるｐＭＯＳトラ
ンジスタＰ２とＰ３によって構成されているバイアス電
圧供給回路によって、モード制御信号に応じて異なるレ
ベルのバイアス電圧を生成し、ｐＭＯＳトランジスタの
ｎウェルに供給する。動作時に、動作電圧とほぼ同じレ
ベルのバイアス電圧をｐＭＯＳトランジスタのｎウェル
に供給し、待機時に動作電圧より高いバイアス電圧を上
記ｎウェルに供給することによって、動作時トランジス
タの駆動電流を大きく維持でき、待機時のトランジスタ
のリーク電流を抑制でき、高速化と低消費電力化を実現
できる。
回路によれば、ソースにそれぞれ異なる電圧が印加さ
れ、ゲートにモード制御信号が入力されるｐＭＯＳトラ
ンジスタＰ２とＰ３によって構成されているバイアス電
圧供給回路によって、モード制御信号に応じて異なるレ
ベルのバイアス電圧を生成し、ｐＭＯＳトランジスタの
ｎウェルに供給する。動作時に、動作電圧とほぼ同じレ
ベルのバイアス電圧をｐＭＯＳトランジスタのｎウェル
に供給し、待機時に動作電圧より高いバイアス電圧を上
記ｎウェルに供給することによって、動作時トランジス
タの駆動電流を大きく維持でき、待機時のトランジスタ
のリーク電流を抑制でき、高速化と低消費電力化を実現
できる。
【００３１】なお、図１に示す本実施形態の半導体回路
の構成例では、ｐＭＯＳトランジスタＰ１とｎＭＯＳト
ランジスタＮ１によってインバータが構成されている
が、本発明の半導体回路は、これに限定されるものでは
なく、ｐＭＯＳトランジスタとｎＭＯＳトランジスタに
よって構成されている他の回路、例えば、論理演算を行
う論理ゲート回路などにも適用できる。
の構成例では、ｐＭＯＳトランジスタＰ１とｎＭＯＳト
ランジスタＮ１によってインバータが構成されている
が、本発明の半導体回路は、これに限定されるものでは
なく、ｐＭＯＳトランジスタとｎＭＯＳトランジスタに
よって構成されている他の回路、例えば、論理演算を行
う論理ゲート回路などにも適用できる。
【００３２】図７は本発明のその他の実施形態を示す回
路図である。本実施形態の半導体回路は、ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１とからなる論
理回路、例えば、インバータ、ｐＭＯＳトランジスタＰ
１にバイアス電圧を供給する第１のバイアス電圧供給回
路、及びｎＭＯＳトランジスタＮ１にバイアス電圧を供
給する第２のバイアス電圧供給回路によって構成されて
いる。第１のバイアス電圧供給回路は、ｐＭＯＳトラン
ジスタＰ２，Ｐ３及びインバータＩＮＶ１により構成さ
れ、第２のバイアス電圧供給回路は、ｎＭＯＳトランジ
スタＮ２，Ｎ３及びインバータＩＮＶ２により構成され
ている。
路図である。本実施形態の半導体回路は、ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１とからなる論
理回路、例えば、インバータ、ｐＭＯＳトランジスタＰ
１にバイアス電圧を供給する第１のバイアス電圧供給回
路、及びｎＭＯＳトランジスタＮ１にバイアス電圧を供
給する第２のバイアス電圧供給回路によって構成されて
いる。第１のバイアス電圧供給回路は、ｐＭＯＳトラン
ジスタＰ２，Ｐ３及びインバータＩＮＶ１により構成さ
れ、第２のバイアス電圧供給回路は、ｎＭＯＳトランジ
スタＮ２，Ｎ３及びインバータＩＮＶ２により構成され
ている。
【００３３】ｐＭＯＳトランジスタＰ３のソースは電源
電圧Ｖcc2 の供給線に接続され、ｐＭＯＳトランジスタ
Ｐ２のソースは電源電圧Ｖcc3 の供給線に接続されてい
る。ｐＭＯＳトランジスタＰ２，Ｐ３のドレインは共通
接続され、ｐＭＯＳトランジスタＰ１のｎウェルに接続
されている。また、ｐＭＯＳトランジスタＰ２，Ｐ３の
ｎウェルは共通接続され、電源電圧Ｖcc2 の供給線に接
続されている。
電圧Ｖcc2 の供給線に接続され、ｐＭＯＳトランジスタ
Ｐ２のソースは電源電圧Ｖcc3 の供給線に接続されてい
る。ｐＭＯＳトランジスタＰ２，Ｐ３のドレインは共通
接続され、ｐＭＯＳトランジスタＰ１のｎウェルに接続
されている。また、ｐＭＯＳトランジスタＰ２，Ｐ３の
ｎウェルは共通接続され、電源電圧Ｖcc2 の供給線に接
続されている。
【００３４】ｎＭＯＳトランジスタＮ３のソースは接地
電位ＧＮＤの供給線に接続され、ｎＭＯＳトランジスタ
Ｎ２のソースは電源電圧Ｖss1 の供給線に接続されてい
る。ｎＭＯＳトランジスタＮ２，Ｎ３のドレインは共通
接続され、ｎＭＯＳトランジスタＮ１のｐウェルに接続
されている。また、ｎＭＯＳトランジスタＮ２，Ｎ３の
ｐウェルは共通に接続され、ｎＭＯＳトランジスタＮ
２，Ｎ３のドレインに接続されている。
電位ＧＮＤの供給線に接続され、ｎＭＯＳトランジスタ
Ｎ２のソースは電源電圧Ｖss1 の供給線に接続されてい
る。ｎＭＯＳトランジスタＮ２，Ｎ３のドレインは共通
接続され、ｎＭＯＳトランジスタＮ１のｐウェルに接続
されている。また、ｎＭＯＳトランジスタＮ２，Ｎ３の
ｐウェルは共通に接続され、ｎＭＯＳトランジスタＮ
２，Ｎ３のドレインに接続されている。
【００３５】また、ｐＭＯＳトランジスタＰ１のソース
は電源電圧Ｖcc4 の供給線に接続され、ｎＭＯＳトラン
ジスタＮ１のソースは接地電位ＧＮＤの供給線に接続さ
れている。ここで、電源電圧Ｖcc2 ，Ｖcc3 ，Ｖcc4 及
びＶss1 の電圧は、例えば、それぞれ、３．３Ｖ，０．
６Ｖ，０．８Ｖ及び０．２Ｖである。
は電源電圧Ｖcc4 の供給線に接続され、ｎＭＯＳトラン
ジスタＮ１のソースは接地電位ＧＮＤの供給線に接続さ
れている。ここで、電源電圧Ｖcc2 ，Ｖcc3 ，Ｖcc4 及
びＶss1 の電圧は、例えば、それぞれ、３．３Ｖ，０．
６Ｖ，０．８Ｖ及び０．２Ｖである。
【００３６】ｐＭＯＳトランジスタＰ２，Ｐ３及びｎＭ
ＯＳトランジスタＮ２，Ｎ３は、制御信号ＭＳＣ３によ
り、その導通が制御され、本半導体回路の動作状態にお
いては、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジ
スタＮ２とがオンとなり、待機状態においてはｐＭＯＳ
トランジスタＰ３とｎＭＯＳトランジスタＮ３とがオン
となる。このように、動作状態において、ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１の基板側（ｎ
ウェルまたはｐウェル）をややフォワードバイアスする
ことにより、動作速度の改善を行うことができる。ま
た、待機状態においては、ｐＭＯＳトランジスタＰ１の
ｎウェルは電源電圧Ｖcc2 レベルとなり、ｎＭＯＳトラ
ンジスタＮ１のｐウェルは接地電位ＧＮＤレベルとなる
ので、両トランジスタのリーク電流を抑制することがで
きる。
ＯＳトランジスタＮ２，Ｎ３は、制御信号ＭＳＣ３によ
り、その導通が制御され、本半導体回路の動作状態にお
いては、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジ
スタＮ２とがオンとなり、待機状態においてはｐＭＯＳ
トランジスタＰ３とｎＭＯＳトランジスタＮ３とがオン
となる。このように、動作状態において、ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１の基板側（ｎ
ウェルまたはｐウェル）をややフォワードバイアスする
ことにより、動作速度の改善を行うことができる。ま
た、待機状態においては、ｐＭＯＳトランジスタＰ１の
ｎウェルは電源電圧Ｖcc2 レベルとなり、ｎＭＯＳトラ
ンジスタＮ１のｐウェルは接地電位ＧＮＤレベルとなる
ので、両トランジスタのリーク電流を抑制することがで
きる。
【００３７】
【発明の効果】以上説明したように、本発明の半導体回
路によれば、動作時と待機時のトランジスタのバイアス
電圧を制御することによって、動作時の高速化と待機時
の低消費電力化を実現できる。また、本発明によれば、
バイアス電圧供給回路は、ｐＭＯＳトランジスタのｎウ
ェルまたはｎＭＯＳトランジスタのｐウェルのバイアス
電圧を補正するだけでよく、低消費電力のため、バイア
ス電圧供給回路を小型化でき、レイアウト面積の増加を
必要最小限に抑制できる。さらに、待機時にｐＭＯＳト
ランジスタのｎウェルに供給されるバイアス電圧を、イ
ンターフェース回路の電源電圧を用いて生成することが
でき、昇圧回路を要せず、昇圧回路によるレイアウト面
積及び消費電力の増加を抑制できる利点がある。
路によれば、動作時と待機時のトランジスタのバイアス
電圧を制御することによって、動作時の高速化と待機時
の低消費電力化を実現できる。また、本発明によれば、
バイアス電圧供給回路は、ｐＭＯＳトランジスタのｎウ
ェルまたはｎＭＯＳトランジスタのｐウェルのバイアス
電圧を補正するだけでよく、低消費電力のため、バイア
ス電圧供給回路を小型化でき、レイアウト面積の増加を
必要最小限に抑制できる。さらに、待機時にｐＭＯＳト
ランジスタのｎウェルに供給されるバイアス電圧を、イ
ンターフェース回路の電源電圧を用いて生成することが
でき、昇圧回路を要せず、昇圧回路によるレイアウト面
積及び消費電力の増加を抑制できる利点がある。
【図１】本発明に係る半導体回路の一実施形態を示す回
路図である。
路図である。
【図２】本実施形態の半導体回路の等価回路を示す回路
図である。
図である。
【図３】本実施形態の半導体回路の動作状態及び待機状
態におけるモード制御信号の波形を示す波形図である。
態におけるモード制御信号の波形を示す波形図である。
【図４】ｐＭＯＳトランジスタの電流とバイアス電圧と
の関係を示すグラフである。
の関係を示すグラフである。
【図５】本実施形態の半導体回路の構成を示す簡略断面
図である。
図である。
【図６】本実施形態の半導体回路の一応用例を示す回路
図である。
図である。
【図７】本発明の半導体回路の他の実施形態を示す回路
図である。
図である。
【図８】従来の半導体回路の一構成例を示す回路図であ
る。
る。
【図９】従来の半導体回路の他の構成例を示す回路図で
ある。
ある。
１０…しきい値制御電圧供給回路、２０…バイアス電圧
供給回路、１００…基板、１１０…ｎウェル、１１１…
ｎ型不純物領域、１１２，１１３，１１５，１１６…ｐ
型不純物領域、１１４，１１７…ゲート、１２０…ｎウ
ェル、１２１…ｎ型不純物領域、１２２，１２３…ｐ型
不純物領域、１２４…ゲート、１３０…ｐウェル、１３
１，１３２…ｎ型不純物領域、１３４…ｐ型不純物領
域、１３３…ゲート、Ｐ１，Ｐ１１，Ｐ１２，…，Ｐ１
ｍ，Ｐ２，Ｐ３…ｐＭＯＳトランジスタ、Ｎ１，Ｎ１
１，Ｎ１２，…，Ｎ１ｍ…ｎＭＯＳトランジスタ、Ｖ
CC1 ，ＶCC2 …電源電圧、ＧＮＤ…接地電位。
供給回路、１００…基板、１１０…ｎウェル、１１１…
ｎ型不純物領域、１１２，１１３，１１５，１１６…ｐ
型不純物領域、１１４，１１７…ゲート、１２０…ｎウ
ェル、１２１…ｎ型不純物領域、１２２，１２３…ｐ型
不純物領域、１２４…ゲート、１３０…ｐウェル、１３
１，１３２…ｎ型不純物領域、１３４…ｐ型不純物領
域、１３３…ゲート、Ｐ１，Ｐ１１，Ｐ１２，…，Ｐ１
ｍ，Ｐ２，Ｐ３…ｐＭＯＳトランジスタ、Ｎ１，Ｎ１
１，Ｎ１２，…，Ｎ１ｍ…ｎＭＯＳトランジスタ、Ｖ
CC1 ，ＶCC2 …電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶽釜 章浩 東京都新宿区西新宿６丁目24番１号 西新 宿三井ビルディング 日本テキサス・イン スツルメンツ株式会社内 (72)発明者 半田 治 東京都新宿区西新宿６丁目24番１号 西新 宿三井ビルディング 日本テキサス・イン スツルメンツ株式会社内 (72)発明者 池野 理門 茨城県つくば市御幸が丘17 株式会社テキ サス・インスツルメンツ筑波研究開発セン ター内 (72)発明者 阿波加 薫 茨城県つくば市御幸が丘17 株式会社テキ サス・インスツルメンツ筑波研究開発セン ター内 (72)発明者 田中 剛 茨城県つくば市御幸が丘17 株式会社テキ サス・インスツルメンツ筑波研究開発セン ター内 Ｆターム(参考） 5J056 AA00 BB02 BB17 BB18 BB57 BB59 DD13 DD29 EE04 FF08 KK01 KK02 KK03
Claims (5)
- 【請求項１】ＭＯＳトランジスタを含む論理回路と、 制御信号に応じてそれぞれ電圧の異なる第１のバイアス
電圧又は第２のバイアス電圧を上記ＭＯＳトランジスタ
の基板領域に選択的に供給するバイアス電圧供給回路
と、 を有する半導体回路。 - 【請求項２】上記バイアス電圧供給回路は、第１の電圧
供給線とバイアス電圧供給線との間に接続された第１の
ＭＯＳトランジスタと、第２の電圧供給線と上記バイア
ス電圧供給線との間に接続された第２のＭＯＳトランジ
スタとを含み、上記第１のＭＯＳトランジスタ又は上記
第２のＭＯＳトランジスタが導通することにより上記第
１のバイアス電圧又は上記第２のバイアス電圧が上記バ
イアス電圧供給線から出力される請求項１に記載の半導
体回路。 - 【請求項３】上記論理回路の上記ＭＯＳトランジスタ
は、上記第１の電圧供給線に接続されている請求項２に
記載の半導体回路。 - 【請求項４】上記論理回路の上記ＭＯＳトランジスタ、
上記第１のＭＯＳトランジスタ及び上記第２のＭＯＳト
ランジスタがｐＭＯＳトランジスタである請求項３に記
載の半導体回路。 - 【請求項５】上記論理回路は、上記ｐＭＯＳトランジス
タと第３の電圧供給線との間に接続されているｎＭＯＳ
トランジスタを含み、上記第１の電圧は上記第２の電圧
よりも低い電圧である請求項４に記載の半導体回路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017998A (ja) * | 2001-07-03 | 2003-01-17 | Fujitsu Ltd | 半導体集積回路 |
| JP3411025B2 (ja) | 2001-06-08 | 2003-05-26 | 株式会社東芝 | 半導体集積回路装置 |
| CN108242924A (zh) * | 2016-12-27 | 2018-07-03 | 大北欧听力公司 | 包括一个或多个逻辑电路区域的可调反向偏压的集成电路 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US6646472B1 (en) * | 2002-05-28 | 2003-11-11 | Sun Microsystems, Inc. | Clock power reduction technique using multi-level voltage input clock driver |
| JP2004152975A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US6838908B2 (en) * | 2003-03-28 | 2005-01-04 | Industrial Technology Research Institute | Mixed-voltage I/O design with novel floating N-well and gate-tracking circuits |
| KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
| ATE424711T1 (de) * | 2004-06-21 | 2009-03-15 | Koninkl Philips Electronics Nv | Ansteuerverfahren für eine gasentladungslampe |
| JP2006050411A (ja) * | 2004-08-06 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| CN101053157A (zh) * | 2004-09-08 | 2007-10-10 | 皇家飞利浦电子股份有限公司 | 具有输入滞后的快速开关电路 |
| TWI242928B (en) * | 2004-09-10 | 2005-11-01 | Richtek Techohnology Corp | Electronic circuit using normally-on junction field effect transistor |
| US8157815B2 (en) * | 2005-05-20 | 2012-04-17 | Neotract, Inc. | Integrated handle assembly for anchor delivery system |
| US8072834B2 (en) * | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| KR101114940B1 (ko) * | 2007-03-29 | 2012-03-07 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 바이어스 생성 회로 |
| US8207784B2 (en) * | 2008-02-12 | 2012-06-26 | Semi Solutions, Llc | Method and apparatus for MOSFET drain-source leakage reduction |
| US20090201075A1 (en) * | 2008-02-12 | 2009-08-13 | Yannis Tsividis | Method and Apparatus for MOSFET Drain-Source Leakage Reduction |
| US7936205B2 (en) * | 2009-06-17 | 2011-05-03 | Qualcomm Incorporated | Leakage reduction in electronic circuits |
| JP2015095492A (ja) * | 2013-11-08 | 2015-05-18 | 株式会社東芝 | 半導体装置 |
| TWI580185B (zh) * | 2015-03-05 | 2017-04-21 | 瑞昱半導體股份有限公司 | 類比開關電路 |
| CN106033961B (zh) * | 2015-03-12 | 2019-09-03 | 瑞昱半导体股份有限公司 | 类比开关电路 |
| US20200194459A1 (en) * | 2018-12-18 | 2020-06-18 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
| US11024370B2 (en) * | 2019-09-30 | 2021-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Static random access memory with write assist adjustment |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124700A (ja) * | 1985-11-25 | 1987-06-05 | Mitsubishi Electric Corp | 電源切換回路 |
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
| JPH0689574A (ja) * | 1992-03-30 | 1994-03-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPH09186565A (ja) * | 1995-12-27 | 1997-07-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH10229165A (ja) * | 1997-02-17 | 1998-08-25 | Ricoh Co Ltd | 半導体集積回路装置 |
| JPH10233675A (ja) * | 1995-12-20 | 1998-09-02 | Texas Instr Inc <Ti> | Ｍｏｓトランジスタのボディ効果の制御 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| US5568062A (en) * | 1995-07-14 | 1996-10-22 | Kaplinsky; Cecil H. | Low noise tri-state output buffer |
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6191615B1 (en) * | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
| FI19991865A7 (fi) * | 1999-09-01 | 2001-03-02 | Nokia Corp | Menetelmä ja järjestelmä räätälöityjen audio-ominaisuuksien toimittamiseksi solukkojärjestelmien päätelaitteisiin |
-
1999
- 1999-11-25 JP JP33482299A patent/JP2001156619A/ja active Pending
-
2001
- 2001-06-19 US US09/884,662 patent/US6741098B2/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124700A (ja) * | 1985-11-25 | 1987-06-05 | Mitsubishi Electric Corp | 電源切換回路 |
| JPH0689574A (ja) * | 1992-03-30 | 1994-03-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
| JPH10233675A (ja) * | 1995-12-20 | 1998-09-02 | Texas Instr Inc <Ti> | Ｍｏｓトランジスタのボディ効果の制御 |
| JPH09186565A (ja) * | 1995-12-27 | 1997-07-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH10229165A (ja) * | 1997-02-17 | 1998-08-25 | Ricoh Co Ltd | 半導体集積回路装置 |
| JPH11122047A (ja) * | 1997-10-14 | 1999-04-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411025B2 (ja) | 2001-06-08 | 2003-05-26 | 株式会社東芝 | 半導体集積回路装置 |
| JP2003017998A (ja) * | 2001-07-03 | 2003-01-17 | Fujitsu Ltd | 半導体集積回路 |
| CN108242924A (zh) * | 2016-12-27 | 2018-07-03 | 大北欧听力公司 | 包括一个或多个逻辑电路区域的可调反向偏压的集成电路 |
| CN108242924B (zh) * | 2016-12-27 | 2023-06-02 | 大北欧听力公司 | 包括一个或多个逻辑电路区域的可调反向偏压的集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6741098B2 (en) | 2004-05-25 |
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