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JP2616142B2 - 出力回路 - Google Patents

出力回路

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JP2616142B2
JP2616142B2 JP2139855A JP13985590A JP2616142B2 JP 2616142 B2 JP2616142 B2 JP 2616142B2 JP 2139855 A JP2139855 A JP 2139855A JP 13985590 A JP13985590 A JP 13985590A JP 2616142 B2 JP2616142 B2 JP 2616142B2
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JP
Japan
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circuit
channel mos
output
mos transistor
channel
Prior art date
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JP2139855A
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敏行 加納
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to GB9111626A priority patent/GB2244613B/en
Priority to AU78087/91A priority patent/AU636987B2/en
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は出力回路に関し、特にMOS半導体集積回路で
構成された出力回路に関する。
［従来の技術］ この種の出力回路は、入力側に接続された前段の回路
からの出力信号を、出力側に接続された後段の回路に入
力する際に、後段の回路動作が前段の回路動作に悪影響
を及ぼさない様に、また、後段の回路で必要となる入力
電流が得られるように、電源からの電圧信号を変換する
ために設けられるものである。
従来の出力回路を第２図に示す。
従来の出力回路は、インバーター回路21と、ｐチャン
ネル型MOSトランジスタ22（以下、単にトランジスタ2
2）と、ｎチャンネル型MOSトランジスタ23（以下、単に
トランジスタ23）とを有している。
インバーター回路21の入力端子は、入力部24に接続さ
れ、その出力端子はトランジスタ22及び23のゲート端子
に接続されている。
トランジスタ22とトランジスタ23のドレイン電極は出
力部25に接続されており、トランジスタ22のソース電極
は正電極VDDに、トランジスタ23のソース電極は負電極V
SSに接続されている。
次に第２図の出力回路の動作を説明する。
入力部24に入力される信号が論理“0"のとき、インバ
ーター回路21の出力は論理“1"である。トランジスタ22
はノーマリオン型であり、トランジスタ23はノーマリオ
フ型であるから、トランジスタ22はカットオフ状態、ト
ランジスタ23はオン状態であって、出力部25には負電源
VSS、即ち、論理“0"が与えられる。
入力部24に入力される信号が論理“1"に変わると、イ
ンバーター回路21の出力は論理“0"に変わる。すると、
トランジスタ22はオン状態、トランジスタ23はカットオ
フ状態となり、出力部25には電圧VDD、即ち論理“1"が
与えられる。
この様にして、従来の出力回路は、入力信号に応答し
て出力部に電源電圧を供給している。
［発明が解決しようとする課題］ しかしながら、従来の出力回路では、入力信号が変化
したときに、ｐチャンネルMOS型トランジスタと、ｎチ
ャンネルMOS型トランジスタとの双方がオン状態になる
時間が存在する。このため、ｐチャンネルMOS型トラン
ジスタとｎチャンネルMOS型トランジスタとを介して、
正電源と負電源との間に大電流が流れ、出力回路の消費
電力が増加するという問題点がある。
また、正電源と負電源との間に大電流が流れることに
よって、この電源に接続された他の電源線上にノイズが
発生し、これら電源線に接続された論理回路の誤動作を
招くという問題点もある。
本発明は、入力信号の変化に伴い正電源と負電源との
間に流れる電流を低減させることを目的とする。
［課題を解決するための手段］ 本発明によれば、入力部に入力された入力信号に応答
して、電源電圧を出力部へ与える出力回路であって、第
１及び第２のインバーター回路と、NAND回路と、NOR回
路と、所定のチャンネル幅の第１のｐチャンネル型MOS
トランジスタ及び第１のｎチャンネル型MOSトランジス
タと、前記所定のチャンネル幅よりも広いチャンネル幅
を有する第２のｐチャンネル型MOSトランジスタ及び第
２のｎチャンネル型MOSトランジスタとを有し、前記入
力部は前記第１のインバーター回路の入力端子と、NAND
回路の第１の入力端子と、NOR回路の第１の入力端子と
に接続され、前記第１のインバーター回路の出力端子は
前記第１のｐチャンネル型MOSトランジスタ及び前記第
１のｎチャンネル型MOSトランジスタのゲート電極に接
続され、前記第２のインバーター回路の出力端子は前記
NAND回路の第２の入力端子及び前記NOR回路の第２の入
力端子に接続され、前記NAND回路の出力端子は前記第２
のｐチャンネル型MOSトランジスタのゲート電極に接続
され、前記NOR回路の出力端子は前記第２のｎチャンネ
ル型MOSトランジスタのゲート電極に接続され、前記第
１及び第２のｐチャンネル型MOSトランジスタのドレイ
ン電極と前記第１及び第２のｎチャンネル型MOSトラン
ジスタのドレイン電極とは前記第２のインバーター回路
の入力端子に接続されると共に前記出力部に接続され、
前記第１及び第２のｐチャンネル型MOSトランジスタの
ソース電極は正電源に、前記第１及び第２のｎチャンネ
ル型MOSトランジスタのソース電極は負電源に接続され
ていることを特徴とする出力回路が得られる。
［実施例］ 以下に図面を参照して本発明の実施例を説明する。
第１図に本発明の実施例の回路図を示す。
第１図の出力回路は、第１及び第２のインバーター回
路11、12と、NAND回路13と、NOR回路14と、第１及び第
２のｐチャンネル型MOSトランジスタ15、16と、第１及
び第２のｎチャンネル型MOSトランジスタ17、18とを有
している。そして、これらは以下のように接続されてい
る。
入力部19には、第１のインバーター回路11の入力端
子、NAND回路13の第１の入力端子、及びNOR回路14の第
１の入力端子が接続されている。
第１のインバーター回路11の出力端子は、第１のｐチ
ャンネル型MOSトランジスタ15のゲート電極及び第１の
ｎチャンネル型MOSトランジスタ17のゲート電極に接続
されている。
NAND回路13の第２の入力端子、及びNOR回路14の第２
の入力端子には、その入力端子が出力部20に接続されて
いる第２のインバーター回路12の入力端子が接続されて
いる。
NAND回路13の出力端子は、第２のｐチャンネル型MOS
トランジスタ16のゲート電極に接続されている。
前記NOR回路の出力端子は、前記第２のｎチャンネル
型MOSトランジスタ18のゲート電極に接続されている。
第１及び第２のｐチャンネル型MOSトランジスタ15、1
6のドレイン電極と、前記第１及び第２のｎチャンネル
型MOSトランジスタ17、18のドレイン電極とは出力部20
に接続されている。
前記第１及び第２のｐチャンネル型MOSトランジスタ1
5、16のソース電極は正電源VDDに、前記第１及び第２の
ｎチャンネル型MOSトランジスタ17、18のソース電極は
負電源に接続されている。
なお、第１のｐチャンネル型MOSトランジスタ15及び
第１のｎチャンネル型MOSトランジスタ17のチャンネル
幅は、双方がオン状態のときに、正電源VDDと負電源VSS
との間に流れる貫通電流が所定の電流値以上にならない
ような大きさに設定されている。また、第２のｐチャン
ネル型MOSトランジスタ16、第２のｎチャンネル型トラ
ンジスタ18のチャンネル幅は、高駆動能力を得るため
に、第１のｐチャンネル型MOSトランジスタ15及び第１
のｎチャンネル型MOSトランジスタ17のチャンネル幅よ
り大きいものが好ましい。
この出力回路では、第１のインバーター回路11と、第
１のｐチャンネル型MOSトランジスタ15と、第１のｎチ
ャンネル型MOSトランジスタ17とが、出力信号が安定し
たときに、安定した出力信号を保持する安定期用出力回
路を構成している。また、第２のインバーター回路12、
NAND回路13、NOR回路14、第２のｐチャンネル型MOSトラ
ンジスタ16、及び、第２のｎチャンネル型MOSトランジ
スタ18が、出力信号が論理“0"から論理“1"へ、また
は、論理“1"から論理“0"へ変化するときに駆動される
過渡期用出力回路を構成している。
次に、この出力回路の動作を説明する。
入力部19に与えられる入力信号が、論理“0"のとき、
第１、第２のｐチャンネル型MOSトランジスタ15、16、
及び第２のｎチャンネル型MOSトランジスタ18はカット
オフ状態、第１のｎチャンネル型MOSトランジスタ17は
オン状態である。従って、出力部20には第１のｎチャン
ネル型MOSトランジスタ17を介して論理“0"（VSS）が供
給されている。
ここで、入力信号が論理“0"から論理“1"へ変わる
と、第１のインバーター回路11の出力は論理“1"から論
理“0"へ変わる。また、出力部20は論理“0"であるか
ら、第２のインバーター回路12の出力は論理“1"であ
り、NAND回路13の出力も論理“1"から論理“0"へ変わ
る。一方、NOR回路14の出力は論理“0"のままである。
これにより、第１及び第２のｐチャンネル型MOSトラ
ンジスタ15、16はオン状態になり、第１のｎチャンネル
型MOSトランジスタ17はカットオフ状態になる。また、
第２のｎチャンネル型MOSトランジスタ18は、カットオ
フ状態のままである。これにより、出力部20に“1"（VD
D）が供給される。
なお、第２のｐチャンネル型MOSトランジスタ16のチ
ャンネル幅は広く、出力部20に大きな電流を供給するこ
とができ、高駆動能力の出力回路を実現している。
ここで、第１及び第２のｐチャンネル型MOSトランジ
スタ15、16がオン状態になった時点で、第１のｎチャン
ネル型MOSトランジスタ17がカットオフ状態になってい
ない時間が存在する場合がある。このとき、正電源XDD
から負電源VSSへ、第１及び第２のｐチャンネル型MOSト
ランジスタ15、16と、第１のｎチャンネル型MOSトラン
ジスタ17を介して電流が流れてしまう。
しかし、本実施例では、第１のｎチャンネル型MOSト
ランジスタ17のチャンネル幅は小さく、ドレイン・ソー
ス間には所定の電流値以上の電流は流れない。従って、
正電極VDDから負電極VSSへ大電流が流れることはない。
続いて、出力部20に論理“1"が与えられ、第２のイン
バーター回路12のしきい値電圧を越えると出力は論理
“0"となる。これにより、NAND回路13の出力は論理“1"
になり、第２のｐチャンネル型MOSトランジスタ16はカ
ットオフ状態になる。即ち、出力部20では、第１のｐチ
ャンネル型MOSトランジスタ15によってのみ、論理“1"
が保持される。
次に、入力信号が論理“1"から論理“0"に変わると、
第１のインバーター回路11の出力は論理“1"になる。第
２のインバーター回路12の出力はいまだ論理“0"である
のでNAND回路13の出力は論理“0"で変化せず、NOR回路1
4の出力は“1"に変化する。
第１のインバーター回路11の出力が論理“1"になる
と、第１のｐチャンネル型MOSトランジスタ15はカット
オフ状態、第1nチャンネル型MOSトランジスタ17はオン
状態へと変化する。同時に、NOR回路14からの論理“1"
が入力された第２のｎチャンネル型MOSトランジスタ18
もオン状態になる。
このときも、第１及び第２のｐチャンネル型MOSトラ
ンジスタ17、18がオンしたとき、第１のｐチャンネル型
MOSトランジスタ15が依然オン状態のままの時間が存在
する。しかし、第１のｐチャンネル型MOSトランジスタ1
5のチャンネル幅は小さく、そこに流れる電流は所定の
電流値に制限されるので、正電源VDDと負電源VSS間に大
電流が流れるようなことはない。
次に、第１、第２のｎチャンネル型トランジスタ17、
18がオンし、第１のｐチャンネル型MOSトランジスタが
カットオフすると、出力部20には論理“0"（VSS）が与
えられる。
出力部20に論理“0"が与えられ、その電位が第２のイ
ンバーター回路12のしきい値を下回ると、第２のインバ
ーター回路12の出力は論理“1"となる。
第２のインバーター回路12の出力が論理“1"になる
と、NOR回路14の出力が論理“0"になり、第２のｎチャ
ンネル型MOSトランジスタ18はカットオフ状態になる。
そして、第１のｎチャンネル型MOSトランジスタ17を介
してのみ出力信号を論理“0"に保持する。
上述のように、本実施例ではチャンネル幅の小さいMO
Sトランジスタと、チャンネル幅の大きいMOSトランジス
タを組み合わせることで、出力信号が変化する際は、チ
ャンネル幅の大きいMOSトランジスタが高駆動能力を実
現すると共に、正電源VDDと負電源VSSとの間に流れる電
流をチャンネル幅の小さいMOSトランジスタが低減す
る。
また、電源間の電流を低減したことにより、雑音の発
生、及び雑音による論理回路の誤動作を防止することが
できる。
［発明の効果］ 本発明によれば、入力部に第１のインバーター回路の
入力端子と、NAND回路の第１の入力端子と、NOR回路の
第１の入力端子とを接続し、第２のインバーター回路の
出力端子をNAND回路の第２の入力端子及びNOR回路の第
２の入力端子に接続し、第１のインバーター回路の出力
端子を所定のチャンネル幅の第１のｐチャンネル型MOS
トランジスタ及び第１のｎチャンネル型MOSトランジス
タのゲート電極に接続し、NAND回路の出力端子を第２の
ｐチャンネル型MOSトランジスタのゲート電極に接続
し、NOR回路の出力端子を第２のｎチャンネル型MOSトラ
ンジスタのゲート電極に接続し、第１及び第２のｐチャ
ンネル型MOSトランジスタのドレイン電極と第１及び第
２のｎチャンネル型MOSトランジスタのドレイン電極と
を第２のインバーター回路の入力端子に接続すると共に
出力部に接続し、第１及び第２のｐチャンネル型MOSト
ランジスタのソース電極を正電源に、第１及び第２のｎ
チャンネル型MOSトランジスタのソース電極を負電源に
接続して出力回路を構成したことで、高駆動能力、低雑
音、かつ低消費電力を実現することができる。
【図面の簡単な説明】
第１図は本発明の出力回路の一実施例の回路図、第２図
は従来の出力回路の回路図である。 11,12,21……インバーター回路、13……NAND回路、14…
…NOR回路、15,16,22……ｐチャンネル型MOSトランジス
タ、17,18,23……ｎチャンネル型MOSトランジスタ、19,
24……入力部、20,25……出力部。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】入力部に入力された入力信号に応答して、
    電源電圧を出力部へ与える出力回路であって、 第１及び第２のインバーター回路と、NAND回路と、NOR
    回路と、所定のチャンネル幅を有する第１のｐチャンネ
    ル型MOSトランジスタ及び第１のｎチャンネル型MOSトラ
    ンジスタと、前記所定のチャンネル幅よりも大きいチャ
    ンネル幅を有する第２のｐチャンネル型MOSトランジス
    タ及び第２のｎチャンネル型MOSトランジスタとを有
    し、 前記入力部は前記第１のインバーター回路の入力端子
    と、NAND回路の第１の入力端子と、NOR回路の第１の入
    力端子とに接続され、 前記第１のインバーター回路の出力端子は前記第１のｐ
    チャンネル型MOSトランジスタ及び前記第１のｎチャン
    ネル型トランジスタのゲート電極に接続され、 前記第２のインバーター回路の出力端子は前記NAND回路
    の第２の入力端子及び前記NOR回路の第２の入力端子に
    接続され、 前記NAND回路の出力端子は前記第２のｐチャンネル型MO
    Sトランジスタのゲート電極に接続され、 前記NOR回路の出力端子は前記第２のｎチャンネル型MOS
    トランジスタのゲート電極に接続され、 前記第１及び第２のｐチャンネル型MOSトランジスタの
    ドレイン電極と前記第１及び第２のｎチャンネル型MOS
    トランジスタのドレイン電極とは前記第２のインバータ
    ー回路の入力端子に接続されるとともに前記出力部に接
    続され、 前記第１及び第２のｐチャンネル型MOSトランジスタの
    ソース電極は正電源に、前記第１及び第２のｎチャンネ
    ル型MOSトランジスタのソース電極は不電源に接続され
    ている ことを特徴とする出力回路。
JP2139855A 1990-05-31 1990-05-31 出力回路 Expired - Lifetime JP2616142B2 (ja)

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