JP3652793B2 - 半導体装置の電圧変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、第１電圧レベルの入力信号に応じて同位相の第２電圧レベルの信号を出力する電圧変換回路に関し、特に、カスコード電圧変換回路に関する。
【０００２】
【従来の技術】
半導体装置の高集積化につれて動作電源電圧は低くされ、これに伴って、外部供給の外部電源電圧を内部電源電圧へ降下させる電圧変換回路がチップに搭載されるようになっている。そして、動作電源電圧の低下により更に精密な動作を遂行するための素子及び回路が必要になる。また、半導体メモリでは、必要に応じて昇圧電圧や負レベルの電圧が使用されるため、電圧レベルを変換するための昇圧回路や負電圧発生回路の電圧変換回路もチップに搭載される。そして特に、よく知られたカスコード電圧変換回路 (cascode voltage switch logic：ＣＶＳＬ）が、例えば電源電圧レベルの入力信号を昇圧電圧レベルの出力信号に変換出力するために使用される。
【０００３】
図１に、カスコード電圧変換回路の回路図を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、インバータ２５で反転されてＮＭＯＳトランジスタ２０のゲートとに印加される。この入力信号ＩＮに従い相補的にオンオフする入力スイッチのＮＭＯＳトランジスタ１０，２０は、ソースが接地電圧Ｖｓｓへつながれ、ドレインがＰＭＯＳトランジスタ５，１５のドレインにそれぞれ接続される。ＮＭＯＳトランジスタ１０，２０からなる入力スイッチに直列接続され、相手方の入力スイッチに制御端子がつながれて動作する能動負荷のＰＭＯＳトランジスタ５，１５は、ソースが昇圧電圧Ｖｐｐにつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１５のドレインと接続された制御ノードＮ２，Ｎ１へ交差接続される。そして制御ノードＮ２が出力ノードとなっている。
【０００４】
この回路で入力信号ＩＮが論理“ロウ”から論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０は導通、ＮＭＯＳトランジスタ２０は非導通になる。これに従って制御ノードＮ１は論理“ロウ”、制御ノードＮ２は論理“ハイ”になる。そして、この各制御ノードＮ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は導通、ＰＭＯＳトランジスタ５は非導通になる。このような過程を経て制御ノードＮ１の論理“ロウ”状態及び制御ノードＮ２の論理“ハイ”状態が更に深化して確定され、入力信号ＩＮの論理“ハイ”に応じて昇圧電圧Ｖｐｐのレベルをもつ出力信号ＯＵＴが出力される。
【０００５】
入力信号ＩＮが論理“ハイ”から論理“ロウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳトランジスタ２０は導通になる。これに従って制御ノードＮ１は論理“ハイ”、制御ノードＮ２は論理“ロウ”になる。そして、この制御ノードＮ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は非導通、ＰＭＯＳトランジスタ５は導通になる。このような過程を経て制御ノードＮ１の論理“ハイ”状態及び制御ノードＮ２の論理“ロウ”状態が更に深化して確定され、入力信号ＩＮの論理“ロウ”に応じて接地レベルの出力信号ＯＵＴが出力される。
【０００６】
【発明が解決しようとする課題】
上記従来回路で論理“ロウ”の状態から論理“ハイ”の状態へ遷移する場合、制御ノードＮ２が｜Ｖｐｐ−Ｖｔｐ｜以上のレベルに充電されないとＰＭＯＳトランジスタ５が非導通状態にならないが、制御ノードＮ２に対する論理“ロウ”レベルから｜Ｖｐｐ−Ｖｔｐ｜レベルまでの充電は相当時間がかかる。この間に、ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ１０を経由して流れる直流電流が発生するため一時的に多量の直流電流が消費される。また、制御ノードＮ１が論理“ロウ”レベルになるとき、カップリング効果(coupling effect) によりＰＭＯＳトランジスタ５のゲート電圧が降下する現象がある。このためにＰＭＯＳトランジスタ５のゲート・ソース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ５が一時的に強い導通状態になり、その結果、過度電流が流れて駆動能力が低下する事態が生じる。
【０００７】
一方、論理“ハイ”の状態から論理“ロウ”の状態へ遷移する場合、初めに入力信号ＩＮの論理“ハイ”で制御ノードＮ１が論理“ロウ”にあり、そして入力信号ＩＮが論理“ロウ”遷移し始めて制御ノードＮ１が論理“ロウ”から｜Ｖｐｐ−Ｖｔｐ｜以上のレベルへ充電されるまでは、ＰＭＯＳトランジスタ１５は導通状態にあり、またこのとき入力信号ＩＮの論理“ロウ”によりＮＭＯＳトランジスタ２０も導通状態にある。従って、ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ２０を経て流れる直流電流が発生するので、一時的に多量の電流が消費される。また、制御ノードＮ２が論理“ロウ”レベルになるとき、ＰＭＯＳトランジスタ１５のゲート電圧がカップリング効果により更に低い、例えば０Ｖ以下の電圧レベルへ降下する現象がある。このためにＰＭＯＳトランジスタ１５のゲート・ソース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ１５が強い導通状態になり、その結果、過度電流が流れて駆動能力が低下する事態が生じる。
【０００８】
そこで本発明の目的は、入力信号の遷移時に発生する過渡的な直流電流を抑制して、より低電力形で、駆動能力が高く高速電圧変換が可能となった電圧変換回路を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、入力信号に従い相補的に動作する入力スイッチと、この入力スイッチに直列接続され、相手方の前記入力スイッチにより制御端子が制御される能動負荷と、を備えてなる電圧変換回路において、前記入力信号に従い動作し、前記能動負荷がつながれた電圧をもって前記能動負荷の制御端子を制御する補助制御手段を設けることを特徴とする。このような補助制御手段は、電圧降下素子と、入力信号に従い動作する補助スイッチと、の直列接続で構成したものとするとよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１１】
図２に、本発明の実施形態を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、インバータ２５で反転されてＮＭＯＳトランジスタ２０のゲートとに印加される。この入力信号ＩＮは第１電圧レベル、例えば内部電源電圧レベルである。相補動作する入力スイッチのＮＭＯＳトランジスタ１０，２０は、ソースが基準電圧となる接地電圧Ｖｓｓへつながれ、ドレインが能動負荷のＰＭＯＳトランジスタ５，１５のドレインとそれぞれ接続される。このＰＭＯＳトランジスタ５，１５は、ソースが第２電圧、例えば昇圧電圧Ｖｐｐへつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１５のドレインと接続される制御ノードＮ２，Ｎ１に交差接続される。出力ノードは制御ノードＮ２となる。
【００１２】
そして、ＰＭＯＳトランジスタ５のゲートノードＮ５には、昇圧電圧Ｖｐｐから直列接続したＮＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ６０が補助制御手段１００として設けられる。また、ＰＭＯＳトランジスタ１５のゲートノードＮ６には、昇圧電圧Ｖｐｐから直列接続したＮＭＯＳトランジスタ６５及びＰＭＯＳトランジスタ７０が補助制御手段２００として設けられる。ＮＭＯＳトランジスタ５５はダイオード接続された電圧降下素子で、そのソースとＰＭＯＳトランジスタ６０のソースとが接続される。補助スイッチのＰＭＯＳトランジスタ６０は、ドレインがノードＮ５へ接続され、インバータ２５で反転された入力信号ＩＮによりゲート制御される。ＮＭＯＳトランジスタ６５もダイオード接続された電圧降下素子で、そのソースとＰＭＯＳトランジスタ７０のソースとが接続される。補助スイッチのＰＭＯＳトランジスタ７０は、ドレインがノードＮ６へ接続され、入力信号ＩＮによりゲート制御される。
【００１３】
この補助制御手段で電圧降下を行うようにしてあるのは次の理由による。入力信号ＩＮが論理“ハイ”（電源電圧レベル＝３．３Ｖ）のとき、補助制御手段２００内のＰＭＯＳトランジスタ７０のゲートに３．３Ｖが提供されることになるが、このときもしダイオード接続のＮＭＯＳトランジスタ６５がなければ、例えば昇圧電圧Ｖｐｐが５Ｖとすると、ＰＭＯＳトランジスタ７０のソースノードＮ４の電圧は５Ｖになり、Ｖｇｓ＝Ｖｉｎ−Ｖｐｐ＝３．３−５．０＝−１．７Ｖで｜Ｖｇｓ｜＞｜Ｖｔｐ｜になる。従って、ＰＭＯＳトランジスタ７０が導通状態になる結果、補助制御手段２００内の昇圧電圧Ｖｐｐの電源端から制御ノードＮ１及びＮＭＯＳトランジスタ１０を通じて接地電圧Ｖｓｓへ流れる直流電流が生成されてしまう。
【００１４】
これを防止するために、ＮＭＯＳトランジスタ６５を使用してノードＮ４の電圧をＶｐｐ−Ｖｔｎレベルに低め、入力信号ＩＮが論理“ハイ”の３．３Ｖの場合にＰＭＯＳトランジスタ７０のＶｇｓ＝Ｖｉｎ−（Ｖｐｐ−Ｖｔｎ）＝３．３Ｖ−（５Ｖ−１．０Ｖ）＝−０．７Ｖとし、｜Ｖｇｓ｜＜｜Ｖｔｐ｜に設定する。これにより、ＰＭＯＳトランジスタ７０を確実に非導通状態にすることができる。尚、｜Ｖｔｎ｜及び｜Ｖｔｐ｜はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧として１Ｖと仮定したものである。
【００１５】
入力信号ＩＮが論理“ロウ”の接地レベルの場合も同様に、電圧降下素子がなければ補助制御手段１００内のＰＭＯＳトランジスタ６０が導通状態になる可能性があるので、上記補助制御手段２００のときと同様に、ダイオード形ＮＭＯＳトランジスタ５５を設けることで解決する。
【００１６】
このようなゲートノードＮ３，Ｎ４の電圧を低めるためのダイオード形ＮＭＯＳトランジスタ５５，６５は、所望の電圧設定のために１以上直列接続することも可能で、また、通常の接合ダイオードやＰＭＯＳトランジスタのダイオード接続でもよい。即ち、適宜直列接続した電圧降下素子を利用してノードＮ３，Ｎ４の電圧レベルを調整することで、各種レベルの昇圧電圧Ｖｐｐに対して補助制御手段１００，２００を正常動作させられる。勿論、変換レベルの昇圧電圧Ｖｐｐなどが低ければ電圧降下素子は必要ない。
【００１７】
以上のような本実施形態の電圧変換回路は次のように動作する。まず、入力信号ＩＮが論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０は導通、インバータ２５による反転でＮＭＯＳトランジスタ２０は非導通になる。そして、入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ７０は非導通、反転した入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は導通になる。これにより、ＰＭＯＳトランジスタ１５による制御ノードＮ２の充電に加えて補助制御手段１００のＶｐｐによってノードＮ５が強力に充電される。このため、ゲート電圧のカップリング効果も影響が抑えられ、これに従ってＰＭＯＳトランジスタ５は従来に比べ非常に高速に非導通状態になり、制御ノードＮ１の高速放電が行われて迅速に制御ノードＮ２の論理も確定し、昇圧電圧Ｖｐｐレベルの出力信号ＯＵＴが出力される。つまり、従来のような過渡的直流電流はほとんど抑制され、駆動能力の低下もない。
【００１８】
一方、入力信号ＩＮが論理“ロウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳトランジスタ２０は導通になる。そして、入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ７０は導通、反転した入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は非導通になる。従って上記同様の効果をもって補助制御手段２００の補助作用によるゲートノードＮ６の高速充電が行われ、接地レベルの出力信号ＯＵＴが出力される。
【００１９】
図３は、この実施形態の回路による出力電圧波形図（横軸：時間、縦軸：電圧）である。図中、点線が本実施形態によるもの、一点鎖線が従来のものを示す。図示のように、入力信号ＩＮに応じて出力される出力信号ＯＵＴの出力速度はかなり速くなる。即ちこれは、補助制御手段１００，２００の補助作用によるものである。図４は、論理“ロウ”の状態から論理“ハイ”の状態への遷移時における消費電流量を比較したグラフ（横軸：時間、縦軸：電流）であって、実線が本実施形態のもの、点線が従来のものを示す。入力信号ＩＮが論理“ロウ”から論理“ハイ”へ遷移する場合にＰＭＯＳトランジスタ５を通じる電流が抑制され、消費電流量を従来より減少させられている。図５は、論理“ハイ”の状態から論理“ロウ”の状態への遷移時における消費電流量を比較したグラフであって、実線が本実施形態のもの、点線が従来のものを示す。入力信号ＩＮが論理“ハイ”から論理“ロウ”へ遷移する場合にＰＭＯＳトランジスタ１５を通じる電流が抑制され、消費電流量を従来より減少させられている。
【００２０】
【発明の効果】
本発明によれば、直流電流の生成時間を最小化することにより過渡的電流を抑制することができるので、消費電力が減少し、また駆動能力が向上して高速の応答特性を持たせられる。更には、電圧変換回路の出力動作に伴い流れる電流によるノイズを抑えることができ、ひいては誤動作の発生を防止できる。
【図面の簡単な説明】
【図１】従来の電圧変換回路を示す回路図。
【図２】本発明による電圧変換回路の実施形態を示す回路図。
【図３】従来の回路と本発明による回路とで比較した出力電圧の波形図。
【図４】論理“ロウ”から論理“ハイ”へ変化するときの消費電流量を従来と本発明とで比較したグラフ。
【図５】論理“ハイ”から論理“ロウ”へ変化するときの消費電流量を従来と本発明とで比較したグラフ。
【符号の説明】
５，１５ ＰＭＯＳトランジスタ（能動負荷）
１０，２０ ＮＭＯＳトランジスタ（入力スイッチ）
５５，６５ ダイオード形ＮＭＯＳトランジスタ（電圧降下素子）
６０，７０ ＰＭＯＳトランジスタ（補助スイッチ）
１００，２００ 補助制御手段
【発明の属する技術分野】
本発明は、第１電圧レベルの入力信号に応じて同位相の第２電圧レベルの信号を出力する電圧変換回路に関し、特に、カスコード電圧変換回路に関する。
【０００２】
【従来の技術】
半導体装置の高集積化につれて動作電源電圧は低くされ、これに伴って、外部供給の外部電源電圧を内部電源電圧へ降下させる電圧変換回路がチップに搭載されるようになっている。そして、動作電源電圧の低下により更に精密な動作を遂行するための素子及び回路が必要になる。また、半導体メモリでは、必要に応じて昇圧電圧や負レベルの電圧が使用されるため、電圧レベルを変換するための昇圧回路や負電圧発生回路の電圧変換回路もチップに搭載される。そして特に、よく知られたカスコード電圧変換回路 (cascode voltage switch logic：ＣＶＳＬ）が、例えば電源電圧レベルの入力信号を昇圧電圧レベルの出力信号に変換出力するために使用される。
【０００３】
図１に、カスコード電圧変換回路の回路図を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、インバータ２５で反転されてＮＭＯＳトランジスタ２０のゲートとに印加される。この入力信号ＩＮに従い相補的にオンオフする入力スイッチのＮＭＯＳトランジスタ１０，２０は、ソースが接地電圧Ｖｓｓへつながれ、ドレインがＰＭＯＳトランジスタ５，１５のドレインにそれぞれ接続される。ＮＭＯＳトランジスタ１０，２０からなる入力スイッチに直列接続され、相手方の入力スイッチに制御端子がつながれて動作する能動負荷のＰＭＯＳトランジスタ５，１５は、ソースが昇圧電圧Ｖｐｐにつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１５のドレインと接続された制御ノードＮ２，Ｎ１へ交差接続される。そして制御ノードＮ２が出力ノードとなっている。
【０００４】
この回路で入力信号ＩＮが論理“ロウ”から論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０は導通、ＮＭＯＳトランジスタ２０は非導通になる。これに従って制御ノードＮ１は論理“ロウ”、制御ノードＮ２は論理“ハイ”になる。そして、この各制御ノードＮ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は導通、ＰＭＯＳトランジスタ５は非導通になる。このような過程を経て制御ノードＮ１の論理“ロウ”状態及び制御ノードＮ２の論理“ハイ”状態が更に深化して確定され、入力信号ＩＮの論理“ハイ”に応じて昇圧電圧Ｖｐｐのレベルをもつ出力信号ＯＵＴが出力される。
【０００５】
入力信号ＩＮが論理“ハイ”から論理“ロウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳトランジスタ２０は導通になる。これに従って制御ノードＮ１は論理“ハイ”、制御ノードＮ２は論理“ロウ”になる。そして、この制御ノードＮ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は非導通、ＰＭＯＳトランジスタ５は導通になる。このような過程を経て制御ノードＮ１の論理“ハイ”状態及び制御ノードＮ２の論理“ロウ”状態が更に深化して確定され、入力信号ＩＮの論理“ロウ”に応じて接地レベルの出力信号ＯＵＴが出力される。
【０００６】
【発明が解決しようとする課題】
上記従来回路で論理“ロウ”の状態から論理“ハイ”の状態へ遷移する場合、制御ノードＮ２が｜Ｖｐｐ−Ｖｔｐ｜以上のレベルに充電されないとＰＭＯＳトランジスタ５が非導通状態にならないが、制御ノードＮ２に対する論理“ロウ”レベルから｜Ｖｐｐ−Ｖｔｐ｜レベルまでの充電は相当時間がかかる。この間に、ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ１０を経由して流れる直流電流が発生するため一時的に多量の直流電流が消費される。また、制御ノードＮ１が論理“ロウ”レベルになるとき、カップリング効果(coupling effect) によりＰＭＯＳトランジスタ５のゲート電圧が降下する現象がある。このためにＰＭＯＳトランジスタ５のゲート・ソース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ５が一時的に強い導通状態になり、その結果、過度電流が流れて駆動能力が低下する事態が生じる。
【０００７】
一方、論理“ハイ”の状態から論理“ロウ”の状態へ遷移する場合、初めに入力信号ＩＮの論理“ハイ”で制御ノードＮ１が論理“ロウ”にあり、そして入力信号ＩＮが論理“ロウ”遷移し始めて制御ノードＮ１が論理“ロウ”から｜Ｖｐｐ−Ｖｔｐ｜以上のレベルへ充電されるまでは、ＰＭＯＳトランジスタ１５は導通状態にあり、またこのとき入力信号ＩＮの論理“ロウ”によりＮＭＯＳトランジスタ２０も導通状態にある。従って、ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ２０を経て流れる直流電流が発生するので、一時的に多量の電流が消費される。また、制御ノードＮ２が論理“ロウ”レベルになるとき、ＰＭＯＳトランジスタ１５のゲート電圧がカップリング効果により更に低い、例えば０Ｖ以下の電圧レベルへ降下する現象がある。このためにＰＭＯＳトランジスタ１５のゲート・ソース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ１５が強い導通状態になり、その結果、過度電流が流れて駆動能力が低下する事態が生じる。
【０００８】
そこで本発明の目的は、入力信号の遷移時に発生する過渡的な直流電流を抑制して、より低電力形で、駆動能力が高く高速電圧変換が可能となった電圧変換回路を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、入力信号に従い相補的に動作する入力スイッチと、この入力スイッチに直列接続され、相手方の前記入力スイッチにより制御端子が制御される能動負荷と、を備えてなる電圧変換回路において、前記入力信号に従い動作し、前記能動負荷がつながれた電圧をもって前記能動負荷の制御端子を制御する補助制御手段を設けることを特徴とする。このような補助制御手段は、電圧降下素子と、入力信号に従い動作する補助スイッチと、の直列接続で構成したものとするとよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１１】
図２に、本発明の実施形態を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、インバータ２５で反転されてＮＭＯＳトランジスタ２０のゲートとに印加される。この入力信号ＩＮは第１電圧レベル、例えば内部電源電圧レベルである。相補動作する入力スイッチのＮＭＯＳトランジスタ１０，２０は、ソースが基準電圧となる接地電圧Ｖｓｓへつながれ、ドレインが能動負荷のＰＭＯＳトランジスタ５，１５のドレインとそれぞれ接続される。このＰＭＯＳトランジスタ５，１５は、ソースが第２電圧、例えば昇圧電圧Ｖｐｐへつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１５のドレインと接続される制御ノードＮ２，Ｎ１に交差接続される。出力ノードは制御ノードＮ２となる。
【００１２】
そして、ＰＭＯＳトランジスタ５のゲートノードＮ５には、昇圧電圧Ｖｐｐから直列接続したＮＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ６０が補助制御手段１００として設けられる。また、ＰＭＯＳトランジスタ１５のゲートノードＮ６には、昇圧電圧Ｖｐｐから直列接続したＮＭＯＳトランジスタ６５及びＰＭＯＳトランジスタ７０が補助制御手段２００として設けられる。ＮＭＯＳトランジスタ５５はダイオード接続された電圧降下素子で、そのソースとＰＭＯＳトランジスタ６０のソースとが接続される。補助スイッチのＰＭＯＳトランジスタ６０は、ドレインがノードＮ５へ接続され、インバータ２５で反転された入力信号ＩＮによりゲート制御される。ＮＭＯＳトランジスタ６５もダイオード接続された電圧降下素子で、そのソースとＰＭＯＳトランジスタ７０のソースとが接続される。補助スイッチのＰＭＯＳトランジスタ７０は、ドレインがノードＮ６へ接続され、入力信号ＩＮによりゲート制御される。
【００１３】
この補助制御手段で電圧降下を行うようにしてあるのは次の理由による。入力信号ＩＮが論理“ハイ”（電源電圧レベル＝３．３Ｖ）のとき、補助制御手段２００内のＰＭＯＳトランジスタ７０のゲートに３．３Ｖが提供されることになるが、このときもしダイオード接続のＮＭＯＳトランジスタ６５がなければ、例えば昇圧電圧Ｖｐｐが５Ｖとすると、ＰＭＯＳトランジスタ７０のソースノードＮ４の電圧は５Ｖになり、Ｖｇｓ＝Ｖｉｎ−Ｖｐｐ＝３．３−５．０＝−１．７Ｖで｜Ｖｇｓ｜＞｜Ｖｔｐ｜になる。従って、ＰＭＯＳトランジスタ７０が導通状態になる結果、補助制御手段２００内の昇圧電圧Ｖｐｐの電源端から制御ノードＮ１及びＮＭＯＳトランジスタ１０を通じて接地電圧Ｖｓｓへ流れる直流電流が生成されてしまう。
【００１４】
これを防止するために、ＮＭＯＳトランジスタ６５を使用してノードＮ４の電圧をＶｐｐ−Ｖｔｎレベルに低め、入力信号ＩＮが論理“ハイ”の３．３Ｖの場合にＰＭＯＳトランジスタ７０のＶｇｓ＝Ｖｉｎ−（Ｖｐｐ−Ｖｔｎ）＝３．３Ｖ−（５Ｖ−１．０Ｖ）＝−０．７Ｖとし、｜Ｖｇｓ｜＜｜Ｖｔｐ｜に設定する。これにより、ＰＭＯＳトランジスタ７０を確実に非導通状態にすることができる。尚、｜Ｖｔｎ｜及び｜Ｖｔｐ｜はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧として１Ｖと仮定したものである。
【００１５】
入力信号ＩＮが論理“ロウ”の接地レベルの場合も同様に、電圧降下素子がなければ補助制御手段１００内のＰＭＯＳトランジスタ６０が導通状態になる可能性があるので、上記補助制御手段２００のときと同様に、ダイオード形ＮＭＯＳトランジスタ５５を設けることで解決する。
【００１６】
このようなゲートノードＮ３，Ｎ４の電圧を低めるためのダイオード形ＮＭＯＳトランジスタ５５，６５は、所望の電圧設定のために１以上直列接続することも可能で、また、通常の接合ダイオードやＰＭＯＳトランジスタのダイオード接続でもよい。即ち、適宜直列接続した電圧降下素子を利用してノードＮ３，Ｎ４の電圧レベルを調整することで、各種レベルの昇圧電圧Ｖｐｐに対して補助制御手段１００，２００を正常動作させられる。勿論、変換レベルの昇圧電圧Ｖｐｐなどが低ければ電圧降下素子は必要ない。
【００１７】
以上のような本実施形態の電圧変換回路は次のように動作する。まず、入力信号ＩＮが論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０は導通、インバータ２５による反転でＮＭＯＳトランジスタ２０は非導通になる。そして、入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ７０は非導通、反転した入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は導通になる。これにより、ＰＭＯＳトランジスタ１５による制御ノードＮ２の充電に加えて補助制御手段１００のＶｐｐによってノードＮ５が強力に充電される。このため、ゲート電圧のカップリング効果も影響が抑えられ、これに従ってＰＭＯＳトランジスタ５は従来に比べ非常に高速に非導通状態になり、制御ノードＮ１の高速放電が行われて迅速に制御ノードＮ２の論理も確定し、昇圧電圧Ｖｐｐレベルの出力信号ＯＵＴが出力される。つまり、従来のような過渡的直流電流はほとんど抑制され、駆動能力の低下もない。
【００１８】
一方、入力信号ＩＮが論理“ロウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳトランジスタ２０は導通になる。そして、入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ７０は導通、反転した入力信号ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は非導通になる。従って上記同様の効果をもって補助制御手段２００の補助作用によるゲートノードＮ６の高速充電が行われ、接地レベルの出力信号ＯＵＴが出力される。
【００１９】
図３は、この実施形態の回路による出力電圧波形図（横軸：時間、縦軸：電圧）である。図中、点線が本実施形態によるもの、一点鎖線が従来のものを示す。図示のように、入力信号ＩＮに応じて出力される出力信号ＯＵＴの出力速度はかなり速くなる。即ちこれは、補助制御手段１００，２００の補助作用によるものである。図４は、論理“ロウ”の状態から論理“ハイ”の状態への遷移時における消費電流量を比較したグラフ（横軸：時間、縦軸：電流）であって、実線が本実施形態のもの、点線が従来のものを示す。入力信号ＩＮが論理“ロウ”から論理“ハイ”へ遷移する場合にＰＭＯＳトランジスタ５を通じる電流が抑制され、消費電流量を従来より減少させられている。図５は、論理“ハイ”の状態から論理“ロウ”の状態への遷移時における消費電流量を比較したグラフであって、実線が本実施形態のもの、点線が従来のものを示す。入力信号ＩＮが論理“ハイ”から論理“ロウ”へ遷移する場合にＰＭＯＳトランジスタ１５を通じる電流が抑制され、消費電流量を従来より減少させられている。
【００２０】
【発明の効果】
本発明によれば、直流電流の生成時間を最小化することにより過渡的電流を抑制することができるので、消費電力が減少し、また駆動能力が向上して高速の応答特性を持たせられる。更には、電圧変換回路の出力動作に伴い流れる電流によるノイズを抑えることができ、ひいては誤動作の発生を防止できる。
【図面の簡単な説明】
【図１】従来の電圧変換回路を示す回路図。
【図２】本発明による電圧変換回路の実施形態を示す回路図。
【図３】従来の回路と本発明による回路とで比較した出力電圧の波形図。
【図４】論理“ロウ”から論理“ハイ”へ変化するときの消費電流量を従来と本発明とで比較したグラフ。
【図５】論理“ハイ”から論理“ロウ”へ変化するときの消費電流量を従来と本発明とで比較したグラフ。
【符号の説明】
５，１５ ＰＭＯＳトランジスタ（能動負荷）
１０，２０ ＮＭＯＳトランジスタ（入力スイッチ）
５５，６５ ダイオード形ＮＭＯＳトランジスタ（電圧降下素子）
６０，７０ ＰＭＯＳトランジスタ（補助スイッチ）
１００，２００ 補助制御手段
Claims (5)
- 入力信号に従い相補的に動作する入力スイッチと、この入力スイッチに直列接続され、相手方の前記入力スイッチにより制御端子が制御される能動負荷と、を備えてなる電圧変換回路において、
電圧降下素子と、入力信号に従い動作する補助スイッチと、の直列接続で構成され、前記入力信号に従い動作し、前記能動負荷がつながれた電圧をもって前記能動負荷の制御端子を制御する補助制御手段を設けたことを特徴とする電圧変換回路。 - 電圧降下素子がダイオード接続のＭＯＳトランジスタで、補助スイッチがゲートに入力信号を受けるＭＯＳトランジスタである請求項１記載の電圧変換回路。
- 電圧降下素子にＮＭＯＳトランジスタを用い、補助スイッチにＰＭＯＳトランジスタを用いる請求項２記載の電圧変換回路。
- 能動負荷がゲートを交差接続したＰＭＯＳトランジスタである請求項２又は請求項３記載の電圧変換回路。
- 入力スイッチが入力信号をゲートに受けるＮＭＯＳトランジスタである請求項４記載の電圧変換回路。
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