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JPH04229714A - バッファを有する集積回路 - Google Patents

バッファを有する集積回路

Info

Publication number
JPH04229714A
JPH04229714A JP3112208A JP11220891A JPH04229714A JP H04229714 A JPH04229714 A JP H04229714A JP 3112208 A JP3112208 A JP 3112208A JP 11220891 A JP11220891 A JP 11220891A JP H04229714 A JPH04229714 A JP H04229714A
Authority
JP
Japan
Prior art keywords
buffer
transistor
integrated circuit
voltage
additional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3112208A
Other languages
English (en)
Inventor
Thaddeus J Gabara
サディアス　ジョン　ガバラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH04229714A publication Critical patent/JPH04229714A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電流駆動バッファを有
する集積回路に関する。
【０００２】
【従来の技術】集積回路によって発生させた信号で外部
導体を駆動するにはその集積回路の出力バッファが使用
されるが、このためには集積回路によって駆動される最
大負荷を推定する必要がある。この負荷は外部導体の分
布容量及びそれに接続された回路の入力容量を含んでい
る。バッファの駆動能力はこれら容量の充放電を十分高
速に行えるように設計され、所望の特性を得ている。更
に、その設計をするに当たっては、その負荷を駆動する
のに必要なＤＣ電流シンク（及びソース）を考慮する必
要がある。例えば、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔ
ｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）入力を駆動する場合
には、出力バッファは駆動入力あたり約０．８〜４ｍＡ
の電流シンクを必要とする。 従来の出力バッファでは、容量性（ＡＣ）駆動能力とＤ
Ｃ駆動能力との双方を同時に供給するために十分な大き
さのトランジスタを設計する必要があった。
【０００３】しかし、デジタル（即ち２値）論理回路が
高速化されるにつれて出力バッファで生じるノイズも増
大してきた。バッファの立上がり及び立下がりが高速に
なり、より大きな容量性電流が流れるからである。この
ノイズは、導体間の容量結合によって伝達され、例えば
電源導体のインダクタンスによって生じる「グラウンド
バウンス」を原因としている。このために、このノイズ
を最小にする種々の手法が採用されてきた。
【０００４】一つは、集積回路製造プロセスにおける変
差を補償するために、出力バッファの立ち上がり及び立
ち下がり時間を制御する方法である。その結果として、
「高速」プロセス（即ち、ノーマルプロセスからの変位
プロセスであり、相対的に高速回路となるプロセス）で
製造されたバッファは過度のノイズを生じない。例えば
、立ち上がり及び立ち下がり時間を相対的に一定に維持
する手法は米国特許第４，８２３，０２９号に記載され
ている。回路スピードに影響を与える他の要因は、動作
温度及び印加電圧であり、ともに補償可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、高速動
作時に相対的に大きなＤＣ電流のシンク又はソースが要
求されることから、集積回路バッファの改良が望まれて
いる。更に、ＣＭＯＳ負荷のみを駆動するときのように
大きなＤＣ電流を供給しない出力バッファでさえ、ノイ
ズ低減技術は有益である。オン・チップ・バッファ、例
えばバス・ドライバやクロック・ドライバに対する要求
も増大している。即ち、クロック周波数の増加、被駆動
導体の長さの増大にともない、過度のノイズの発生する
可能性が益々大きくなっているからである。
【０００６】
【課題を解決するための手段】本発明によるバッファを
有する集積回路は、改良された電流駆動能力を有するイ
ンバータを含み、バッファ出力電圧が所与のしきい値を
通過すると感応する回路を有する。その時に付加トラン
ジスタはスイッチされ、出力回路に電流駆動能力を付加
する。この付加的電流駆動はＤＣ電流のシンク又はソー
スである。更に、このこの付加的電流駆動は、ＡＣ電流
、又はＡＣおよびＤＣ電流の双方を供給する。このよう
に設計することでＡＣ駆動トランジスタの寸法を相対的
に小さく維持でき、スイッチングノイズを最小に抑える
ことができる。
【０００７】
【実施例】図１は本発明の一実施例であるＣＭＯＳ技術
による２進出力バッファの回路図である。本実施例にお
いて、出力インバータ１００はｐチャネル・プルアップ
・トランジスタＭ１およびｎチャネル・プルダウン・ト
ランジスタＭ２を有し、それらのドレインは共に出力ノ
ード１１０及びボンドパッド１０１に接続されている。 出力バッファが駆動するよう設計された負荷は容量Ｃｌ
ｏａｄを含んでいる。この容量Ｃｌｏａｄは、ボンドパ
ッド１０１に接続された外部導体の分布容量の他に、そ
れに接続された他の集積回路の入力容量をも含む。トラ
ンジスタＭ１及びＭ２の寸法は、一般に、負荷Ｃｌｏａ
ｄを駆動するときに望ましい立上り及び立下り時間が得
られるような十分な電流駆動能力を有するように選ばれ
る。この容量性の電流駆動は「ＡＣ駆動」とも呼ばれる
。
【０００８】このような容量性負荷に加えて、抵抗性負
荷が重要な存在となる場合がある。例えば、ＴＴＬ集積
回路の入力には、プルアップ抵抗としてモデル化され得
る抵抗成分が存在する。これらの成分の総和は図１にお
いてＲｌｏａｄと示され、これが出力バッファに対して
対応するプルダウン電流駆動能力を要求している。この
抵抗性電流駆動は「ＤＣ駆動」とも呼ばれる。
【０００９】従来技術においては、出力バッファトラン
ジスタ（例えばＭ２）の大きさは抵抗性負荷を駆動する
のに十分なものであった。これに対して、本発明におい
ては、ＤＣ駆動の少なくとも一部分、場合によってはＡ
Ｃ駆動の一部分も、付加トランジスタを通して供給され
る。図１の本実施例では、この付加トランジスタがＭ６
であり、Ｍ６が導通状態になると、出力電圧ＶＯＵＴ（
ノード１１０）が所与の値より低下したときに付加的電
流シンクを提供する。付加トランジスタＭ６が導通する
点は、後にＴＴＬやＣＭＯＳ（あるいはその他の負荷）
等を駆動する場合を例に挙げて説明する。
【００１０】先ず、ＴＴＬ負荷を駆動する場合の本実施
例の動作を説明する。この場合、ＤＣ電流を出力バッフ
ァによってシンクする必要がある。信号ＶＩＮがインバ
ータ１０２のスイッチングしきい値（ＶＤＤ／２が一般
的）より低下すると、インバータ１０２の出力（ノード
１０３）は上昇し、それによりトランジスタＭ５は導通
する。更に、出力インバータ１００は切り替わり、バッ
ファ出力ノード１１０の出力電圧は下降する。この出力
電圧はインバータ１０４の入力に印加される。従って、
インバータ１０４及び１０５を通過する時間によって定
められる遅延時間の後、ノード１０６の電圧は下降し、
トランジスタＭ５を通してノード１０７の電圧を低下さ
せる。これによってｐチャネルトランジスタＭ４は導通
し、高い電圧（ＶＤＤ）がトランジスタＭ６のゲートに
印加される。
【００１１】これによってトランジスタＭ６は導通し、
負荷電流（Ｉ２）の一部がＭ６を通してＶＳＳへ流れる
。 電流が正電圧（ＶＤＤ）から負荷Ｒｌｏａｄを通して接
地電圧（ＶＳＳ）へ流れるから、Ｍ６の導通によって付
加的電流シンクが得られることとなる。ＶＩＮが高電圧
状態に変わると、ノード１０３の電圧は降下し、Ｍ３が
導通状態となる。これにより、高電圧がＭ４のゲートに
かかり、Ｍ４はオフ状態となる。更に、高い電圧のＶＩ
ＮによりＭ７が導通し、これにより低電圧がＭ６のゲー
トに印加され、Ｍ６をオフ状態にする。また、高い電圧
のＶＩＮによりノード１０３が低電圧となり、出力バッ
ファ１００の出力ノード１１０、即ちボンドパッド１０
１の電圧が上昇する。
【００１２】図２は、バッファ出力電圧（ＶＯＵＴ）及
びＭ６のゲート（ノード１０８）電圧を時間の関数とし
て示したグラフである。この波形状はＴＴＬ負荷を駆動
する場合の典型的なものである。ＶＩＮが時点Ｔ０で降
下すると、ＶＯＵＴも出力インバータ１００の動作によ
って低下し始める。ＶＯＵＴが時点Ｔ１においてインバ
ータ１０４のスイッチングしきい値（例えばＶＤＤ／２
）より低く降下すると、インバータ１０４は高レベルに
切り替わる。 インバータ１０４及び１０５は、ノード１０８の電圧が
Ｍ６のしきい値（Ｖｔｈ）に到達し、従ってＭ６を導通
させる時間を時点Ｔ２まで遅らせる。この遅延ｔｄ（Ｔ
２−Ｔ１）は、出力電圧が相対的に低くなった（典型的
には低レベル状態より約１ボルト以内）後に付加的電流
シンクを確実に生じるように、設計される。
【００１３】従って、付加的電流シンクからは、実質的
に付加的ＡＣ電流は生じないし、また実質的な付加的ス
イッチングノイズも生じない。即ち、図２に示される電
流シンクは出力電圧波形の「ひざ部分」（領域２０）を
変化させることなく得られる。他方、もし出力インバー
タトランジスタ（例えばＭ２）が全電流駆動能力（Ｉ１
＋Ｉ２）を与えるに十分な大きさに設計されているとす
れば、出力波形のひざ部分はシャープになり、過度にノ
イズを発生させることになるだろう。
【００１４】上述したように、本実施例では出力電圧が
インバータ１０４のスイッチングしきい値より降下した
ときに付加的駆動が与えられる。このしきい値は、周知
の方法により、インバータ１０４の相補トランジスタの
寸法比によって選択され得る。ＴＴＬ負荷を駆動すると
きには、付加的出力電流を与えるためのしきい値はバッ
ファに供給される電源電圧（ＶＤＤ）の０．２〜０．８
の範囲であることが望ましく、典型的には約ＶＤＤ／２
である。
【００１５】さらに、スイッチングしきい値及び遅延ｔ
ｄは、出力電圧が出力インバータへ印加される電源電圧
の２５％より低くなったときにＭ６の導通による付加的
電流シンクが生ずるように、選択される。従って、この
出力電圧は、電源電圧５Ｖの場合、１．２５Ｖより低い
値である。なお、Ｍ６における所望の導通電圧を得るに
は、インバータ１０４のスイッチングしきい値を低下さ
せると遅延時間ｔｄも短くなり、その逆も成立する、と
いう関係を利用すれば良い。
【００１６】本実施例では付加的電流シンクを与えるｎ
チャネル電界効果トランジスタを例示したが、ｐチャネ
ルトランジスタを用いれば付加的電流ソースを同様の方
法で得ることができる。この場合、Ｍ３〜Ｍ６の導電形
も逆になり、ＶＤＤおよびＶＳＳの接続も逆にする。付
加的電流ソースは、例えば接地（ＶＳＳ）された抵抗付
加によって終端された伝送形導体を駆動する場合に有益
である。
【００１７】更に、付加的電流シンク及び電流ソースの
双方を与えることも可能である。これは、適当な制御回
路と共に、付加的ｎチャネルトランジスタ及び付加的ｐ
チャネルトランジスタの双方を用いることによって達成
され、数種類の負荷にとって有益である。
【００１８】本発明の第２実施例では、ＭＯＳ（ＣＭＯ
Ｓを含む）負荷を駆動する場合を示す。この場合、ＤＣ
電流は実質的に要求されないが、高速の立上り及び立下
り時間を維持しつつ、バッファスイッチングノイズを低
減させることは依然として望ましい。
【００１９】再び図１において、本実施例ではインバー
タ１０４及び１０５からなる遅延回路は除去され、出力
ノード１１０（およびボンドパッド１０１）は導体１０
９によってトランジスタＭ５に直接接続される。この構
成により付加トランジスタＭ６の導通時間の遅延が少な
くなる。即ち、ボンドパッド１０１の出力電圧ＶＯＵＴ
がｐチャネルトランジスタＭ４のしきい値より降下した
直後にＭ６は導通する。
【００２０】図３において、入力電圧ＶＩＮが時点Ｔ３
で下降すると、出力電圧ＶＯＵＴは低下し始める。ＶＯ
ＵＴが時点Ｔ４でトランジスタＭ４のしきい値（ＶＤＤ
−Ｖｔｈ）を下方へ通過する。その直後の時点Ｔ５で付
加トランジスタＭ６は導通する。この場合の遅延時間ｔ
ｄ（Ｔ５−Ｔ４）は、実際問題として無視し得るほどに
短い。時点Ｔ５の後、出力電圧ＶＯＵＴは低レベル状態
（０ボルト）に急速に降下する。
【００２１】従って、ＭＯＳ負荷を駆動する本実施例に
おいて、付加トランジスタＭ６はＡＣ電流、即ち外部導
体及び他のＭＯＳ集積回路入力からの容量性電流を通過
させることができる。しかし、図３から分かるように、
大きな遅延を生じないとは言っても、付加的電流が導通
するのは、ひざ部分３０の時間経過後である。従って、
出力バッファのスイッチングにより生ずるノイズは比較
的低いものであり、しかもＶＯＵＴは比較的急速に降下
する。
【００２２】ＣＭＯＳ出力バッファの場合、図１に相当
する回路は、プルアップ付加トランジスタを設け、上記
トランジスタの導電形を逆にすることによって構成され
る。ＣＭＯＳ負荷は電源電圧のほぼ中央点でスイッチし
、ＴＴＬ出力バッファの場合のような非対称ＤＣ負荷が
存在しないからである。ＴＴＬ回路に比べてＣＭＯＳ回
路は高い耐ノイズ性があるために、実施例としては有利
である。
【００２３】本発明の更なる利点は、付加トランジスタ
の動作が出力ノード１１０の電圧によって制御されるこ
とである。従って、出力インバータの入力ノード１０３
には、付加トランジスタによって、付加的な容量性負荷
は実際問題として存在しない。ノード１０３に付加的容
量があれば、スイッチング速度は低下し、従って出力バ
ッファの性能を低下させる。本発明は、バッファのスイ
ッチングノイズを増大させることなく、駆動能力を向上
させるが、場合によってはノイズ制御を付加することが
望ましい。上述した米国特許第４，８２３，０２９号に
記載された技術を本発明と共に用いることは有効である
。その他のノイズ制御技術も可能である。
【００２４】以上、出力バッファに付いて述べたが、本
発明を他に応用することも可能である。例えば、オン・
チップ・バス・ドライバおよびクロック・ドライバに本
発明を適用することは有利である。この場合、バッファ
出力ノード１１０と付加トランジスタＭ６のドレインと
は、外部負荷に接続するためのボンドパッド（１０１）
ではなくオン・チップ負荷に接続されている。実際に、
チップサイズが大型化しウエハ大の集積が可能となると
、導体の長さも長くなり、本発明の適用範囲は多様な広
がりを見せることとなる。なお、ここで「バッファ」と
いう用語は、このような全ての適用例を含む意味に使用
されている。
【００２５】図１の実施例では、ＣＭＯＳ出力インバー
タ１００が例示されているが、プルアップ及びプルダウ
ントランジスタの双方がｎチャネル素子であっても良い
。この場合、バッファ入力信号はプルアップ及びプルダ
ウントランジスタの各ゲートに関して逆転される。出力
インバータに直列に電圧降下（ｖｏｌｔａｇｅ−ｄｒｏ
ｐｐｉｎｇ）トランジスタを用いて出力インバータに印
加される電源電圧を集積回路に印加される電源電圧に比
較して低下させることも可能である。この構成は、例え
ば標準ＣＭＯＳの０〜５ボルトの出力スウィングに比べ
て、０〜３ボルトの出力スウィングを提供するのに有益
である。
【００２６】更に、バイポーラ技術によるバッファも本
発明によって有利となる。この場合、出力インバータは
ｐｎｐプルアップトランジスタ及びｎｐｎプルダウント
ランジスタを有しＡＣ駆動を供給する。付加的電流シン
クトランジスタはｎｐｎトランジスタであり、前記ＣＭ
ＯＳの場合のｎチャネル付加トランジスタと同様に構成
される。付加的電流ソースが望まれる場合は、付加ｐｎ
ｐトランジスタが設けられる。バイポーラ及び電界効果
トランジスタ技術における他の応用実施例も存在する。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
るバッファを有する集積回路は、付加的な電流シンク又
は電流ソースを提供する手段を有することにより、トラ
ンジスタの寸法を相対的に小さく維持でき、スイッチン
グノイズを最小に抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＣＭＯＳ技術による２
進出力バッファの回路図である。
【図２】本実施例におけるバッファ出力電圧（ＶＯＵＴ
）及びＭ６のゲート（ノード１０８）電圧を時間の関数
として示したグラフである。
【図３】第２実施例におけるバッファ出力電圧（ＶＯＵ
Ｔ）及びＭ６のゲート（ノード１０８）電圧を時間の関
数として示したグラフである。
【符号の説明】
１００　　出力バッファ １０１　　ボンドパッド Ｍ６　　　　付加トランジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　バッファ出力ノード（１１０）の電圧
    を第１電源電圧（ＶＤＤ）へ向けて引くプルアップ・ト
    ランジスタ（Ｍ１）と、前記バッファ出力ノードの電圧
    を第２電源電圧（ＶＳＳ）へ向けて引くプルダウン・ト
    ランジスタ（Ｍ２）とを含み、前記プルアップおよびプ
    ルダウン・トランジスタがバッファ入力信号（ＶＩＮ）
    に反応して動作するバッファを有する集積回路において
    、前記バッファは、さらに、前記バッファ出力ノードの
    電圧を前記第１および第２の電源電圧のうちの一方へ向
    けて引く付加トランジスタ（Ｍ６）と、前記バッファ出
    力ノードに接続され、前記バッファ出力ノードの電圧（
    ＶＯＵＴ）が前記第１および第２の電源電圧の間にある
    しきい値を通過するときに前記付加トランジスタを導通
    させる導通制御手段（１０４，１０５，Ｍ３，Ｍ４，Ｍ
    ５）と、を有することを特徴とするバッファを有する集
    積回路。
  2. 【請求項２】　　前記プルアップトランジスタ（Ｍ１）
    はソース電極が正の電源電圧ノード（ＶＤＤ）に接続さ
    れたｐチャネル電界効果トランジスタであり、前記プル
    ダウントランジスタ（Ｍ２）はソース電極が負の電源電
    圧ノード（ＶＳＳ）に接続されたｎチャネル電界効果ト
    ランジスタであることを特徴とする請求項１記載の集積
    回路。
  3. 【請求項３】　　前記付加トランジスタ（Ｍ６）は付加
    的電流シンクを与えるｎチャネル電界効果トランジスタ
    であることを特徴とする請求項２記載の集積回路。
  4. 【請求項４】　　前記付加トランジスタ（Ｍ６）は付加
    的電流ソースを与えるｐチャネル電界効果トランジスタ
    であることを特徴とする請求項２記載の集積回路。
  5. 【請求項５】　　前記導通制御手段は、第１および第２
    の電源電圧の差の０．２〜０．８の範囲内であるスイッ
    チングしきい値を有するＣＭＯＳインバータ（１０４）
    を含むことを特徴とする請求項２記載の集積回路。
  6. 【請求項６】　　前記導通制御手段は、第１および第２
    の電源電圧の差の約１／２のスイッチングしきい値を有
    するＣＭＯＳインバータ（１０４）を含むことを特徴と
    する請求項２記載の集積回路。
  7. 【請求項７】　　前記導通制御手段は、前記付加トラン
    ジスタを導通させる前に、前記バッファ出力電圧（ＶＯ
    ＵＴ）を前記与えられた電源電圧のある増分内で遷移さ
    せるための遅延手段（１０５）を有することを特徴とす
    る請求項５記載の集積回路。
  8. 【請求項８】　　前記増分は、前記第１および第２の電
    源電圧の差の２５％より低いことを特徴とする請求項７
    記載の集積回路。
  9. 【請求項９】　　前記バッファは、前記バッファ出力ノ
    ード（１１０）がボンドパッド（１０１）に接続された
    出力バッファであることを特徴とする請求項１記載の集
    積回路。
  10. 【請求項１０】　　前記バッファはオン・チップ・ドラ
    イバであり、前記バッファ出力ノードが同じ集積回路上
    の負荷に接続されていることを特徴とする請求項１記載
    の集積回路。
  11. 【請求項１１】　　バッファ出力ノード（１１０）の電
    圧を正の電源電圧（ＶＤＤ）へ向けて引くｐチャネル・
    プルアップ・トランジスタ（Ｍ１）と、前記バッファ出
    力ノードの電圧を負の電源電圧（ＶＳＳ）へ向けて引く
    ｎチャネル・プルダウン・トランジスタ（Ｍ２）とを含
    み、前記プルアップおよびプルダウン・トランジスタが
    バッファ入力信号（ＶＩＮ）に反応して動作するＣＭＯ
    Ｓ出力バッファを有する集積回路において、前記バッフ
    ァは、さらに、前記バッファ出力ノードの電圧を前記負
    の電源電圧へ向けて引くｎチャネル付加トランジスタ（
    Ｍ６）と、前記バッファ出力ノードに接続された少なく
    とも１つのインバータ（１０４）を含み、前記バッファ
    出力ノードの電圧（ＶＯＵＴ）が前記正および負の電源
    電圧の差の１／２より小さいしきい値を通過するときに
    前記付加トランジスタを導通させる手段と、を有するこ
    とを特徴とするバッファを有する集積回路。
JP3112208A 1990-04-25 1991-04-18 バッファを有する集積回路 Pending JPH04229714A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US514647 1990-04-25
US07/514,647 US5097148A (en) 1990-04-25 1990-04-25 Integrated circuit buffer with improved drive capability

Publications (1)

Publication Number Publication Date
JPH04229714A true JPH04229714A (ja) 1992-08-19

Family

ID=24048120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3112208A Pending JPH04229714A (ja) 1990-04-25 1991-04-18 バッファを有する集積回路

Country Status (3)

Country Link
US (1) US5097148A (ja)
EP (1) EP0456354A3 (ja)
JP (1) JPH04229714A (ja)

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