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JPS63234622A - デ−タ出力回路 - Google Patents

デ−タ出力回路

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Publication number
JPS63234622A
JPS63234622A JP62068242A JP6824287A JPS63234622A JP S63234622 A JPS63234622 A JP S63234622A JP 62068242 A JP62068242 A JP 62068242A JP 6824287 A JP6824287 A JP 6824287A JP S63234622 A JPS63234622 A JP S63234622A
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JP
Japan
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level
data output
transistor
signal
voltage
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JP62068242A
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JPH0473892B2 (ja
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Shigeo Oshima
成夫 大島
Haruki Toda
春希 戸田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US07/167,081 priority patent/US4918339A/en
Priority to EP88302517A priority patent/EP0284356B1/en
Priority to DE3888220T priority patent/DE3888220T2/de
Priority to KR1019880003122A priority patent/KR910003597B1/ko
Publication of JPS63234622A publication Critical patent/JPS63234622A/ja
Publication of JPH0473892B2 publication Critical patent/JPH0473892B2/ja
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    • H03K—PULSE TECHNIQUE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路におけるデータ出力回路に係
り、特にデータアクセスの高速性が要求される半導体メ
モリなどに好適なデータ出力回路に関する。
（従来の技術） 半導体メモリなどの半導体集積回路からデータを出力す
る場合には出力負荷を高速に充、放電させる必要かある
。このようなときに、電源電圧と基準の接地電圧とには
それぞれ電位変動すなわちノイズが発生することが知ら
れている。そして、普通の半導体集積回路では、０レベ
ルのデータを出力する場合に接地電圧に発生するオーバ
ーシュ−トが、ルベルのデータを出力する場合に電源電
圧に発生するアンダーシュート以」二に大きくなること
が知られており、このようなノイズは半導体集積回路の
誤動作を引き起こす原因になっている。すなわち、接地
電圧に発生するオーバーシュートは、出力負荷の急速な
放電に伴う接地電圧への放電電流の時間的な増加分ｄｉ
／ｄｔと、放電経路に寄生的に存在するインダクタンス
成分りとの積Ｌ・ｄ　ｉ　／　ｄ　ｔにより大半が占め
られる。
第６図は半導体集積回路、例えば半導体メモリに設けら
れている従来のデータ出力回路の回路図である。図中破
線で囲まれた部分が集積回路の内部であり、Ｔ１はデー
タ出力端子、Ｉ２は電源電圧ＶＤＤが供給される電源端
子、Ｉ３は基準電圧ＶＳＳが供給される基準端子、Ｉｌ
ｏ及びＩｌｏは内部データバス、ｌｌはルベル出力用の
出力トランジスタ、Ｉ２はθレベル出力用の出力トラン
ジスタ、１３及び１４はそれぞれデータ出力制御用のア
ンドゲート、Ｉ５及びＩ６はこの集積回路内の電源配線
に寄生する抵抗成分であり、１７はこの集積回路に電源
電圧ＶＤＤを供給する直流電源、１８はこの直流電源１
７の安定化容量、Ｉ９はこの集積回路の出力データによ
って駆動するための負荷容量ｓ２０と２１と２２はそれ
ぞれこの集積回路外部の各配線に寄生する抵抗成分であ
り、２３と２４と２５は同様にインダクタンス成分であ
る。
このようなデータ出力回路で０レベルデータを出力する
場合、内部データバスのうちＩｌｏがθレベル、Ｉｌｏ
がルベルとなっており、この後、内部制御信号φｏｕｔ
がルベルに立上がることにより、データ出力制御用の一
方のアンドゲート１４の出力信号のみがルベルにされる
。これにより、ソース、ドレイン間がデータ出力端子Ｔ
１と基準端子Ｔ３との間に挿入されている０レベル出力
用の出力トランジスタ１２が導通し、端子Ｔ１を介して
負荷容Ｑ１９が０レベルに放電される。この一連の動作
における各信号波形を第７図（ａ）の波形図中に実線で
示す。なお、第７図（ａ）中の信号Ｎはデータ出力制御
用のアンドゲート２４の出力信号である。
上記負荷容量１９の放電の際に、トランジスタ１２を介
して大きな放電電流Ｉｄが発生し、この電流経路に存在
する前記抵抗成分２ＯＳ１Ｇ、２５及びインダクタンス
成分２３．２２ｃ巳よって前記のようなオーバーシュー
トが接地電圧側に発生する。接地電圧側（Ｖｓ　Ｓ側）
にオーバーシュートが発生すると、電源電圧側（ＶＤＤ
側）にも同様なオーバーシュートが発生する。これらの
オーバーシュートを第７図（ｂ）の波形図中に実線で示
す。このようなオーバーシュートは、特に複数のデ〜り
出力端子を有する集積回路で、全ての端子がら０レベル
のデータを出力する場合に著しくなり、データ出方回路
以外の回路、例えばアドレスバ・ソファや入力バッファ
などの内部回路が誤動作する可能性は極めて高くなる。
ところで従来では、第６図に示すように、データ出力端
子１個に付き、０レベル出力用の出力トランジスタが１
個しか設けられていない。このような場合に、上記のオ
ーバーシュートの発生を抑制する手段として、トランジ
スタ１２のチャネル幅Ｗを縮小するか、もしくはトラン
ジスタ１２のゲート駆動信号の立ち上がり速度を遅くす
ることによってトランジスタ１２の電流駆動□能力を大
幅に押え込むことしかない。この方法によれば、第７図
（ｂ）中の破線で示すように、接地及び電源電圧側に発
生するオーバーシュートは抑制される。ところが、例え
ば第７図（ａ）中の破線で示すように、トランジスタ１
２のゲート駆動信号Ｎの立ち上がり速度を遅くした場合
には、これに伴い端子Ｔ１の信号波形の変化も遅くなり
、半導体メモリとしての高速性が損われることになる。
このことは、トランジスタ１２のチャネル幅Ｗを縮小す
る場合でも同様である。
（発明が解決しようとする問題点） このように従来では、電源に発生するノイズを低減させ
て誤動作を防止しようとするとデータのアクセス時間が
遅くなるという欠点がある。そこで、この発明はデータ
の高速アクセスを損うことなく電源に発生するノイズを
低減させることができるデータ出力回路を提供すること
を目的としている。
［発明の構成］ （問題点を解決するための手段） この発明のデータ出力回路は、データ出力端子と、上記
端子と低レベルに対応する電源電圧との間にソース、ド
レイン間が並列に挿入された複数個のＭＯＳトランジス
タと、上記端子から低レベルのデータを出力する際に上
記複数個のＭＯＳトランジスタの導通開始時刻を順次異
ならせる制御手段と、上記端子から低レベルのデータを
出力する際に始めに導通するＭＯＳトランジスタのゲー
ト駆動電圧を他のＭＯＳトランジスタのゲート駆動電圧
と異ならせる電圧調整手段とから構成されている。
（作用） この発明のデータ出力回路では、データ出力端子から低
レベルのデータを出力する際に、ソース。
ドレイン間がデータ出力端子と低レベルに対応する電源
電圧との間に並列に挿入された複数個のＭＯＳトランジ
スタの導通開始時刻を順次異ならせて導通させるように
したものである。これにより、電源電圧に発生するノイ
ズが時間的に分散され、誤動作の発生が回避される。し
かも、低レベルのデータを出力する際に始めに導通する
ＭＯＳトランジスタのゲート駆動電圧を他のＭＯＳトラ
ンジスタのゲート駆動電圧と異ならせ、その導通時の電
流値を小さくすることにより、より一層のノイズ低減効
果が図られる。また、全てのＭＯＳトランジスタが導通
した後はこれらのトランジスタを並列に介して大きな電
流を流すことができるので、データの高速アクセスが損
なわれることがない。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明を半導体メモリのデータ出力回路に実施し
た場合の構成を示す回路図である。図において、Ｔ１は
データ出力端子、Ｔ２は電源電圧■ＤＤか供給される電
源端子、Ｔ３は基準電圧ＶＳＳが供給される基準端子で
あり、Ｉｌｏ及びＩｌｏは内部データバス、ｌｌはルベ
ル出力用の出力トランジスタ、１２は０レベル出力用の
出力トランジスタ、１８及び１４はそれぞれデータ出力
制御用のアンドゲート、１５及び１６はこの集積回路内
の電源配線に寄生する抵抗成分である。
この実施例回路では、０レベル出力用の出力トランジス
タ１２として２個のＭＯＳトランジスタ１２Ａ及び１２
Ｂが設けられており、それぞれのソース、ドレイン間の
一端はデータ出力端子Ｔ１に、他端は基準端子Ｔ３にそ
れぞれ接続されている。
さらに、この実施例回路では、電源端子Ｔ２と基準端子
Ｔ３との間に２個のＭＯＳトランジスタ３１゜３２が直
列接続されており、一方のトランジスタ３１のゲートに
は上記アンドゲート１４の出力信号が直接に、他方のト
ランジスタ３２のゲートにはインバータ３３を介してア
ンドゲート１４の出力信号がそれぞれ供給される。
そして、上記両トランジスタ３Ｌ　３２の直列接続点３
４の信号が、Ｏレベル出力用の一方のトランジスタ１２
Ａのゲートに供給され、アンドゲート１４の出力信号が
信号遅延回路３５を介して０レベル出カ用の他方のトラ
ンジスタ１２Ｂのゲートに供給される。ルベル出力用の
トランジスタ１１については、従来と同様にアンドゲー
ト１３の出力信号がそのゲートに供給されている。なお
、上記各ＭＯ５トランジスタは全てＮチャネルのものと
する。
上記信号遅延回路３５は、アンドゲート１４の出力信号
を所定時間遅延するものであり、周知の抵抗と容量から
なるＣＲ時定数回路や、ゲート回路の信号遅延を利用し
たものなどが使用できる。
次に」二足のような構成の回路の動作を第２図の波形図
を用いて説明する。なお、第２図（ａ）の波形図におい
て、φＯｕＬはアントゲ−１−１３，１４に供給される
内部制御信号、Ｎ１はアンドゲート１４の出力信号、Ｎ
２はトランジスタ３１．３２の直列接続点３４の信号す
なわちトランジスタ１２Ａのゲート信号、Ｎ３は遅延回
路３５の出力信号である。
上記構成のデータ出力回路で０レベルデータを出力する
場合には内部データバスのうちＩｌｏが０レベル、Ｉｌ
ｏがルベルとなっている。この後、内部制御信号φｏｕ
ｔがルベルに立上がるこ−１〇　− とによって、データ出力制御用のアンドゲート１４の出
力信号Ｎ１がルベルに立上がる。これにより、トランジ
スタ３１が導通し、このトランジスタ３１を介して信号
Ｎ２がルベルに立上がる。この信号のルベルは電源電圧
ＶＤＤよりもトランジスタ３１の閾値電圧ＶＴだけ低い
ＶＤＤ　−ＶＴの電圧であり、この電圧が信号Ｎ２とし
てトランジスタ１２Ａのゲートに入力される。このＶＤ
　Ｄ　−ＶＴの電圧はＮチャネルＭＯ８トランジスタの
閾値電圧よりも十分に高いので、この後、トランジスタ
１２Ａが導通し、端子Ｔ１を介して接続されている前記
負荷容ｆｆ１１９（第６図に図示）が０レベルに放電さ
れる。この負荷容量１９の放電の際に、トランジスタ１
２Ａには小さな電流しか流れない。このため、このとき
の電流経路に存在する寄生的な抵抗成分やインダクタン
ス成分によって接地電圧側（Ｖｓｓ側）及び電源電圧側
（ＶＤ　Ｄ側）に発生するオーバーシュートノイズは、
第２図に示すように従来の場合よりも大幅に押えられる
。
上記信号Ｎ１かルベルに立上がった後から所−１１一 定時間近れて遅延回路３５の出力信号Ｎ３がルベルに立
上がる。この信号Ｎ３の電圧もＮチャネルＭＯＳトラン
ジスタの閾値電圧よりも十分に高いので、この後、トラ
ンジスタ１２Ｂか導通し、端子Ｔ１を介して接続されて
いる負荷容量の放電経路がさらに形成される。このとき
も、トランジスタ１２Ｂによる放電電流の増加分がわず
かなため、電流経路に存在する寄生的な抵抗成分やイン
ダクタンス成分によって接地及び電源電圧側に発生する
オーバーシュートノイズは、第２図に示すように従来の
場合よりも大幅に押えられる。
このように、０レベルのデータを出力する際には、接地
及び電源電圧側にオーバーシュートノイズが発生する期
間が第２図に示すようにｔｌとｔ２に分散される。しか
も個々の期間に流れ始める放電電流の値が従来よりも少
なくされ、それぞれの期間ｔ１、ｔ２で発生するオーバ
ーシュートの程度か低減されているので、電源電位変動
による内部回路の誤動作を防止することができる。また
、アクセス時間については、第２図（ａ）中に破線で示
した何の対策も施していない従来回路のものに比べて多
少遅くなるが、前記第７図（ａ）中の破線のようにゲー
ト駆動信号の立ちにかり速度を遅くしたときと比べれば
、十分に速くすることができる。
しかも、始めに導通するトランジスタ１２Ａのゲート駆
動電圧が、次に導通を開始するトランジスタ１２Ｂのゲ
ート駆動電圧よりも、トランジスタ１個分の閾値電圧だ
け低くされている。このため、トランジスタ１２Ａの電
流駆動能力は低下するが、このトランジスタ１２Ａが導
通を開始する際に発生するオーバーシュートの程度及び
発生期間が低減される。
さらに、θレベルのデータを出力した後は、内部制御信
号φｏｕｔが０レベルに下がり、アンドゲート１４の出
力信号Ｎ１もＯレベルに下がる。これにより、トランジ
スタ３１が非導通となり、信号Ｎ２も０レベルに下がる
。他方、信号Ｎ１が０レベルになるとインバータ３３の
出力信号がルベルにＸ′Ｌ１−かり、これによりｌ・ラ
ンジスタ３２が導通する。このため、トランジスタ１２
Ａのゲートが０レベルに放電され、この後、トランジス
タ１２Ａが非導通となる。
第３図はこの発明の他の実施例によるデータ出力回路の
構成を示す回路図である。この実施例回路では、アント
ゲ−）１４の出力信号のルベル電圧ＶＤＤよりもＭＯＳ
トランジスタ１個分の閾値電圧ＶＴだけ低い電圧をトラ
ンジスタ１２Ａのゲートに供給するため、アンドゲート
１４の出力とトランジスタ１２Ａのゲートとの間にＭＯ
Ｓトランジスタ３６のソース、ドレイン間を挿入するよ
うにしたものである。従って、この実施例回路によって
得られる効果は第１図回路の場合と同様である。
第４図はこの発明のさらに他の実施例によるデータ出力
回路の構成を示す回路図である。この実施例回路は、第
１図の実施例回路において、信号遅延回路３５の出力信
号を容量３７を介してＩ・ランジスタ１２Ａのゲートに
供給するようにしたものである。
このような構成によれば、遅延回路３５の出力信号Ｎ３
がルベルに立」二かり、トランジスタ１２Ｂが導通する
際に、第５図の波形図に示すように、容量３７を介して
トランジスタ１２Ａのゲート信号Ｎ２の電圧がＶＤＤ以
上にプルアップされる。こ・のため、元々ゲート電圧が
ＶＤＤよりも低くされ、電流駆動能力が低下していたＭ
ＯＳトランジスタの能力が大幅に増加し、アクセス時間
の遅れが最小限に押えられる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例回路ではθレベル出力用の出力トランジス
タ１２が２個設けられる場合について説明したが１．こ
れは２個以−に設けるようにしてもよい。
このように上記各実施例回路によればデータの高速アク
セスを損うことなく電源に発生するノイズを低減させる
ことができるので、特に高速のＤＲＡＭにこの発明を実
施すればその効果は極めて大きくなる。
［発明の効果］ 以上説明したようにこの発明によれば、データの高速ア
クセスを損うことなく電源に発生するノイズを低減させ
ることができるデータ出力回路を提供することができる
。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路図、第２
図は−ｌｘ記実施例回路の動作を説明するための波形図
、第３図はこの発明の他の実施例の回路図、第４図はこ
の発明のさらに他の実施例の回路図、第５図は第４図の
実施例回路の動作を説明するための波形図、第６図は従
来回路の回路図、第７図は上記従来回路の動作を説明す
るための波形図である。 １１・・・ルベル出力用の出力トランジスタ、１２Ａ、
　１２Ｂ・・・０レベル出力用の出力トランジスタ、１
３、１４・・・データ出力制御用のアンドゲート、１５
、　ｌ（ｉ・・・抵抗成分、３１．３２・・・ＭＯＳト
ランジスタ、３３・・・インバータ、３５・・・信号遅
延回路、Ｔ１・・・データ出力端子、Ｔ２・・・電源端
子、Ｔ３・・・基準端子、Ｉｌｏ、Ｉｌｏ・・・内部デ
ータバス。 第７図

Claims (4)

    【特許請求の範囲】
  1. （１）データ出力端子と、上記端子と低レベルに対応す
    る電源電圧との間にソース、ドレイン間が並列に挿入さ
    れた複数個のＭＯＳトランジスタと、上記端子から低レ
    ベルのデータを出力する際に上記複数個のＭＯＳトラン
    ジスタの導通開始時刻を順次異ならせる制御手段と、上
    記端子から低レベルのデータを出力する際に始めに導通
    するＭＯＳトランジスタのゲート駆動電圧を他のＭＯＳ
    トランジスタのゲート駆動電圧と異ならせる電圧調整手
    段とを具備したことを特徴とするデータ出力回路。
  2. （２）前記制御手段が信号遅延回路で構成されている特
    許請求の範囲第１項に記載のデータ出力回路。
  3. （３）前記電圧調整手段が、高レベルに対応する電源電
    圧よりもＭＯＳトランジスタの閾値電圧分だけ低い電圧
    を発生するように構成されている特許請求の範囲第１項
    に記載のデータ出力回路。
  4. （４）前記信号遅延回路の出力が容量を介して始めに導
    通するＭＯＳトランジスタのゲートに供給されている特
    許請求の範囲第２項に記載のデータ出力回路。
JP62068242A 1987-03-23 1987-03-23 デ−タ出力回路 Granted JPS63234622A (ja)

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DE3888220T DE3888220T2 (de) 1987-03-23 1988-03-22 Datenausgabeschaltung.
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