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KR100244433B1 - 래치 형태의 센스 증폭기 - Google Patents

래치 형태의 센스 증폭기 Download PDF

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엄인환
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김영환
현대전자산업주식회사
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
래치 형태의 센서 증폭기.
2. 발명이 해결하려고 하는 기술적 과제
인버터를 이용 저전압에서도 고속으로 셀 데이터를 센싱하고자 함.
3. 발명의 해결방법의 요지
디스에이블시에 센스 증폭기의 출력(s_out)과 이의 부출력(/s_out) 각각을 동일한 값으로 설정하는 수단(12,12’); 인에이블시에 접지전위를 제공하는 수단(11); 상기 제공수단(11)에 연결되어 인에이블시에 메모리 셀의 데이터 버스(db) 신호를 입력받아 입력된 신호의 전압에 따른 전류량을 출력하는 수단(13); 상기 제공수단(11)에 연결되어 인에이블시에 메모리 세의 부데이타 버스() 신호를 입력받아 입력 신호의 전압에 따른 전류량을 출력하는 수단(13’); 상기 부테이타 버스 입력 수단(14); 및 상기 데이터 버스 입력수단(13)의 출력신호를 입력받아 이를 반전시켜 출력(s_out) 신호를 출력하는 수단(15)을 구비함.
4. 발명의 중요한 용도
저전압을 요구하는 SRAM의 센스 증폭기에 이용됨.

Description

래치 형태의 센스 증폭기{Latched type sense amplifier}
본 발명은 고집적 메모리 셀로부터 데이타를 센싱하기 위한 래치 형태의 센스 증폭기에 관한 것으로서, 특히 SRAM(Static Random Access Memory)에 유용하며, 셀 데이타의 출력인 db 라인(line)의 전압차를 인버터를 이용한 래치 로직을 이용하여 db 라인의 전압 값과는 상관없이 센싱할 수 있는 센스 증폭기에 관한 것이다.
일반적으로, SRAM의 셀에서 데이타를 읽을 경우 사용되는 센스 증폭기는 메모리 셀에 기억된 정보를 읽기 위하여 메모리 셀에 연결되어 있는 비트선(bit line)과 비트바선(/bit line; 액티브시 로우)의 두 신호를 감지하여 증폭함으로써 정보를 읽어 내게 한다.
도 1 은 종래의 센스 증폭기의 구성도로서, 도면에서 1,2는 쌍으로 이루어진 전류 미러형(paired current mirror) 센스 증폭회로, 3은 전압 센스 증폭회로를 각각 나타낸다.
SRAM은 전원전압이 5V에서 3.3V로 다운(down)되는 경우 NMOS 트랜지스터 풀-업(pull-up)을 사용한 비트 라인 구조로는 셀 데이타를 증폭하여 출력하는데 어려움이 있으므로 PMOS 풀-업(pull-up)을 사용하게 되며, 이 때, 비트 라인(bit line)은 전원전압 근처에서 동작하게 된다.
도면에 도시한 구성을 가지는 종래의 센스 증폭기는 메모리 셀의 출력을 데이타 버스(db)와 데이타 버스바()를 통해 쌍으로 이루어진 전류미러형 센스 증폭회로(1,2)를 각각 구성하는 NMOS 트랜지스터(N146,N147,N1153,N154)의 게이트로 입력받는다. 그리고, 쌍으로 이루어진 전류 미러형 센스 증폭회로(1,2)는 인에이블 공급선(sae)이 인에이블 상태(high)에서 데이타 버스(db)와 데이타 버스바()의 전류차에 의해 1차 증폭을 한 후, 전압 센스 증폭회로(3)의 NMOS 트랜지스터(N162,N163)의 게이트에 입력된다. 전압 센스 증폭회로(3)는 인에이블 상태에서 쌍으로 이루어진 전류 미러형 증폭회로(1,2)의 출력을 증폭하여 최종 출력(Sout)을 내보낸다.
도 2를 통해 종래의 센스 증폭기의 동작을 살펴보면 도면에서 a는 인에이블 신호(sae), b는신호, c는신호와 전압차 100mV를 갖는 db 신호, d는신호와 전압차 500mV를 갖는 db 신호, e는 전압차 100mV에서의 출력 신호(sout), f는 전압차 500mV에서의 출력 신호(sout)를 각각 나타낸다.
도면에서 알 수 있는 바와 같이 종래의 센스 증폭기는 db와신호의 전압차를 100mV 또는 500mV의 큰 폭의 전압차를 초기에 형성하더라도, 센스 증폭기 출력 값의 전압차는 그렇게 크지 않으며, 또한 전압차를 형성하는 데 많은 시간이 걸리게 된다.
따라서, 종래의 센스 증폭기는 메모리 장치의 저전압화에 따라 센싱(sensing) 속도의 감소와 셀 데이타의 센싱(sensing) 능력이 감소하게 되는 문제점이 있었다.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 셀 데이타의 출력인 데이타 버스(db) 라인(line)의 전압차를 인버터를 이용한 래치 로직(latched logic)을 이용하여 저전압에서도 센싱을 고속으로 수행할 수 있는 센스 증폭기를 제공하는데 그 목적이 있다.
도 1 은 종래의 센스 증폭기의 구성도,
도 2 는 종래의 센스 증폭기의 시뮬레이션 결과 그래프,
도 3 은 본 발명에 따른 래치 형태의 센스 증폭기의 구성도,
도 4 는 본 발명에 따른 센스 증폭기의 시뮬레이션 결과 그래프.
상기 목적을 달성하기 위한 본 발명은, 디스에이블시에 센스 증폭기의 출력과 이의 부출력 각각을 동일한 값으로 설정하는 수단; 인에이블시에 접지전위를 제공하는 수단; 상기 제공수단에 연결되어 인에이블시에 메모리 셀의 데이타 버스 신호를 입력받아 입력된 신호의 전압에 따른 전류량을 출력하는 수단; 상기 제공수단에 연결되어 인에이블시에 메모리 셀의 부데이타 버스 신호를 입력받아 입력 신호의 전압에 따른 전류량을 출력하는 수단; 상기 부데이타 버스 입력수단의 출력신호를 입력받아 이를 반전시켜 증폭하는 수단; 및 상기 부데이타 버스 신호 입력수단과 상기 데이타 버스 신호 입력수단의 출력신호를 입력받아 이를 반전 및 래치하여 부출력 신호와 출력 신호를 출력하는 인버터 래치를 구비한 것을 특징으로 한다.
이하, 첨부된 도 3 및 4를 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 3 은 본 발명에 따른 래치 형태 센스 증폭기의 구성도로서, PMOS 트랜지스터와 NMOS 트랜지스터를 상호 결합한 인버터를 이용 래치 로직으로 설계하여 구현하였다.
도면에서 "11","13","13'"은 NMOS 트랜지스터, "12","12'"는 PMOS 트랜지스터, "14","15"는 인버터를 각각 나타낸다.
인에이블 공급선 sae가 대기상태(low)인 경우에는 풀-다운(pull-down) 트랜지스터인 N139(11)는 턴 오프(turn off)되고, 풀-업 트랜지스터인 P132(12')와 풀-업 트랜지스터인 P133(12)은 턴 온(turn on)되어 센스 증폭기의 최종 출력인 s_out과 /s-out를 "하이" 레벨로 같게한다.
sae가 인에이블 상태(high)가 되면 풀 -다운 트랜지스터인 N139(11)가 턴 온(turn-on)되어 접지전위 값이 채널을 통해 흐르고, 메모리 셀 데이타의 출력인 데이타 버스(db)와 데이타 버스바()는 NMOS 트랜지스터 N136(13)과 N137(13')의 게이트에 입력되어 db와의 전압차에 따라 NMOS 트랜지스터 N136(13)과 N137(13')에 흐르는 전류량에 차이가 발생하게 되고, 이 전류차는 출력노드 s_out와 /s_out의 전압차를 유발한다.
NMOS 트랜지스터 N136(13)의 출력은 제2 인버터(15)에 의해 증폭되어 최종 출력 s_out으로 출력된다.
그리고, NMOS 트랜지스터 N137(13')의 출력은 제1 인버터(14)에 의해 증폭되어 최종 출력 /s_out으로 출력된다.
도 4 는 본 발명에 따른 센스 증폭기의 시뮬레이션 결과를 나타내는 그래프로서, 도면에서 g 는 인에이블 신호(sae), h는 전압차 10mV의 db와, i 는 센스 증폭기의 최종 출력신호 s_out, j 는 센스 증폭기의 최종 출력신호 /s_out 를 각각 나타낸다.
도면에서 알 수 있는 바와 같이 본 발명은 db와의 전압차를 10mV만 유지하여도 센스 증폭기에서 출력되는 s_out, /s_out의 전압차는 빠른 시간내에 큰 폭으로 형성된다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
상기와 같은 본 발명은 인버터로 구성된 래치 로직을 이용하여 데이타 버스(db) 라인의 전압차가 작더라도 메모리 셀 데이타를 센싱할 수 있어 종래의 센스 증폭기에 비해 저전압에서의 센싱 속도와 센싱 능력이 향상되고, 고속의 메모리 장치를 구현할 수 있는 효과가 있다.

Claims (4)

  1. 디스에이블시에 센스 증폭기의 출력(s_out)과 이의 부출력(/s_out) 각각을 동일한 값으로 설정하는 수단(12,12');
    인에이블시에 접지전위를 제공하는 수단(11);
    상기 제공수단(11)에 연결되어 인에이블시에 메모리 셀의 데이타 버스(db) 신호를 입력받아 입력된 신호의 전압에 따른 전류량을 출력하는 수단(13);
    상기 제공수단(11)에 연결되어 인에이블시에 메모리 셀의 부데이타 버스() 신호를 입력받아 입력 신호의 전압에 따른 전류량을 출력하는 수단(13');
    상기 부데이타 버스 신호 입력수단(13')과 상기 데이타 버스 신호 입력수단(13)의 출력신호를 입력받아 이를 반전 및 래치하여 부출력(/s_out) 신호와 출력(s_out) 신호를 출력하는 인버터 래치(14, 15)를 구비한 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 설정수단(12,12')은,
    공급전원과 출력(s_out) 또는 부출력(s_out) 노드간에 채널을 형성하고, 게이트에 인에이블 공급선(sae)이 연결되어 제어되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  3. 제 2 항에 있어서,
    상기 제공수단(11)은,
    접지전위와 입력수단(13,13') 또는 출력수단(14,15)간에 채널을 형성하고, 게이트에 인에이블 공급선(sae)이 연결되어 제어되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  4. 제 3 항에 있어서,
    상기 인버터 래치(14,15)는,
    NMOS 트랜지스터와 PMOS 트랜지스터쌍으로 이루어진 두 개의 인버터를 포함하는 것을 특징으로 하는 센스 증폭기.
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* Cited by examiner, † Cited by third party
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