JP2734531B2 - 論理回路 - Google Patents
論理回路Info
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- JP2734531B2 JP2734531B2 JP63159627A JP15962788A JP2734531B2 JP 2734531 B2 JP2734531 B2 JP 2734531B2 JP 63159627 A JP63159627 A JP 63159627A JP 15962788 A JP15962788 A JP 15962788A JP 2734531 B2 JP2734531 B2 JP 2734531B2
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- Japan
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- channel mos
- mos transistor
- channel
- electrode
- mos transistors
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- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路、特に半導体集積回路にて構成され
た大小比較論理回路に関する。
た大小比較論理回路に関する。
従来のこの種大小比較論理回路を第３図に示す。第３
図に示す回路では11個のNANDゲート回路26、４個のNOR
ゲート回路28、８個のANDゲート回路27によって構成さ
れていた。15〜25は入力端子、29は出力端子である。
図に示す回路では11個のNANDゲート回路26、４個のNOR
ゲート回路28、８個のANDゲート回路27によって構成さ
れていた。15〜25は入力端子、29は出力端子である。
従来技術における大小比較論理回路は素子数が非常に
多く、半導体集積回路の消費電流やチップ面積が大幅に
増大し、また、回路の構成が非常に複雑なために任意の
ビット数の大小比較論理回路を構成することが困難であ
るという欠点がある。
多く、半導体集積回路の消費電流やチップ面積が大幅に
増大し、また、回路の構成が非常に複雑なために任意の
ビット数の大小比較論理回路を構成することが困難であ
るという欠点がある。
本発明の目的は前記課題を解決した大小比較論理回路
を提供することにある。
を提供することにある。
前記目的を達成するため、本発明に係る論理回路は、
第１のＰチャネル型及びＮチャネル型MOSトランジスタ
の対、第２のＰチャネル型及びＮチャネル型MOSトラン
ジスタの対、第３のＰチャネル型及びＮチャネル型MOS
トランジスタの対、第４のＰチャネル型及びＮチャネル
型MOSトランジスタの対にてそれぞれ相補回路を構成
し、 正電源に第１、第３、第５のＰチャネル型MOSトラン
ジスタのソース電極を接続し、第１、第３のＰチャネル
型MOSトランジスタのドレイン電極と第１、第３のＮチ
ャネル型MOSトランジスタのドレイン電極を接続し、 第５のＰチャネル型MOSトランジスタのドレイン電極
に第４のＰチャネル型MOSトランジスタのソース電極を
接続し、第１のＮチャネル型MOSトランジスタのソース
電極に出力端子16と、第２のＰチャネル型MOSトランジ
スタのソース電極を接続し、 第２のＰチャネル型MOSトランジスタのドレイン電極
に第４のＰチャネル型MOSトランジスタのドレイン電極
と第２、第４のＮチャネル型MOSトランジスタのドレイ
ン電極を接続し、第３のＮチャネル型MOSトランジスタ
のソース電極に第６のＮチャネル型MOSトランジスタの
ドレイン電極を接続し、 第２、第４、第６のＮチャネル型MOSトランジスタの
ソース電極を負電源に接続し、第１、第５のＰチャネル
型MOSトランジスタのゲート電極と、第２、第６のＮチ
ャネル型MOSトランジスタのゲート電極を第１の入力端
子に接続し、 第２のＰチャネル型MOSトランジスタのゲート電極
と、第１のＮチャネル型MOSトランジスタのゲート電極
を第２の入力端子に接続し、 第３、第４のＰチャネル型MOSトランジスタのゲート
電極と、第３、第４のＮチャネル型MOSトランジスタの
ゲート電極を第３の入力端子に接続した。
第１のＰチャネル型及びＮチャネル型MOSトランジスタ
の対、第２のＰチャネル型及びＮチャネル型MOSトラン
ジスタの対、第３のＰチャネル型及びＮチャネル型MOS
トランジスタの対、第４のＰチャネル型及びＮチャネル
型MOSトランジスタの対にてそれぞれ相補回路を構成
し、 正電源に第１、第３、第５のＰチャネル型MOSトラン
ジスタのソース電極を接続し、第１、第３のＰチャネル
型MOSトランジスタのドレイン電極と第１、第３のＮチ
ャネル型MOSトランジスタのドレイン電極を接続し、 第５のＰチャネル型MOSトランジスタのドレイン電極
に第４のＰチャネル型MOSトランジスタのソース電極を
接続し、第１のＮチャネル型MOSトランジスタのソース
電極に出力端子16と、第２のＰチャネル型MOSトランジ
スタのソース電極を接続し、 第２のＰチャネル型MOSトランジスタのドレイン電極
に第４のＰチャネル型MOSトランジスタのドレイン電極
と第２、第４のＮチャネル型MOSトランジスタのドレイ
ン電極を接続し、第３のＮチャネル型MOSトランジスタ
のソース電極に第６のＮチャネル型MOSトランジスタの
ドレイン電極を接続し、 第２、第４、第６のＮチャネル型MOSトランジスタの
ソース電極を負電源に接続し、第１、第５のＰチャネル
型MOSトランジスタのゲート電極と、第２、第６のＮチ
ャネル型MOSトランジスタのゲート電極を第１の入力端
子に接続し、 第２のＰチャネル型MOSトランジスタのゲート電極
と、第１のＮチャネル型MOSトランジスタのゲート電極
を第２の入力端子に接続し、 第３、第４のＰチャネル型MOSトランジスタのゲート
電極と、第３、第４のＮチャネル型MOSトランジスタの
ゲート電極を第３の入力端子に接続した。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の大小比較論理回路の一実施例を示す
回路図である。
回路図である。
本発明の大小比較論理回路は、第１のＰチャネル型及
びＮチャネル型MOSトランジスタ3,4の対、第２のＰチャ
ネル型及びＮチャネル型MOSトランジスタ5,6の対、第３
のＰチャネル型及びＮチャネル型MOSトランジスタ7,8の
対、第４のＰチャネル型及びＮチャネル型MOSトランジ
スタ11,12の対にてそれぞれ相補回路を構成する。
びＮチャネル型MOSトランジスタ3,4の対、第２のＰチャ
ネル型及びＮチャネル型MOSトランジスタ5,6の対、第３
のＰチャネル型及びＮチャネル型MOSトランジスタ7,8の
対、第４のＰチャネル型及びＮチャネル型MOSトランジ
スタ11,12の対にてそれぞれ相補回路を構成する。
そして、正電源に第１、第３、第５のＰチャネル型MO
Sトランジスタ3,7,10のソース電極を接続し、第１、第
３のＰチャネル型MOSトランジスタ3,7のドレイン電極と
第１、第３のＮチャネル型MOSトランジスタ4,8のドレイ
ン電極を接続し、第５のＰチャネル型MOSトランジスタ1
0のドレイン電極に第４のＰチャネル型MOSトランジスタ
11のソース電極を接続し、第１のＮチャネル型MOSトラ
ンジスタ４のソース電極に出力端子16と、第２のＰチャ
ネル型MOSトランジスタ５のソース電極を接続し、第２
のＰチャネル型MOSトランジスタ５のドレイン電極に第
４のＰチャネル型MOSトランジスタ11のドレイン電極と
第２、第４のＮチャネル型MOSトランジスタ6,12のドレ
イン電極を接続し、第３のＮチャネル型MOSトランジス
タ８のソース電極に第６のＮチャネル型MOSトランジス
タ９のドレイン電極を接続し、第２、第４、第６のＮチ
ャネル型MOSトランジスタ6,9,12のソース電極を負電源
２に接続し、第１、第５のＰチャネル型MOSトランジス
タ3,10のゲート電極と、第２、第６のＮチャネル型MOS
トランジスタ9,6のゲート電極を第１の入力端子14に接
続し、第２のＰチャネル型MOSトランジスタ５のゲート
電極と、第１のＮチャネル型MOSトランジスタ５のゲー
ト電極を第２の入力端子13に接続し、第３、第４のＰチ
ャネル型MOSトランジスタ7,11のゲート電極と、第３、
第４のＮチャネル型MOSトランジスタ8,12のゲート電極
を第３の入力端子15に接続したものである。
Sトランジスタ3,7,10のソース電極を接続し、第１、第
３のＰチャネル型MOSトランジスタ3,7のドレイン電極と
第１、第３のＮチャネル型MOSトランジスタ4,8のドレイ
ン電極を接続し、第５のＰチャネル型MOSトランジスタ1
0のドレイン電極に第４のＰチャネル型MOSトランジスタ
11のソース電極を接続し、第１のＮチャネル型MOSトラ
ンジスタ４のソース電極に出力端子16と、第２のＰチャ
ネル型MOSトランジスタ５のソース電極を接続し、第２
のＰチャネル型MOSトランジスタ５のドレイン電極に第
４のＰチャネル型MOSトランジスタ11のドレイン電極と
第２、第４のＮチャネル型MOSトランジスタ6,12のドレ
イン電極を接続し、第３のＮチャネル型MOSトランジス
タ８のソース電極に第６のＮチャネル型MOSトランジス
タ９のドレイン電極を接続し、第２、第４、第６のＮチ
ャネル型MOSトランジスタ6,9,12のソース電極を負電源
２に接続し、第１、第５のＰチャネル型MOSトランジス
タ3,10のゲート電極と、第２、第６のＮチャネル型MOS
トランジスタ9,6のゲート電極を第１の入力端子14に接
続し、第２のＰチャネル型MOSトランジスタ５のゲート
電極と、第１のＮチャネル型MOSトランジスタ５のゲー
ト電極を第２の入力端子13に接続し、第３、第４のＰチ
ャネル型MOSトランジスタ7,11のゲート電極と、第３、
第４のＮチャネル型MOSトランジスタ8,12のゲート電極
を第３の入力端子15に接続したものである。
ここで、本発明において、大小比較回路の入力端子1
3,14,15及び出力端子16についての真理値表を第２図に
示す。第２図から明らかなように２進数にて入力端子13
に印加される論理値が入力端子14に印加される論理値よ
りも大きいとき、出力端子16には論理値で“1"が出力さ
れ、入力端子13に印加される論理値が入力端子14に印加
される論理値よりも小さいとき、出力端子16に論理値で
“0"が出力される。また入力端子13及び14に同一の論理
値が印加された場合、出力端子16には入力端子15に印加
された論理値を論理反転した論理値が出力される。
3,14,15及び出力端子16についての真理値表を第２図に
示す。第２図から明らかなように２進数にて入力端子13
に印加される論理値が入力端子14に印加される論理値よ
りも大きいとき、出力端子16には論理値で“1"が出力さ
れ、入力端子13に印加される論理値が入力端子14に印加
される論理値よりも小さいとき、出力端子16に論理値で
“0"が出力される。また入力端子13及び14に同一の論理
値が印加された場合、出力端子16には入力端子15に印加
された論理値を論理反転した論理値が出力される。
以上説明したように本発明によれば、相補回路による
回路構成とすることにより、半導体集積回路において大
小比較論理回路を構成する素子数を低減させ、消費電流
とチップ面積を低減し、さらにビットスライス構成によ
って任意のビット幅の大小比較論理回路を容易に構成で
きる効果がある。
回路構成とすることにより、半導体集積回路において大
小比較論理回路を構成する素子数を低減させ、消費電流
とチップ面積を低減し、さらにビットスライス構成によ
って任意のビット幅の大小比較論理回路を容易に構成で
きる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例を示す回路図、第２図は本発
明の大小比較論理回路の動作を示す真理値表、第３図は
従来技術における大小比較論理回路を示す回路図であ
る。 １……正電源、２……負電源 3,5,7,10,11……Ｐチャネル型MOSトランジスタ 4,6,8,9,12……Ｎチャネル型MOSトランジスタ 13,14,15……入力端子、16……出力端子
明の大小比較論理回路の動作を示す真理値表、第３図は
従来技術における大小比較論理回路を示す回路図であ
る。 １……正電源、２……負電源 3,5,7,10,11……Ｐチャネル型MOSトランジスタ 4,6,8,9,12……Ｎチャネル型MOSトランジスタ 13,14,15……入力端子、16……出力端子
Claims (1)
- 【請求項１】第１のＰチャネル型及びＮチャネル型MOS
トランジスタの対、第２のＰチャネル型及びＮチャネル
型MOSトランジスタの対、第３のＰチャネル型及びＮチ
ャネル型MOSトランジスタの対、第４のＰチャネル型及
びＮチャネル型MOSトランジスタの対にてそれぞれ相補
回路を構成し、 正電源に第１、第３、第５のＰチャネル型MOSトランジ
スタのソース電極を接続し、第１、第３のＰチャネル型
MOSトランジスタのドレイン電極と第１、第３のＮチャ
ネル型MOSトランジスタのドレイン電極を接続し、 第５のＰチャネル型MOSトランジスタのドレイン電極に
第４のＰチャネル型MOSトランジスタのソース電極を接
続し、第１のＮチャネル型MOSトランジスタのソース電
極に出力端子16と、第２のＰチャネル型MOSトランジス
タのソース電極を接続し、 第２のＰチャネル型MOSトランジスタのドレイン電極に
第４のＰチャネル型MOSトランジスタのドレイン電極と
第２、第４のＮチャネル型MOSトランジスタのドレイン
電極を接続し、第３のＮチャネル型MOSトランジスタの
ソース電極に第６のＮチャネル型MOSトランジスタのド
レイン電極を接続し、 第２、第４、第６のＮチャネル型MOSトランジスタのソ
ース電極を負電源に接続し、第１、第５のＰチャネル型
MOSトランジスタのゲート電極と、第２、第６のＮチャ
ネル型MOSトランジスタのゲート電極を第１の入力端子
に接続し、 第２のＰチャネル型MOSトランジスタのゲート電極と、
第１のＮチャネル型MOSトランジスタのゲート電極を第
２の入力端子に接続し、 第３、第４のＰチャネル型MOSトランジスタのゲート電
極と、第３、第４のＮチャネル型MOSトランジスタのゲ
ート電極を第３の入力端子に接続したものであることを
特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159627A JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159627A JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029225A JPH029225A (ja) | 1990-01-12 |
| JP2734531B2 true JP2734531B2 (ja) | 1998-03-30 |
Family
ID=15697853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159627A Expired - Lifetime JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734531B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007119356A1 (ja) | 2006-04-14 | 2007-10-25 | Murata Manufacturing Co., Ltd. | 積層帯域通過フィルタ |
-
1988
- 1988-06-28 JP JP63159627A patent/JP2734531B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 解説電子技術「ディジタル技術入門」（昭和３９年７月、オーム社発行 Ｐ１８３〜１８８） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029225A (ja) | 1990-01-12 |
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