JPH06325569A - 半導体集積回路の中間電圧発生回路 - Google Patents
半導体集積回路の中間電圧発生回路Info
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- JPH06325569A JPH06325569A JP6078258A JP7825894A JPH06325569A JP H06325569 A JPH06325569 A JP H06325569A JP 6078258 A JP6078258 A JP 6078258A JP 7825894 A JP7825894 A JP 7825894A JP H06325569 A JPH06325569 A JP H06325569A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】より低消費電力で信頼性の高い半導体集積回路
用の中間電圧発生回路を提供する。 【構成】ＮＭＯＳ、ＰＭＯＳトランジスタを用いたバイ
アス回路４０により第１、第２基準電圧を発生し、これ
ら基準電圧をゲートに受けるＮＭＯＳ、ＰＭＯＳトラン
ジスタＱ３、Ｑ４、電源電圧Ｖｃｃ端とトランジスタＱ
３との間に設けられて中間電圧ＶM をゲートに受けるＰ
ＭＯＳトランジスタＱ７、及び接地電圧Ｖｓｓ端とトラ
ンジスタＱ４との間に設けられて中間電圧ＶM をゲート
に受けるＮＭＯＳトランジスタＱ８からなる駆動回路５
３により中間電圧ＶM を出力する中間電圧発生回路とし
た。中間電圧ＶM により制御されるトランジスタＱ７及
びＱ８を設けたことで、低電源電圧におけるバイアス回
路のセットアップ前に流れる駆動回路の過電流を抑制で
き、信頼性が高く、中間電圧の復元能力に優れたものと
なる。また、静電放電保護の対策上でも有利となる。
用の中間電圧発生回路を提供する。 【構成】ＮＭＯＳ、ＰＭＯＳトランジスタを用いたバイ
アス回路４０により第１、第２基準電圧を発生し、これ
ら基準電圧をゲートに受けるＮＭＯＳ、ＰＭＯＳトラン
ジスタＱ３、Ｑ４、電源電圧Ｖｃｃ端とトランジスタＱ
３との間に設けられて中間電圧ＶM をゲートに受けるＰ
ＭＯＳトランジスタＱ７、及び接地電圧Ｖｓｓ端とトラ
ンジスタＱ４との間に設けられて中間電圧ＶM をゲート
に受けるＮＭＯＳトランジスタＱ８からなる駆動回路５
３により中間電圧ＶM を出力する中間電圧発生回路とし
た。中間電圧ＶM により制御されるトランジスタＱ７及
びＱ８を設けたことで、低電源電圧におけるバイアス回
路のセットアップ前に流れる駆動回路の過電流を抑制で
き、信頼性が高く、中間電圧の復元能力に優れたものと
なる。また、静電放電保護の対策上でも有利となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の定電圧
発生回路に関し、特に、電源電圧と接地電圧との間のレ
ベルとなる中間電圧を発生する中間電圧発生回路（half
Vcc generator）に関するものである。
発生回路に関し、特に、電源電圧と接地電圧との間のレ
ベルとなる中間電圧を発生する中間電圧発生回路（half
Vcc generator）に関するものである。
【０００２】
【従来の技術】近年における半導体集積回路の超高集積
化に伴い、メモリセルのサイズは極めて小さくなってお
り、それに合わせて電源電圧Ｖｃｃの電圧レベルも一段
と低くなっている。また、１チップに集積された半導体
集積回路において、素子の安定動作などを図るために、
基板電圧発生回路、基準電圧発生回路、中間電圧発生回
路など各種の定電圧発生回路を必要とするようになって
いることは、すでによく知られた事実である。中でも特
に中間電圧発生回路は、ビット線又はデータ線のプリチ
ャージに関するためにその重要性が大きく、同時に安定
した中間電圧を供給できるような回路構成を要求されて
いる。
化に伴い、メモリセルのサイズは極めて小さくなってお
り、それに合わせて電源電圧Ｖｃｃの電圧レベルも一段
と低くなっている。また、１チップに集積された半導体
集積回路において、素子の安定動作などを図るために、
基板電圧発生回路、基準電圧発生回路、中間電圧発生回
路など各種の定電圧発生回路を必要とするようになって
いることは、すでによく知られた事実である。中でも特
に中間電圧発生回路は、ビット線又はデータ線のプリチ
ャージに関するためにその重要性が大きく、同時に安定
した中間電圧を供給できるような回路構成を要求されて
いる。
【０００３】これに対する従来技術として、米国特許第
４，６６３，５８４号にＣＭＯＳ工程を利用して実現し
た中間電圧発生回路が開示されている。この回路を図４
に示して簡単に説明する。
４，６６３，５８４号にＣＭＯＳ工程を利用して実現し
た中間電圧発生回路が開示されている。この回路を図４
に示して簡単に説明する。
【０００４】同図に示す中間電圧発生回路は、電源電圧
Ｖｃｃに対応して第１及び第２基準電圧を発生するバイ
アス回路４０と、このバイアス回路４０による第１及び
第２基準電圧を基に中間電圧ＶM を発生する駆動回路５
０とから構成されている。
Ｖｃｃに対応して第１及び第２基準電圧を発生するバイ
アス回路４０と、このバイアス回路４０による第１及び
第２基準電圧を基に中間電圧ＶM を発生する駆動回路５
０とから構成されている。
【０００５】バイアス回路４０は、ＰＭＯＳトランジス
タＱ５、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジ
スタＱ２、そしてＮＭＯＳトランジスタＱ６の順にその
各チャネルを、第１電源である電源電圧Ｖｃｃと第２電
源である接地電圧Ｖｓｓとの間に直列接続した構成とさ
れている。トランジスタＱ５のゲートは接地電圧Ｖｓｓ
とされ、またそのソースは電源電圧Ｖｃｃを受ける。ト
ランジスタＱ１のゲート及びドレインは、第１基準電圧
を出力するノードｎ１にトランジスタＱ５のドレインと
共に接続される。また、トランジスタＱ２のソースはノ
ードｎ３にトランジスタＱ１のソースと共に接続され
る。このトランジスタＱ２のチャネルにはノードｎ３か
らバックバイアスが加えられている。そして、トランジ
スタＱ６のゲートは電源電圧Ｖｃｃを受け、そのドレイ
ンは第２基準電圧を出力するノードｎ２にトランジスタ
Ｑ２のゲート及びドレインと共に接続され、さらにソー
スは接地電圧Ｖｓｓとされる。尚、ＰＭＯＳトランジス
タは第１導電形としてのＰ形チャネルを有するＦＥＴ
で、ＮＭＯＳトランジスタは第２導電形としてのＮ形チ
ャネルを有するＦＥＴである。
タＱ５、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジ
スタＱ２、そしてＮＭＯＳトランジスタＱ６の順にその
各チャネルを、第１電源である電源電圧Ｖｃｃと第２電
源である接地電圧Ｖｓｓとの間に直列接続した構成とさ
れている。トランジスタＱ５のゲートは接地電圧Ｖｓｓ
とされ、またそのソースは電源電圧Ｖｃｃを受ける。ト
ランジスタＱ１のゲート及びドレインは、第１基準電圧
を出力するノードｎ１にトランジスタＱ５のドレインと
共に接続される。また、トランジスタＱ２のソースはノ
ードｎ３にトランジスタＱ１のソースと共に接続され
る。このトランジスタＱ２のチャネルにはノードｎ３か
らバックバイアスが加えられている。そして、トランジ
スタＱ６のゲートは電源電圧Ｖｃｃを受け、そのドレイ
ンは第２基準電圧を出力するノードｎ２にトランジスタ
Ｑ２のゲート及びドレインと共に接続され、さらにソー
スは接地電圧Ｖｓｓとされる。尚、ＰＭＯＳトランジス
タは第１導電形としてのＰ形チャネルを有するＦＥＴ
で、ＮＭＯＳトランジスタは第２導電形としてのＮ形チ
ャネルを有するＦＥＴである。
【０００６】駆動回路５０は、電源電圧Ｖｃｃと接地電
圧Ｖｓｓとの間にＮＭＯＳトランジスタＱ３及びＰＭＯ
ＳトランジスタＱ４を直列接続して構成されている。ト
ランジスタＱ３のゲートは前記ノードｎ１に接続され、
そしてそのドレインは電源電圧Ｖｃｃを受ける。また、
トランジスタＱ４のゲートは前記ノードｎ２に接続さ
れ、そのソースはノードｎ４にトランジスタＱ３のソー
スと共に接続され、さらにそのドレインは接地電圧Ｖｓ
ｓとされる。この駆動回路５０のノードｎ４から電源電
圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間電圧ＶM が出力
される。
圧Ｖｓｓとの間にＮＭＯＳトランジスタＱ３及びＰＭＯ
ＳトランジスタＱ４を直列接続して構成されている。ト
ランジスタＱ３のゲートは前記ノードｎ１に接続され、
そしてそのドレインは電源電圧Ｖｃｃを受ける。また、
トランジスタＱ４のゲートは前記ノードｎ２に接続さ
れ、そのソースはノードｎ４にトランジスタＱ３のソー
スと共に接続され、さらにそのドレインは接地電圧Ｖｓ
ｓとされる。この駆動回路５０のノードｎ４から電源電
圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間電圧ＶM が出力
される。
【０００７】図４に示す回路の動作特性は次のようにな
る。ノードｎ３の電圧が１／２Ｖｃｃであるとき、ノー
ドｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 （ＶTQ1 はトラン
ジスタＱ１のしきい電圧）であり、またノードｎ２の電
圧は１／２Ｖｃｃ−ＶTQ2 （ＶTQ2 はトランジスタＱ２
のしきい電圧）である。ノードｎ４の電圧がノードｎ１
の電圧より低いとトランジスタＱ３の導通状態によりノ
ードｎ４の電圧が高くなる方向へ調整される一方で、ノ
ードｎ４の電圧がノードｎ２の電圧より高いとトランジ
スタＱ４の導通状態によりノードｎ４の電圧が低くなる
方向へ調整される。したがって、ノードｎ４の電圧は１
／２Ｖｃｃに調整される。
る。ノードｎ３の電圧が１／２Ｖｃｃであるとき、ノー
ドｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 （ＶTQ1 はトラン
ジスタＱ１のしきい電圧）であり、またノードｎ２の電
圧は１／２Ｖｃｃ−ＶTQ2 （ＶTQ2 はトランジスタＱ２
のしきい電圧）である。ノードｎ４の電圧がノードｎ１
の電圧より低いとトランジスタＱ３の導通状態によりノ
ードｎ４の電圧が高くなる方向へ調整される一方で、ノ
ードｎ４の電圧がノードｎ２の電圧より高いとトランジ
スタＱ４の導通状態によりノードｎ４の電圧が低くなる
方向へ調整される。したがって、ノードｎ４の電圧は１
／２Ｖｃｃに調整される。
【０００８】しかしながら、このような回路構成におい
ては次のような問題がある。すなわち、図４に示す回路
から出力される中間電圧ＶM が例えば内部回路の動作で
電流消耗があって低くなった場合に、これを元の電圧に
復元する能力に劣っている。この復元能力不足はチップ
の高速化に影響し、特に高集積の半導体集積回路におい
て不具合が生じる。
ては次のような問題がある。すなわち、図４に示す回路
から出力される中間電圧ＶM が例えば内部回路の動作で
電流消耗があって低くなった場合に、これを元の電圧に
復元する能力に劣っている。この復元能力不足はチップ
の高速化に影響し、特に高集積の半導体集積回路におい
て不具合が生じる。
【０００９】図５に示すのはこのような問題を解決する
ようにした回路で、これは４ＭダイナミックＲＡＭに使
用された技術である。その特徴は、図４に示した回路で
は常に導通しているトランジスタＱ５及びトランジスタ
Ｑ６を、出力される中間電圧ＶM に従ってバイアス回路
を制御するようにした点にあり、パワーアップ時の動作
速度と復元能力を改善している。その回路構成は、バイ
アス回路４１のトランジスタＱ５及びトランジスタＱ６
の各ゲートを、中間電圧ＶM を出力するノードｎ４に接
続したものとなっている。それ以外の部分は図４に示し
たバイアス回路４０と同様の構成である。
ようにした回路で、これは４ＭダイナミックＲＡＭに使
用された技術である。その特徴は、図４に示した回路で
は常に導通しているトランジスタＱ５及びトランジスタ
Ｑ６を、出力される中間電圧ＶM に従ってバイアス回路
を制御するようにした点にあり、パワーアップ時の動作
速度と復元能力を改善している。その回路構成は、バイ
アス回路４１のトランジスタＱ５及びトランジスタＱ６
の各ゲートを、中間電圧ＶM を出力するノードｎ４に接
続したものとなっている。それ以外の部分は図４に示し
たバイアス回路４０と同様の構成である。
【００１０】この図５に示す中間電圧発生回路の動作特
性を、電圧−電流特性図を示した図３を参照して説明す
る。半導体チップがパワーアップされて電源電圧Ｖｃｃ
が立上がり、ノードｎ１の電圧がトランジスタＱ３のし
きい電圧ＶT レベル以上になると、トランジスタＱ３が
ＯＮして中間電圧出力ノードｎ４の電圧が上昇する（図
３に示すＶｃｃ１）。電源電圧Ｖｃｃが更に増加してＶ
ｃｃ２になり、そのときノードｎ１とノードｎ２との間
の電圧差がトランジスタＱ１及びトランジスタＱ２の各
しきい電圧の和ＶTQ1 ＋ＶTQ2 より小さければ、バイア
ス回路４１はセットアップされない状態にある。そし
て、中間電圧出力ノードｎ４の電圧がトランジスタＱ６
のしきい電圧ＶT レベル以上になると、トランジスタＱ
６がＯＮしてノードｎ２が接地電圧Ｖｓｓとなり、トラ
ンジスタＱ４がＯＮする。すなわち、トランジスタＱ３
及びトランジスタＱ４が同時に導通となり、電源電圧Ｖ
ｃｃから接地電圧Ｖｓｓへ直流電流が発生する。この直
流電流が図３中のＶｃｃ２から現れる点線で示されてい
る。この場合、ノードｎ１の電圧は電源電圧Ｖｃｃであ
り、ノードｎ２の電圧は接地電圧Ｖｓｓである。
性を、電圧−電流特性図を示した図３を参照して説明す
る。半導体チップがパワーアップされて電源電圧Ｖｃｃ
が立上がり、ノードｎ１の電圧がトランジスタＱ３のし
きい電圧ＶT レベル以上になると、トランジスタＱ３が
ＯＮして中間電圧出力ノードｎ４の電圧が上昇する（図
３に示すＶｃｃ１）。電源電圧Ｖｃｃが更に増加してＶ
ｃｃ２になり、そのときノードｎ１とノードｎ２との間
の電圧差がトランジスタＱ１及びトランジスタＱ２の各
しきい電圧の和ＶTQ1 ＋ＶTQ2 より小さければ、バイア
ス回路４１はセットアップされない状態にある。そし
て、中間電圧出力ノードｎ４の電圧がトランジスタＱ６
のしきい電圧ＶT レベル以上になると、トランジスタＱ
６がＯＮしてノードｎ２が接地電圧Ｖｓｓとなり、トラ
ンジスタＱ４がＯＮする。すなわち、トランジスタＱ３
及びトランジスタＱ４が同時に導通となり、電源電圧Ｖ
ｃｃから接地電圧Ｖｓｓへ直流電流が発生する。この直
流電流が図３中のＶｃｃ２から現れる点線で示されてい
る。この場合、ノードｎ１の電圧は電源電圧Ｖｃｃであ
り、ノードｎ２の電圧は接地電圧Ｖｓｓである。
【００１１】電源電圧Ｖｃｃが更に増加して、バイアス
回路４１でダイオード機能を行うトランジスタＱ１とト
ランジスタＱ２とをＯＮさせ得る電圧になると、トラン
ジスタＱ５、Ｑ１、Ｑ２、Ｑ６がすべて導通し、ノード
ｎ２は接地電圧Ｖｓｓではなく、トランジスタＱ５、Ｑ
１、Ｑ２、Ｑ６のチャネル抵抗によって決定されるＤＣ
レベルを有することになる。さらに、ノードｎ１も電源
電圧Ｖｃｃレベルではなく、所定のＤＣレベルを有す
る。この状態は、トランジスタＱ４のゲート−ソース間
電圧ＶGS及びトランジスタＱ３のゲート−ソース間電圧
ＶGSを減少させ、トランジスタＱ３及びトランジスタＱ
４を介して流れる電流を減少させる。代わりにバイアス
回路４１を介して電流が流れるが、全体的な電流は減少
する。この現象は、図３に示したように、Ｖｃｃ３〜Ｖ
ｃｃ４の間に現れる。
回路４１でダイオード機能を行うトランジスタＱ１とト
ランジスタＱ２とをＯＮさせ得る電圧になると、トラン
ジスタＱ５、Ｑ１、Ｑ２、Ｑ６がすべて導通し、ノード
ｎ２は接地電圧Ｖｓｓではなく、トランジスタＱ５、Ｑ
１、Ｑ２、Ｑ６のチャネル抵抗によって決定されるＤＣ
レベルを有することになる。さらに、ノードｎ１も電源
電圧Ｖｃｃレベルではなく、所定のＤＣレベルを有す
る。この状態は、トランジスタＱ４のゲート−ソース間
電圧ＶGS及びトランジスタＱ３のゲート−ソース間電圧
ＶGSを減少させ、トランジスタＱ３及びトランジスタＱ
４を介して流れる電流を減少させる。代わりにバイアス
回路４１を介して電流が流れるが、全体的な電流は減少
する。この現象は、図３に示したように、Ｖｃｃ３〜Ｖ
ｃｃ４の間に現れる。
【００１２】その後、電源電圧Ｖｃｃが更に増加してバ
イアス回路４１が完全にセットアップされると、ノード
ｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 レベル、ノードｎ２
の電圧は１／２Ｖｃｃ−ＶTQ2 レベルを有することによ
り、トランジスタＱ３とトランジスタＱ４とがわずかな
導通状態となる。これらトランジスタＱ３及びＱ４を介
して流れる電流は格段に減少し、そしてバイアス回路４
１を介して直流電流が流れるようになる。これは、図３
中のＶｃｃ４以後の電流成分になる。
イアス回路４１が完全にセットアップされると、ノード
ｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 レベル、ノードｎ２
の電圧は１／２Ｖｃｃ−ＶTQ2 レベルを有することによ
り、トランジスタＱ３とトランジスタＱ４とがわずかな
導通状態となる。これらトランジスタＱ３及びＱ４を介
して流れる電流は格段に減少し、そしてバイアス回路４
１を介して直流電流が流れるようになる。これは、図３
中のＶｃｃ４以後の電流成分になる。
【００１３】このような図５に示した中間電圧発生回路
においては次のような問題を有している。半導体集積回
路で一般に使用されるかなり低い電源電圧に対して、バ
イアス回路がセットアップされる前において駆動回路に
過度な直流電流（図３中のＶｃｃ２〜Ｖｃｃ４）が流れ
るために、消費電力が大きくなり不具合の生じる可能性
がある。加えて、メモリ装置に対して低電源電圧での動
作が要求されるにもかかわらず、図３に示す点線に現れ
ているように、低い電源電圧における消費電流の方が高
い電源電圧における消費電流よりかえって大きくなると
いう好ましくない面をもっている。また、半導体集積回
路においてはＥＳＤ（electrostatic discharge）保護
という問題があるが、図５に示した構成では、トランジ
スタＱ３及びトランジスタＱ４の各ドレイン端子に電源
である電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが直接加えら
れるので、ＥＳＤ保護についての対策上、あまり好まし
くない。
においては次のような問題を有している。半導体集積回
路で一般に使用されるかなり低い電源電圧に対して、バ
イアス回路がセットアップされる前において駆動回路に
過度な直流電流（図３中のＶｃｃ２〜Ｖｃｃ４）が流れ
るために、消費電力が大きくなり不具合の生じる可能性
がある。加えて、メモリ装置に対して低電源電圧での動
作が要求されるにもかかわらず、図３に示す点線に現れ
ているように、低い電源電圧における消費電流の方が高
い電源電圧における消費電流よりかえって大きくなると
いう好ましくない面をもっている。また、半導体集積回
路においてはＥＳＤ（electrostatic discharge）保護
という問題があるが、図５に示した構成では、トランジ
スタＱ３及びトランジスタＱ４の各ドレイン端子に電源
である電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが直接加えら
れるので、ＥＳＤ保護についての対策上、あまり好まし
くない。
【００１４】
【発明が解決しようとする課題】したがって本発明の目
的は、低電源電圧でも安定で信頼性の高い動作を遂行で
きる中間電圧発生回路を提供することにある。また、本
発明の他の目的は、低電源電圧においてバイアス回路が
セットアップされる前に駆動回路に流れる過度な直流電
流を抑制することができ、電力消費をより少なくし得る
中間電圧発生回路を提供することにある。さらに、本発
明のまた他の目的は、ＥＳＤ保護に優れた中間電圧発生
回路を提供することにある。加えて、本発明のさらに他
の目的は、ＥＳＤ保護に優れると共に、低電源電圧にお
ける直流電流の発生を最大限に抑制できる中間電圧発生
回路を提供することにある。
的は、低電源電圧でも安定で信頼性の高い動作を遂行で
きる中間電圧発生回路を提供することにある。また、本
発明の他の目的は、低電源電圧においてバイアス回路が
セットアップされる前に駆動回路に流れる過度な直流電
流を抑制することができ、電力消費をより少なくし得る
中間電圧発生回路を提供することにある。さらに、本発
明のまた他の目的は、ＥＳＤ保護に優れた中間電圧発生
回路を提供することにある。加えて、本発明のさらに他
の目的は、ＥＳＤ保護に優れると共に、低電源電圧にお
ける直流電流の発生を最大限に抑制できる中間電圧発生
回路を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１基準電圧及び第２基準電圧を発
生するバイアス回路を有した中間電圧発生回路につい
て、駆動回路を、ソースに電源電圧を受け、ゲートが中
間電圧出力ノードに接続された第１のＰＭＯＳトランジ
スタと、ソースに接地電圧を受けると共に、ゲートが中
間電圧出力ノードに接続される第１のＮＭＯＳトランジ
スタと、ゲートに第１基準電圧を受け、ドレインが第１
のＰＭＯＳトランジスタのドレインに接続されると共
に、ソースが中間電圧出力ノードに接続された第２のＮ
ＭＯＳトランジスタと、ゲートに第２基準電圧を受け、
ドレインが第１のＮＭＯＳトランジスタのドレインに接
続されると共に、ソースが中間電圧出力ノードに接続さ
れた第２のＰＭＯＳトランジスタと、から構成すること
を１つの特徴としている。
るために本発明は、第１基準電圧及び第２基準電圧を発
生するバイアス回路を有した中間電圧発生回路につい
て、駆動回路を、ソースに電源電圧を受け、ゲートが中
間電圧出力ノードに接続された第１のＰＭＯＳトランジ
スタと、ソースに接地電圧を受けると共に、ゲートが中
間電圧出力ノードに接続される第１のＮＭＯＳトランジ
スタと、ゲートに第１基準電圧を受け、ドレインが第１
のＰＭＯＳトランジスタのドレインに接続されると共
に、ソースが中間電圧出力ノードに接続された第２のＮ
ＭＯＳトランジスタと、ゲートに第２基準電圧を受け、
ドレインが第１のＮＭＯＳトランジスタのドレインに接
続されると共に、ソースが中間電圧出力ノードに接続さ
れた第２のＰＭＯＳトランジスタと、から構成すること
を１つの特徴としている。
【００１６】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の共通する部分には
同じ符号を使用するものとする。
参照して詳細に説明する。尚、図中の共通する部分には
同じ符号を使用するものとする。
【００１７】図１は、本発明による中間電圧発生回路の
一実施例を示す回路図である。この図１に示す中間電圧
発生回路は、電源電圧Ｖｃｃに対応して第１及び第２基
準電圧を発生する図４に示したものと同様のバイアス回
路４０と、中間電圧ＶM を発生する駆動回路５２とから
構成される。
一実施例を示す回路図である。この図１に示す中間電圧
発生回路は、電源電圧Ｖｃｃに対応して第１及び第２基
準電圧を発生する図４に示したものと同様のバイアス回
路４０と、中間電圧ＶM を発生する駆動回路５２とから
構成される。
【００１８】駆動回路５２は、電源電圧Ｖｃｃと接地電
圧Ｖｓｓとの間に、ＰＭＯＳトランジスタＱ７、ＮＭＯ
ＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、及び
ＮＭＯＳトランジスタＱ８を直列接続した構成とされて
いる。トランジスタＱ７のソースは電源電圧Ｖｃｃを受
けるよう接続され、そのゲートは中間電圧ＶM を出力す
るノードｎ４に接続される。また、トランジスタＱ３の
ゲートはバイアス回路４０のノードｎ１に接続され、そ
のドレインはトランジスタＱ７のドレインと接続され
る。トランジスタＱ４のゲートはバイアス回路４０のノ
ードｎ２に接続される。そして、トランジスタＱ８のゲ
ートはノードｎ４に接続され、またそのドレインはトラ
ンジスタＱ４のドレインと接続され、ソースは接地電圧
Ｖｓｓとされる。尚、Ｐ形が本実施例における第１導電
形で、Ｎ形が本実施例における第２導電形である。
圧Ｖｓｓとの間に、ＰＭＯＳトランジスタＱ７、ＮＭＯ
ＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、及び
ＮＭＯＳトランジスタＱ８を直列接続した構成とされて
いる。トランジスタＱ７のソースは電源電圧Ｖｃｃを受
けるよう接続され、そのゲートは中間電圧ＶM を出力す
るノードｎ４に接続される。また、トランジスタＱ３の
ゲートはバイアス回路４０のノードｎ１に接続され、そ
のドレインはトランジスタＱ７のドレインと接続され
る。トランジスタＱ４のゲートはバイアス回路４０のノ
ードｎ２に接続される。そして、トランジスタＱ８のゲ
ートはノードｎ４に接続され、またそのドレインはトラ
ンジスタＱ４のドレインと接続され、ソースは接地電圧
Ｖｓｓとされる。尚、Ｐ形が本実施例における第１導電
形で、Ｎ形が本実施例における第２導電形である。
【００１９】この例の動作について図３を参照して説明
する。トランジスタＱ５が導通しているので、電源電圧
Ｖｃｃが増加してトランジスタＱ３のしきい電圧ＶT レ
ベル以上になると、中間電圧出力ノードｎ４のレベルが
上昇する。そして、中間電圧出力ノードｎ４がトランジ
スタＱ８をＯＮさせるレベルになると、トランジスタＱ
７、Ｑ３、Ｑ４、Ｑ８を通じて電源電圧Ｖｃｃから接地
電圧Ｖｓｓへ直流電流が流れるようになる。
する。トランジスタＱ５が導通しているので、電源電圧
Ｖｃｃが増加してトランジスタＱ３のしきい電圧ＶT レ
ベル以上になると、中間電圧出力ノードｎ４のレベルが
上昇する。そして、中間電圧出力ノードｎ４がトランジ
スタＱ８をＯＮさせるレベルになると、トランジスタＱ
７、Ｑ３、Ｑ４、Ｑ８を通じて電源電圧Ｖｃｃから接地
電圧Ｖｓｓへ直流電流が流れるようになる。
【００２０】このとき、バイアス回路４０がセットアッ
プされない状態であっても、電源電圧Ｖｃｃと接地電圧
Ｖｓｓとの間に中間電圧ＶM により制御されるトランジ
スタＱ７、Ｑ８が設けられているので、直流電流（Ｄ
Ｃ）の量は、図５に示した回路における直流電流の量よ
り格段に減少する。これは、図３の電圧−電流グラフの
中で実線で示されている。その後、バイアス回路４０が
セットアップされると、図５に示した回路と同様に、駆
動回路５２における直流電流は急激に減少し、バイアス
回路４０を通じて直流電流が流れるようになる。
プされない状態であっても、電源電圧Ｖｃｃと接地電圧
Ｖｓｓとの間に中間電圧ＶM により制御されるトランジ
スタＱ７、Ｑ８が設けられているので、直流電流（Ｄ
Ｃ）の量は、図５に示した回路における直流電流の量よ
り格段に減少する。これは、図３の電圧−電流グラフの
中で実線で示されている。その後、バイアス回路４０が
セットアップされると、図５に示した回路と同様に、駆
動回路５２における直流電流は急激に減少し、バイアス
回路４０を通じて直流電流が流れるようになる。
【００２１】したがって、従来技術による中間電圧発生
回路で発生していた過電流を防止することができ、さら
に、この例の中間電圧発生回路の駆動回路５２には、ト
ランジスタＱ３及びトランジスタＱ４の各ソースの電源
接続部に対してトランジスタＱ７及びトランジスタＱ８
が設けられているため、ＥＳＤ保護についてより優れた
ものとなっている。
回路で発生していた過電流を防止することができ、さら
に、この例の中間電圧発生回路の駆動回路５２には、ト
ランジスタＱ３及びトランジスタＱ４の各ソースの電源
接続部に対してトランジスタＱ７及びトランジスタＱ８
が設けられているため、ＥＳＤ保護についてより優れた
ものとなっている。
【００２２】図２は、図１の実施例において常に導通と
されているトランジスタＱ５及びトランジスタＱ６を中
間電圧ＶM によって制御するようにして、それにより中
間電圧ＶM の復元能力を向上させた例の回路図である。
この図２に示す中間電圧発生回路は、図５に示したもの
と同様のバイアス回路４１と、駆動回路５３とから構成
される。
されているトランジスタＱ５及びトランジスタＱ６を中
間電圧ＶM によって制御するようにして、それにより中
間電圧ＶM の復元能力を向上させた例の回路図である。
この図２に示す中間電圧発生回路は、図５に示したもの
と同様のバイアス回路４１と、駆動回路５３とから構成
される。
【００２３】この実施例の回路では、例えば、出力され
る中間電圧ＶM レベルが最初より低くなると、トランジ
スタＱ５及びトランジスタＱ７の制御電圧が増加してト
ランジスタＱ３のゲート電圧及びドレイン電圧を増加さ
せ、その結果、トランジスタＱ３を介して流れる電流量
が増加して中間電圧ＶM が所定のレベルに戻るようにな
っている。反対に、出力される中間電圧ＶM レベルが高
くなると、それに応じてトランジスタＱ６及びトランジ
スタＱ８が制御されることで、短時間で中間電圧ＶM が
元に戻るようになっている。
る中間電圧ＶM レベルが最初より低くなると、トランジ
スタＱ５及びトランジスタＱ７の制御電圧が増加してト
ランジスタＱ３のゲート電圧及びドレイン電圧を増加さ
せ、その結果、トランジスタＱ３を介して流れる電流量
が増加して中間電圧ＶM が所定のレベルに戻るようにな
っている。反対に、出力される中間電圧ＶM レベルが高
くなると、それに応じてトランジスタＱ６及びトランジ
スタＱ８が制御されることで、短時間で中間電圧ＶM が
元に戻るようになっている。
【００２４】ここで先の図３を参照して、本発明による
中間電圧発生回路と従来の中間電圧発生回路とを対比さ
せて電圧−電流関係を説明する。図中の一点鎖線は電源
電圧Ｖｃｃの大きさに対して出力される中間電圧ＶM を
示し、右側の縦軸（ｙ軸）に対応している。また、実線
は電源電圧Ｖｃｃに対して本発明による中間電圧発生回
路で流れる電流Ｉの大きさを、点線は電源電圧Ｖｃｃに
対して従来技術による中間電圧発生回路で流れる電流Ｉ
をそれぞれ示し、左側の縦軸（ｙ軸）に対応している。
このグラフから分かるように、出力される中間電圧ＶM
は同じであるのに対し、低電源電圧において本発明の中
間電圧発生回路での電流量は従来の中間電圧発生回路で
の電流量より少なくなる。したがって、本発明によれ
ば、低電源電圧における電力消耗を減少させることがで
きる。
中間電圧発生回路と従来の中間電圧発生回路とを対比さ
せて電圧−電流関係を説明する。図中の一点鎖線は電源
電圧Ｖｃｃの大きさに対して出力される中間電圧ＶM を
示し、右側の縦軸（ｙ軸）に対応している。また、実線
は電源電圧Ｖｃｃに対して本発明による中間電圧発生回
路で流れる電流Ｉの大きさを、点線は電源電圧Ｖｃｃに
対して従来技術による中間電圧発生回路で流れる電流Ｉ
をそれぞれ示し、左側の縦軸（ｙ軸）に対応している。
このグラフから分かるように、出力される中間電圧ＶM
は同じであるのに対し、低電源電圧において本発明の中
間電圧発生回路での電流量は従来の中間電圧発生回路で
の電流量より少なくなる。したがって、本発明によれ
ば、低電源電圧における電力消耗を減少させることがで
きる。
【００２５】以上の実施例では、ＰＭＯＳトランジスタ
Ｑ７とＮＭＯＳトランジスタＱ８とを、駆動回路の電源
電圧と接地電圧とに対しそれぞれ直接的に接続する例を
示したが、本発明はこれに限られるものではない。例え
ば、駆動回路のＮＭＯＳトランジスタＱ３よりも中間電
圧出力ノード側にＰＭＯＳトランジスタＱ７を設けた
り、あるいは、ＰＭＯＳトランジスタＱ４よりも中間電
圧出力ノード側にＮＭＯＳトランジスタＱ８を設けたり
するようにしても、バイアス回路のセットアップ前にお
ける駆動回路の過電流発生を制御できる。
Ｑ７とＮＭＯＳトランジスタＱ８とを、駆動回路の電源
電圧と接地電圧とに対しそれぞれ直接的に接続する例を
示したが、本発明はこれに限られるものではない。例え
ば、駆動回路のＮＭＯＳトランジスタＱ３よりも中間電
圧出力ノード側にＰＭＯＳトランジスタＱ７を設けた
り、あるいは、ＰＭＯＳトランジスタＱ４よりも中間電
圧出力ノード側にＮＭＯＳトランジスタＱ８を設けたり
するようにしても、バイアス回路のセットアップ前にお
ける駆動回路の過電流発生を制御できる。
【００２６】
【発明の効果】以上述べてきたように本発明による中間
電圧発生回路は、低電源電圧においてバイアス回路セッ
トアップ前に駆動回路で発生する過電流を抑制でき、低
電源電圧での動作特性及び信頼性により優れている。ま
た、本発明によれば、半導体集積回路におけるＥＳＤ保
護の点でもより優れた中間電圧発生回路を提供できるよ
うになる。
電圧発生回路は、低電源電圧においてバイアス回路セッ
トアップ前に駆動回路で発生する過電流を抑制でき、低
電源電圧での動作特性及び信頼性により優れている。ま
た、本発明によれば、半導体集積回路におけるＥＳＤ保
護の点でもより優れた中間電圧発生回路を提供できるよ
うになる。
【図１】本発明による中間電圧発生回路の一実施例を示
す回路図。
す回路図。
【図２】本発明による中間電圧発生回路の他の実施例を
示す回路図。
示す回路図。
【図３】本発明による中間電圧発生回路及び従来の中間
電圧発生回路における電圧−電流特性を示すグラフ。
電圧発生回路における電圧−電流特性を示すグラフ。
【図４】中間電圧発生回路の従来例を示す回路図。
【図５】中間電圧発生回路の他の従来例を示す回路図。
４０、４１ バイアス回路 ５２、５３ 駆動回路 Ｑ１、Ｑ３、Ｑ６、Ｑ８ ＮＭＯＳトランジスタ Ｑ２、Ｑ４、Ｑ５、Ｑ７ ＰＭＯＳトランジスタ ｎ４ 中間電圧出力ノード ＶM 中間電圧 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 Ｈ０１Ｌ 27/04 Ｂ 8832−4Ｍ
Claims (5)
- 【請求項１】 バイアス回路により発生される第１基準
電圧及び第２基準電圧を用いて第１電源と第２電源との
間の電圧レベルをもつ中間電圧を駆動回路から発生する
ようになった半導体集積回路の中間電圧発生回路におい
て、 駆動回路が、第１電源をチャネルの一端に受けると共
に、出力される中間電圧をゲートに受ける第１導電形の
第１ＭＯＳトランジスタと、第２電源をチャネルの一端
に受けると共に、出力される中間電圧をゲートに受ける
第２導電形の第２ＭＯＳトランジスタと、第１基準電圧
をゲートに受け、チャネルの一端が第１ＭＯＳトランジ
スタのチャネルの他端に接続された第２導電形の第３Ｍ
ＯＳトランジスタと、第２基準電圧をゲートに受け、チ
ャネルの一端が第２ＭＯＳトランジスタのチャネルの他
端に接続されると共に、チャネルの他端が第３ＭＯＳト
ランジスタのチャネルの他端に接続された第１導電形の
第４ＭＯＳトランジスタと、を備え、第３ＭＯＳトラン
ジスタと第４ＭＯＳトランジスタの接続部から中間電圧
を発生するようになっていることを特徴とする中間電圧
発生回路。 - 【請求項２】 バイアス回路が、第２電源をゲートに受
けると共に、第１電源をチャネルの一端に受ける第１導
電形の第５ＭＯＳトランジスタと、第１電源をゲートに
受けると共に、第２電源をチャネルの一端に受ける第２
導電形の第６ＭＯＳトランジスタと、チャネルの一端及
びゲートが第５ＭＯＳトランジスタのチャネルの他端に
接続された第２導電形の第７ＭＯＳトランジスタと、チ
ャネルの一端及びゲートが第６ＭＯＳトランジスタのチ
ャネルの他端に接続されると共に、チャネルの他端が第
７ＭＯＳトランジスタのチャネルの他端に接続された第
１導電形の第８ＭＯＳトランジスタと、からなり、第５
ＭＯＳトランジスタと第７ＭＯＳトランジスタの接続部
から第１基準電圧を発生し、第６ＭＯＳトランジスタと
第８ＭＯＳトランジスタの接続部から第２基準電圧を発
生するようになっている請求項１記載の中間電圧発生回
路。 - 【請求項３】 バイアス回路が、中間電圧をゲートに受
けると共に、第１電源をチャネルの一端に受ける第１導
電形の第５ＭＯＳトランジスタと、中間電圧をゲートに
受けると共に、第２電源をチャネルの一端に受ける第２
導電形の第６ＭＯＳトランジスタと、チャネルの一端及
びゲートが第５ＭＯＳトランジスタのチャネルの他端に
接続された第２導電形の第７ＭＯＳトランジスタと、チ
ャネルの一端及びゲートが第６ＭＯＳトランジスタのチ
ャネルの他端に接続されると共に、チャネルの他端が第
７ＭＯＳトランジスタのチャネルの他端に接続された第
１導電形の第８ＭＯＳトランジスタと、からなり、第５
ＭＯＳトランジスタと第７ＭＯＳトランジスタの接続部
から第１基準電圧を発生し、第６ＭＯＳトランジスタと
第８ＭＯＳトランジスタの接続部から第２基準電圧を発
生するようになっている請求項１記載の中間電圧発生回
路。 - 【請求項４】 バイアス回路により発生される第１基準
電圧及び第２基準電圧を用いて第１電源と第２電源との
間の電圧レベルをもつ中間電圧を駆動回路から発生する
ようになった半導体集積回路の中間電圧発生回路におい
て、 駆動回路が、第１電源をチャネルの一端に受けると共に
第１基準電圧をゲートに受ける第２導電形の第１ＭＯＳ
トランジスタと、第２電源をチャネルの一端に受けると
共に第２基準電圧をゲートに受ける第１導電形の第２Ｍ
ＯＳトランジスタと、中間電圧をゲートに受け、チャネ
ルの一端が第１ＭＯＳトランジスタのチャネルの他端に
接続された第１導電形の第３ＭＯＳトランジスタと、中
間電圧をゲートに受け、チャネルの一端が第２ＭＯＳト
ランジスタの他端に接続されると共に、チャネルの他端
が第３ＭＯＳトランジスタのチャネルの他端に接続され
た第２導電形の第４ＭＯＳトランジスタと、を備え、第
３ＭＯＳトランジスタと第４ＭＯＳトランジスタの接続
部から中間電圧を発生するようになっていることを特徴
とする中間電圧発生回路。 - 【請求項５】 バイアス回路により第１基準電圧及び第
２基準電圧を発生し、中間電圧出力ノードより電源電圧
側に設けられて第１基準電圧をゲートに受けるＮＭＯＳ
トランジスタと、中間電圧出力ノードより接地電圧側に
設けられて第２基準電圧をゲートに受けるＰＭＯＳトラ
ンジスタとを用いた駆動回路により電源電圧と接地電圧
との間の電圧レベルをもつ中間電圧を発生するようにな
った半導体集積回路の中間電圧発生回路において、 駆動回路の中間電圧出力ノードより電源電圧側に中間電
圧をゲートに受けるＰＭＯＳトランジスタ、及び、駆動
回路の中間電圧出力ノードより接地電圧側に中間電圧を
ゲートに受けるＮＭＯＳトランジスタをそれぞれ設けた
ことを特徴とする中間電圧発生回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P6412 | 1993-04-16 | ||
| KR1019930006412A KR960003219B1 (ko) | 1993-04-16 | 1993-04-16 | 반도체 집적회로의 중간전위 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06325569A true JPH06325569A (ja) | 1994-11-25 |
| JP3875285B2 JP3875285B2 (ja) | 2007-01-31 |
Family
ID=19354046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07825894A Expired - Fee Related JP3875285B2 (ja) | 1993-04-16 | 1994-04-18 | 半導体集積回路の中間電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5592119A (ja) |
| JP (1) | JP3875285B2 (ja) |
| KR (1) | KR960003219B1 (ja) |
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|---|---|---|---|---|
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| US5990754A (en) * | 1997-06-20 | 1999-11-23 | Citizen Watch Co., Ltd. | Phase and base potential converter and temperature-compensated crystal oscillator having the same |
| JP3022815B2 (ja) * | 1997-07-24 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 中間電位生成回路 |
| JPH1153891A (ja) * | 1997-08-05 | 1999-02-26 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US6242972B1 (en) * | 1999-10-27 | 2001-06-05 | Silicon Storage Technology, Inc. | Clamp circuit using PMOS-transistors with a weak temperature dependency |
| JP3960848B2 (ja) * | 2002-04-17 | 2007-08-15 | 株式会社ルネサステクノロジ | 電位発生回路 |
| KR100464435B1 (ko) * | 2002-11-08 | 2004-12-31 | 삼성전자주식회사 | 저 전력의 하프 전압 발생 장치 |
| WO2008001255A1 (en) * | 2006-06-26 | 2008-01-03 | Nxp B.V. | A constant voltage generating device |
| KR20110128858A (ko) * | 2009-02-12 | 2011-11-30 | 모사이드 테크놀로지스 인코퍼레이티드 | 온-다이 터미네이션을 위한 터미네이션 회로 |
| DE102017219551A1 (de) * | 2017-11-03 | 2019-05-09 | Continental Teves Ag & Co. Ohg | Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
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1993
- 1993-04-16 KR KR1019930006412A patent/KR960003219B1/ko not_active Expired - Fee Related
-
1994
- 1994-04-07 US US08/224,019 patent/US5592119A/en not_active Expired - Lifetime
- 1994-04-18 JP JP07825894A patent/JP3875285B2/ja not_active Expired - Fee Related
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|---|---|
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