JP3586985B2

JP3586985B2 - 半導体装置の出力回路

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Publication number: JP3586985B2
Application number: JP22340296A
Authority: JP
Inventors: 藤原　　淳; 俊郎山田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-08-26
Filing date: 1996-08-26
Publication date: 2004-11-10
Anticipated expiration: 2016-08-26
Also published as: JPH1064265A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の出力回路に関するもので、特に入出力用の外部端子と接続される、ＤＲＡＭ等の半導体装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等の半導体メモリーで用いる出力回路の最終段としては、ＮＭＯＳ型のデータ出力バッファを使用する場合と、ＣＭＯＳ型のデータ出力バッファを使用する場合とがあった。
【０００３】
まず、従来のＮＭＯＳ型データ出力バッファについて説明する。図３に従来のＮＭＯＳ型データ出力バッファの例を示す。ＤＲＡＭ等のＮＭＯＳ型データ出力バッファとしては電源Ｖ_ＤＤ（例えば３．３Ｖ）とＤＱ端子との間に接続されたＮチャネルＭＯＳトランジスタ１０２と、ＤＱ端子と接地Ｖ_ＳＳ（０Ｖ）との間に接続されたＮチャネルＭＯＳトランジスタ１０３とからなるトライステート出力回路が通常用いられる。”Ｈ”データ出力の場合にはＮチャネルＭＯＳトランジスタ１０２がオンし、ＮチャネルＭＯＳトランジスタ１０３がカットオフする。”Ｌ”データ出力の場合にはＮチャネルＭＯＳトランジスタ１０３がオンし、ＮチャネルＭＯＳトランジスタ１０２がカットオフする。データを出力しない場合にはＮチャネルＭＯＳトランジスタ１０２もＮチャネルＭＯＳトランジスタ１０３も共にカットオフし、ＤＱ端子に対してデータ出力バッファがハイインピーダンス状態になる。
【０００４】
ところで、ＮＭＯＳ型データ出力バッファにおいて、ＮチャネルＭＯＳトランジスタ１０２のゲート電極に接続された制御線の論理振幅がＶ_ＤＤであるとすると、外部端子に現れる電位はＶ_ＤＤよりも、ＮチャネルＭＯＳトランジスタ１０２のしきい値電圧Ｖ_ｔｈだけ低い、Ｖ_ＤＤ−Ｖ_ｔｈになってしまう。そのため、出力バッファ回路内に電位変換回路１０４を設けて、ＮチャネルＭＯＳトランジスタ１０２のゲート電圧をＶ_ＤＤ＋Ｖ_ｔｈ以上の高電圧に昇圧することにより、出力データが”Ｈ”の時、外部端子の電位がＶ_ＤＤになるようにしている。
【０００５】
次に、従来のＣＭＯＳ型出力バッファについて説明する。図４に従来のＣＭＯＳ型データ出力バッファの例を示す。ＣＭＯＳ型データ出力バッファでは、電源Ｖ_ＤＤ（例えば３．３Ｖ）とＤＱ端子との間に接続されたＰチャネルＭＯＳトランジスタ１と、ＤＱ端子と接地Ｖ_ＳＳ（０Ｖ）との間に接続されたＮチャネルＭＯＳトランジスタ３とを有するトライステート出力回路が採用される。”Ｈ”データ出力時にはＰチャネルＭＯＳトランジスタ１がオンし、ＮチャネルＭＯＳトランジスタ３がカットオフする。”Ｌ”データ出力時にはＮチャネルＭＯＳトランジスタ３がオンし、ＰチャネルＭＯＳトランジスタ１がカットオフする。非出力動作時には両出力トランジスタがカットオフするように、ＰチャネルＭＯＳトランジスタ１のゲート電極に”Ｈ”レベルの電圧、すなわち電源電圧Ｖ_ＤＤが、ＮチャネルＭＯＳトランジスタ３のゲート電極に”Ｌ”レベルの電圧、すなわち０Ｖが各々供給される。データ非出力時には両出力トランジスタがいずれもカットオフする結果、ＤＱ端子に対してデータ出力バッファがハイインピーダンス状態になる。
【０００６】
ＣＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時、ＰチャネルＭＯＳトランジスタ１のゲート電圧を０Ｖにすれば、そのドレイン電圧がＶ_ＤＤになる。したがってそのドレイン電極を直接ＤＱ端子に接続すれば、ＮＭＯＳ型データ出力バッファのような電位変換回路を用いなくてもＤＱ端子の電位がＶ_ＤＤまで上がるようになる。
【０００７】
しかし、そのようにＰチャネルＭＯＳトランジスタ１のドレイン電極を直接ＤＱ端子に接続すると、データ出力バッファがハイインピーダンス状態のとき、すなわち、ＰチャネルＭＯＳトランジスタ１のゲート電極に”Ｈ”レベルの電位Ｖ_ＤＤが、ＮチャネルＭＯＳトランジスタ３のゲート電極に”Ｌ”レベルの電位０Ｖが供給されているとき、外部端子ＤＱから電源電圧Ｖ_ＤＤを上回る正の電圧が印加されると、種々の不具合が引き起こされる。ＰチャネルＭＯＳトランジスタ１はＰ型シリコン基板中のＮウェル領域内に形成され、そのソースおよびドレインはＮウェル領域内のＰ型拡散領域である。したがって、高いドレイン電圧に起因してＰ型拡散領域とＮ型ウェル領域との間のＰＮ接合に順方向の大電流が流れ、ラッチアップ等を引き起こすことになる。
【０００８】
そのため、ＰチャネルＭＯＳトランジスタ１とＤＱ端子との間にさらに出力制御トランジスタ２（ＮチャネルＭＯＳトランジスタ）を直列に設け、非出力時、すなわちデータ出力バッファがハイインピーダンス状態のときには、出力制御トランジスタ２のゲート電圧を０Ｖにし、データ出力時には、ＰチャネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジスタ３のいずれか一方がオンする直前に出力制御トランジスタ２のゲート電圧をＶ_ＤＤ＋Ｖ_ｔｈ以上に昇圧する方式が提案されている（特開平５−３６２７８号）。
【０００９】
【発明が解決しようとする課題】
上述したように、従来のＮＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時、外部端子の電位をＶ_ＤＤにするため、電源側のＮチャネルＭＯＳトランジスタのゲート電位を電位変換回路を用いてＶ_ＤＤ＋Ｖ_ｔｈ以上に昇圧する必要があり、そのために要する時間がデータの出力を遅延させる。
【００１０】
また、このＮチャネルＭＯＳトランジスタのみによって”Ｈ”データを出力するため、これをある程度大きなトランジスタとしなければならないが、この大きなトランジスタのゲート電極を０ＶとＶ_ＤＤ＋Ｖ_ｔｈ以上の電位との間で充放電させる必要があるため、消費電流が大きくなる。特にオンチップの昇圧電源を用いる半導体装置では、昇圧電源の供給しなければならない電流が大きくなり、その結果、昇圧電源の占める面積の増大、ひいてはチップ全体の面積の増大を招くことにもなる。電源側のＮチャネルＭＯＳトランジスタの大きさを小さくすれば消費電流の増大を抑えることができるが、これは、出力データがハイインピーダンスから”Ｈ”へ、あるいは”Ｌ”から”Ｈ”へ遷移する速度を低下させることになる。
【００１１】
一方、電源側のＰチャネルＭＯＳトランジスタと外部端子との間にＮチャネルの出力制御トランジスタを直列に接続したＣＭＯＳ型データ出力バッファでは、”Ｈ”データ出力時よりも前に出力制御トランジスタのゲートが昇圧されるので、昇圧に要する時間によるデータ出力の遅延はないが、ハイインピーダンス状態からデータ出力状態に変化する際には出力制御トランジスタのゲートを昇圧しなければならないので、ハイインピーダンス状態とデータ出力状態を交互に頻繁に繰り返すような動作、例えばＤＲＡＭのファーストページモードのような動作では、ＮＭＯＳ型データ出力バッファの場合と同様に、昇圧電源の供給すべき電流が増大するという問題を生じる。
【００１２】
本発明の目的は、回路を構成する素子の異常動作を防ぎつつ、データ出力の高速化、低消費電力化を図った半導体装置の出力回路を提供することである。
【００１３】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体装置の出力回路は、電源と外部端子との間の電流経路において、外部端子に第１のＮチャネルＭＯＳトランジスタを接続し、第１のＮチャネルＭＯＳトランジスタと並列に第２のＮチャネルＭＯＳトランジスタを接続し、電位変換回路を用いて、データ出力時に第１のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧を上回る正の電圧を印加するとともに、第２のＮチャネルＭＯＳトランジスタのゲートに電源電圧を印加するようにしたものである。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の発明の半導体装置の出力回路は、電源と内部ノードとの間に接続されたＰチャネルＭＯＳトランジスタと、内部ノードと外部端子との間に並列に接続された第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタと、外部端子と接地との間に接続された第３のＮチャネルＭＯＳトランジスタと、電源電圧に等しい電圧を入力し、電源電圧よりも高く昇圧した電圧を出力する電位変換回路とを備え、データ出力時に、電位変換回路の出力を第１のＮチャネルＭＯＳトランジスタのゲートに供給し、電源電圧を第２のＮチャネルＭＯＳトランジスタのゲートに供給するようにしたものであり、”Ｈ”データ出力時、外部端子がＶDD−Ｖthに達するまでは第１および第２のＮチャネルＭＯＳトランジスタがともにオンした状態になり、外部端子の電位上昇に寄与するため、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１のＮチャネルＭＯＳトランジスタが小さくても高速にデータを”Ｈ”に遷移させることができる。その結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量が小さくなり、本発明の出力回路を搭載した半導体装置の消費電力を小さくすることができる。
【００１７】
本発明の請求項２に記載の発明の半導体装置の出力回路は、請求項１に記載の半導体装置の出力回路において、データ非出力時には、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがともにカットオフし、データ出力時には、ＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとのうちのいずれか一方がオンする前に、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがオンするようにしたものであり、データ非出力時、外部端子から電源電圧を上回る正の電圧が印加されても、ＰチャネルＭＯＳトランジスタのドレイン電極にこの電圧が印加されることはなく、ラッチアップ等の不具合を生じることがない。また、データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２のＮチャネルＭＯＳトランジスタがオンし、第１のＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、高速な半導体装置の出力回路が実現される。
【００１８】
本発明の請求項３に記載の発明の半導体装置の出力回路は、請求項１または２に記載の半導体装置の出力回路において、電位変換回路が内部昇圧電源を用いて電源電圧よりも高く昇圧した電圧を出力するようにしたものであり、昇圧電源の供給すべき電流が小さくて済み、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることができる。
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体装置の出力回路の構成を示す回路図である。図１において、１はＰチャネルＭＯＳトランジスタ、２は第１の出力制御ＮチャネルＭＯＳトランジスタ、１０は第２の出力制御ＮチャネルＭＯＳトランジスタ、３はＮチャネルＭＯＳトランジスタ、４は電位変換回路である。５は第１の入力端子で出力データ信号Ｄが、６は第２の入力端子で出力制御信号ＯＥがそれぞれ供給される。ＰチャネルＭＯＳトランジスタ１は電源Ｖ_ＤＤと内部ノードＮＤとの間に挿入され、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０は、内部ノードＮＤと外部端子７との間に並列に挿入されている。出力制御信号ＯＥは電位変換回路４の入力端子と第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲート電極に供給され、電位変換回路４の出力Ｖ_ｏｕｔが第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極に供給される。
【００２０】
なお、本実施の形態では、電位変換回路４は、外部から印加された電源Ｖ_ＤＤをもとに内部で発生された昇圧電源を用い、Ｖ_ＤＤレベルの入力信号を昇圧電源のレベルの出力信号にレベル変換する回路であるが、電位変換回路は他の構成であってもよい。例えば、昇圧コンデンサと遅延回路を用いて信号レベルを昇圧するような構成であってもよい。
【００２１】
図１に示した出力回路は、出力制御信号ＯＥが”Ｈ”レベルであるときに、出力データＤの論理レベルに応じたデータ信号ＤＱを外部端子７へ出力するものである。
【００２２】
まず、非出力動作時における図１の出力回路の動作について説明する。非出力動作時には、出力制御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥが”Ｌ”レベルの時、ＰチャネルＭＯＳトランジスタ１のゲート電極に供給される信号Ｓｈは”Ｈ”に、ＮチャネルＭＯＳトランジスタ３のゲート電極に供給される信号Ｓｌは”Ｌ”になる。また、第１の出力制御ＮチャネルＭＯＳトランジスタ２、および、第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲート電圧がともに”Ｌ”レベルとなる。したがって、ＰチャネルＭＯＳトランジスタ１、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０、ＮチャネルＭＯＳトランジスタ３は、いずれもカットオフする。この結果、外部端子７はハイインピーダンス状態となる。
【００２３】
この状態で、外部端子７に外部から電源電圧Ｖ_ＤＤを上回る正の電圧ＶＤＱが印加されても、第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０はカットオフしたままであるので、電源電圧Ｖ_ＤＤを上回る正の電圧ＶＤＱが印加されるのは第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０のドレイン電極にとどまり、ＰチャネルＭＯＳトランジスタ１のドレイン電極にはこの電圧は印加されない。ＮチャネルＭＯＳトランジスタのドレイン電極は、接地ないしは負の電圧にバイアスされたＰ型基板ないしはＰ型ウェル中のＮ型拡散領域で形成されるので、これに正の電圧が印加されてもＰＮ接合が順バイアスされることはなく、ラッチアップ等の不具合を生じることはない。
【００２４】
また、この状態で、外部端子７に外部から負の電圧−ＶＤＱが印加され、この印加電圧の絶対値ＶＤＱが第１および第２の出力制御ＮチャネルＭＯＳトランジスタ２、１０のしきい値電圧Ｖ_ｔｈを上回った場合、これらのＮチャネルＭＯＳトランジスタ２、１０はオンする。しかし、Ｐチャネルトランジスタ１はカットオフ状態を保持するので、これらのＮチャネルＭＯＳトランジスタ２、１０に電源Ｖ_ＤＤからドレイン電流が供給されることはない。そのため、ＮチャネルＭＯＳトランジスタ２、１０のターンオンに起因した基板電流は発生しない。したがって、ＤＲＡＭのメモリセルデータの破壊等の不具合を生じることもない。
【００２５】
次に、データ出力時の動作について説明する。データ出力時は出力制御信号ＯＥが”Ｈ”レベルになる。出力制御信号ＯＥが”Ｌ”から”Ｈ”に遷移すると、直ちに第２の出力制御ＮチャネルＭＯＳトランジスタ１０がオンする。同時に、電位変換回路４が動作し、昇圧された出力制御信号Ｖ_ｏｕｔが第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極に供給される。それから、”Ｈ”レベルあるいは”Ｌ”レベルに確定したデータが出力される。出力データ信号Ｄが”Ｈ”レベルになった場合には、信号ＳｈおよびＳｌがともに”Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１がオン、ＮチャネルＭＯＳトランジスタ３がカットオフする。その結果、電源と外部端子の間に挿入されたＰチャネルＭＯＳトランジスタ１と出力制御ＮチャネルＭＯＳトランジスタ２、１０が全て導通し、外部端子から”Ｈ”レベルのデータが出力される。出力データ信号Ｄが”Ｌ”レベルになった場合には、信号ＳｈおよびＳｌがともに”Ｈ”レベルとなり、ＰチャネルＭＯＳトランジスタ１がカットオフ、ＮチャネルＭＯＳトランジスタ３がオンする。その結果、接地と外部端子の間に挿入されたＮチャネルＭＯＳトランジスタ３が導通し、外部端子から”Ｌ”レベルのデータが出力される。データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２の出力制御ＮチャネルＭＯＳトランジスタがオンし、第１の出力制御ＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、高速な半導体装置の出力回路が実現できる。
【００２６】
データ出力時、第１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート電極にはＶ_ＤＤ＋Ｖ_ｔｈ以上に昇圧された出力制御信号Ｖ_ｏｕｔが印加されているので、”Ｈ”データ出力の場合、ＮチャネルＭＯＳトランジスタのゲートしきい値電圧による電圧ロスがなく、外部端子７は電源電圧Ｖ_ＤＤに等しい電位まで上昇する。外部端子７の電位が接地ないしは中間レベルから電源電圧Ｖ_ＤＤへと上昇する際、外部端子７の電位がＶ_ＤＤ−Ｖ_ｔｈに達するまでは、第１の出力制御ＮチャネルＭＯＳトランジスタ２のみでなく、第２の出力制御ＮチャネルＭＯＳトランジスタ１０も導通状態になり、外部端子７の電位の上昇に寄与する。したがって、第１の出力制御ＮチャネルＭＯＳトランジスタ２としては、それ程大きなトランジスタを用いなくても、十分高速にデータを”Ｈ”に遷移させることができる。本実施の形態では、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１の出力制御ＮチャネルＭＯＳトランジスタ２が小さく、したがって、昇圧電源の負荷が小さく、供給すべき電流が小さくて済むので、低消費電力の半導体装置が実現できる。また、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることもできる。
【００２７】
（第２の実施の形態）
図２は、本発明の第２の実施の形態における半導体装置の出力回路の構成を示す回路図である。図２において、２、１０、３はいずれもＮチャネルＭＯＳトランジスタ、４は電位変換回路である。５は第１の入力端子で出力データ信号Ｄが、６は第２の入力端子で出力制御信号ＯＥがそれぞれ供給される。ＮチャネルＭＯＳトランジスタ２、１０は、電源と外部端子７との間に並列に挿入されている。ＡＮＤゲート８には出力制御信号ＯＥと出力データ信号Ｄとが入力され、その出力Ｓｈが電位変換回路４の入力端子とＮチャネルＭＯＳトランジスタ１０のゲート電極に供給され、電位変換回路４の出力Ｖ_ｏｕｔがＮチャネルＭＯＳトランジスタ１のゲート電極に供給される。
【００２８】
なお、本実施の形態では、電位変換回路４は、外部から印加された電源Ｖ_ＤＤをもとに内部で発生された昇圧電源を用い、Ｖ_ＤＤレベルの入力信号を昇圧電源のレベルの出力信号にレベル変換する回路であるが、電位変換回路は他の構成であってもよい。例えば、昇圧コンデンサと遅延回路を用いて信号レベルを昇圧するような構成であってもよい。
【００２９】
図２に示した出力回路は、出力制御信号ＯＥが”Ｈ”レベルであるときに、出力データＤの論理レベルに応じたデータ信号ＤＱを外部端子７へ出力するものである。
【００３０】
まず、非出力動作時における図２の出力回路の動作について説明する。非出力動作時には、出力制御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥが”Ｌ”レベルの時、ＮチャネルＭＯＳトランジスタ１０に供給される信号Ｓｈ、およびＮチャネルＭＯＳトランジスタ１０に供給される電位変換回路４を経た信号Ｖ_ｏｕｔはともに”Ｌ”になり、また、第３のＮチャネルＭＯＳトランジスタ３のゲート電極に供給される信号Ｓｌも”Ｌ”になる。したがって、ＮチャネルＭＯＳトランジスタ２、１０、および３は、いずれもカットオフする。この結果、外部端子７はハイインピーダンス状態となる。
【００３１】
本実施の形態の出力回路では、最終段はＮチャネルＭＯＳトランジスタのみで構成されており、外部端子に印加された電圧がＰチャネルトランジスタのドレイン電極に印加されることがなく、電源電圧Ｖ_ＤＤを上回る正の電圧ＶＤＱが印加されてもラッチアップ等の不具合を生じることはない。
【００３２】
次に、データ出力時の動作について説明する。データ出力時は出力制御信号ＯＥが”Ｈ”レベルになる。出力データ信号Ｄが”Ｈ”レベルになった場合には、信号Ｓｈ、Ｖ_ｏｕｔが”Ｈ”レベル、信号Ｓｌが”Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、１０がオン、ＮチャネルＭＯＳトランジスタ３がカットオフする。その結果、外部端子から”Ｈ”レベルのデータが出力される。出力データ信号Ｄが”Ｌ”レベルになった場合には、信号Ｓｈ、Ｖ_ｏｕｔが”Ｌ”レベル、信号Ｓｌが”Ｈ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、１０がカットオフ、ＮチャネルＭＯＳトランジスタ３がオンする。その結果、外部端子から”Ｌ”レベルのデータが出力される。
【００３３】
”Ｈ”データ出力時、ＮチャネルＭＯＳトランジスタ２のゲート電極にはＶ_ＤＤ＋Ｖ_ｔｈ以上に昇圧された出力制御信号Ｖ_ｏｕｔが印加されているので、ＮチャネルＭＯＳトランジスタのゲートしきい値電圧による電圧ロスがなく、外部端子７は電源電圧Ｖ_ＤＤに等しい電位まで上昇する。外部端子７の電位が接地ないしは中間レベルから電源電圧Ｖ_ＤＤへと上昇する際、外部端子７の電位がＶ_ＤＤ−Ｖ_ｔｈに達するまでは、ＮチャネルＭＯＳトランジスタ２のみでなく、ＮチャネルＭＯＳトランジスタ１０も導通状態になり、外部端子７の電位の上昇に寄与する。したがって、ＮチャネルＭＯＳトランジスタ２がそれ程大きなトランジスタでなくても、十分高速にデータを”Ｈ”に遷移させることができる。本実施の形態では、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要があるＮチャネルＭＯＳトランジスタ２が小さく、したがって、昇圧電源の負荷が小さく、供給すべき電流が小さくて済むので、低消費電力の半導体装置が実現できる。また、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることもできる。
【００３４】
【発明の効果】
以上のように、本発明に係る半導体装置の出力回路によれば、データ非出力時、外部端子から電源電圧を上回る正の電圧が印加されても、ＰチャネルＭＯＳトランジスタのドレイン電極にこの電圧が印加されることはなく、ラッチアップ等の不具合を生じることがない。さらに、データ出力時、第１のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧を上回る正の電圧が印加され、第２のＮチャネルＭＯＳトランジスタのゲート電極に電源電圧が印加されるが、”Ｈ”データ出力時、外部端子がＶ_ＤＤ−Ｖ_ｔｈに達するまでは、第１および第２のＮチャネルトランジスタがともにオンした状態になり外部端子の電位上昇に寄与するため、ゲート電極を電源電圧を上回る正の電圧へ昇圧する必要がある第１のＮチャネルＭＯＳトランジスタ２が小さくても高速にデータを”Ｈ”に遷移させることができる。その結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量が小さくなり、消費電力が小さくなる。したがって、回路を構成する素子の異常動作を防ぎつつ、データ出力の高速化、低消費電力化を実現することができる。
【００３５】
また、請求項２記載の発明のようにＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとのうちのいずれか一方がオンする前に、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとがオンするようにすれば、データ出力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータが出力される前に、第１および第２のＮチャネルＭＯＳトランジスタがオンし、第１のＮチャネルＭＯＳトランジスタのゲート電極が電源電圧を上回る正の電圧に昇圧されるので、昇圧に要する時間がデータの出力を遅延させることはなく、データ出力を高速化することができる。
【００３６】
さらに、請求項３記載の発明のように電位変換回路が内部昇圧電源を用いて電源電圧よりも高く昇圧した電圧を出力する場合には、昇圧電源の供給すべき電流が小さくて済むので、昇圧電源の占める面積、ひいてはチップ全体の面積を小さく抑えることができ、低コストの半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の出力回路の構成を示す回路図
【図２】本発明の第２の実施の形態に係る半導体装置の出力回路の構成を示す回路図
【図３】従来の半導体装置のＮＭＯＳ型出力回路の構成を示す回路図
【図４】従来の半導体装置のＣＭＯＳ型出力回路の構成を示す回路図
【符号の説明】
１ＰチャネルＭＯＳトランジスタ
２第１の出力制御ＮチャネルＭＯＳトランジスタ
３ＮチャネルＭＯＳトランジスタ
４電位変換回路
５第１の入力端子
６第２の入力端子
１０第２の出力制御ＮチャネルＭＯＳトランジスタ

Claims

電源と内部ノードとの間に接続されたＰチャネルＭＯＳトランジスタと、前記内部ノードと外部端子との間に並列に接続された第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタと、前記外部端子と接地との間に接続された第３のＮチャネルＭＯＳトランジスタと、前記電源の電圧に等しい電圧を入力し、前記電源の電圧よりも高く昇圧した電圧を出力する電位変換回路とを備え、データ出力時に、前記電位変換回路の出力を前記第１のＮチャネルＭＯＳトランジスタのゲートに供給し、前記電源の電圧を前記第２のＮチャネルＭＯＳトランジスタのゲートに供給することを特徴とする半導体装置の出力回路。
データ非出力時には、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタとがともにカットオフし、データ出力時には、前記ＰチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタとのうちのいずれか一方がオンする前に、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタとがオンすることを特徴とする請求項１記載の半導体装置の出力回路。
前記電位変換回路が内部昇圧電源を用いて前記電源の電圧よりも高く昇圧した電圧を出力することを特徴とする請求項１または２記載の半導体装置の出力回路。