JP3144825B2 - 出力バッファ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出力バッファ回路、特に
入出力用の外部端子と接続される出力バッファ回路に関
するものである。

【０００２】

【従来の技術】従来、ＤＲＡＭ等の半導体記憶装置の出
力バッファ回路の最終段にはＮチャンネルＭＯＳＦＥＴ
を直列接続したＮＭＯＳ型のバッファ回路が用いられて
きた。この回路について図面を用いて説明する。

【０００３】図５は出力バッファ回路の最終段にＮＭＯ
Ｓ型のバッファ回路を用いた半導体記憶装置の入出力部
のブロック構成図、図６は図５にある出力バッファ回路
の最終段３５の断面構造図を示すものである。図中２
１，２２は出力データ線対で電気的に相補である。２３
は差動増幅器等で構成された出力増幅器、４６、３５は
出力バッファ回路で、特に３５は出力バッファ回路の最
終段である。９はデータ入出力線、２５は外部端子、２
６は入力バッファ回路、２７は入力増幅器、２８、２９
は電気的に相補な入力データ線対である。また７は電源
線、１０は接地線、１４はＮチャンネルＭＯＳＦＥＴの
ソース及びドレイン、１５はＰ型のシリコン基板、１６
は分離領域、５１はＮチャンネルＭＯＳＦＥＴのソース
及びドレインである。

【０００４】まずこの回路の動作について説明する。図
５において出力データ線対２１、２２は出力増幅器２３
を介して出力バッファ回路４６、３５に接続してある。
出力データ線対２１、２２に現れる出力データ対は出力
バッファ回路４６において一定のタイミングをもって、
一方は第１の制御線４９を介して出力バッファ回路の最
終段３５内の第１のＮチャンネルＭＯＳＦＥＴ４７に、
もう一方は第２の制御線５０を介して出力バッファ回路
の最終段３５内の第２のＮチャンネルＭＯＳＦＥＴ４８
に出力される。ここで出力データ線２１がハイレベルの
時は、第１の制御線４９がハイレベルになり第１のＮチ
ャンネルＭＯＳＦＥＴ４７がオンして外部端子２５はハ
イレベルになり、逆に出力データ線２１がローレベルの
時は、第２の制御線５０がハイレベルになり第２のＮチ
ャンネルＭＯＳＦＥＴ４８がオンして外部端子２５はロ
ーレベルになりデータが外部に出力される。一方、デー
タ入力時には外部端子２５より入力したデータを入力バ
ッファ回路２６及び入力増幅器２７で入力データ線対２
８、２９に転送する。

【０００５】ところが、出力バッファ回路の最終段３５
のＮチャンネルＭＯＳＦＥＴ４７、４８のゲート電極に
接続された第１及び第２の制御線４９、５０の論理振幅
が接地電位（以下ＶSS(TYP.)）以上電源電位（以下ＶCC
(TYP.)）以下の場合、出力データがハイレベルの時、即
ち第１の制御線２１の電位がＶCC(TYP.)の時、外部端子
２５にＶCC(TYP.)より第１のＮチャンネルＭＯＳＦＥＴ
４７のＶth分だけ低い電位が現れるという問題点を有し
ていた。

【０００６】そこで従来は、出力データがハイレベルの
時、外部端子２５の電位がＶCC(TYP.)になるように、出
力バッファ回路４６内に昇圧回路を設けて、出力データ
が出力バッファ回路４６に入力すると、第１のＮチャン
ネルＭＯＳＦＥＴ４７のゲート電極に接続する第１の制
御線４９をＶCC(TYP.)＋Ｖth以上の高電位に昇圧するこ
とにより解決していた。しかしながら第１の制御線４９
を昇圧するにはある程度の時間が必要であり、そのため
にデータの出力に要する時間が長くなるという問題点が
生じてくる。

【０００７】以上２点の問題、即ち第１及び第２の制御
線４９、５０の論理振幅がＶSS(TYP.)〜ＶCC(TYP.)の場
合、出力データがハイレベルの時、外部端子２５にＶCC
(TYP.)−Ｖthの電位が現れるという問題と、前記の問題
を解決するために第１の制御線４９を昇圧すると、この
ために出力に要する時間が長くなるという問題は、出力
バッファ回路の最終段３５をＣＭＯＳ化する、即ち第１
のＮチャンネルＭＯＳＦＥＴ４７をＰチャンネルＭＯＳ
ＦＥＴとすることで解決するが、周辺回路がＣＭＯＳ化
された現在も以前と同様にＮＭＯＳ型のバッファ回路が
用いられている。その理由は、出力バッファ回路につな
がる外部端子がデータの入力と出力を兼用する場合、入
力データのハイレベル時の電位がＶCC(TYP.)より高電位
（例えば、ＤＲＡＭの製品スペックにある、入力電圧
（以下ＶIN）の高電圧側の絶対最大定格であるＶCC(TY
P.)＋２（Ｖ））の時、出力バッファ回路の最終段がＣ
ＭＯＳ型のバッファ回路であると、これを構成するＰチ
ャンネルＭＯＳＦＥＴのドレインノードからＮウェルに
向かって順方向のダイオード電流が流れ、この電流がト
リガーとなってラッチアップ等の素子破壊を引き起こす
可能性があるためである。

【０００８】以上のことを図７、図８を用いて説明す
る。図７は完全にＣＭＯＳ化された半導体記憶装置の入
出力部のブロック構成図、図８は図７にある出力バッフ
ァ回路の最終段３６の断面構造図を示すものである。図
７、図８において、図５、図６と同一の機能を有するも
のは同一の番号を付し説明を省略する。異なる点は、図
５の第１のＮチャンネルＭＯＳＦＥＴ４７やＰチャンネ
ルＭＯＳＦＥＴ１とし、それに伴い図５の出力バッファ
回路４６の機能を変更し出力バッファ回路２４とし、そ
の出力線である図５の第１及び第２の制御線４９、５０
をそれぞれ第１及び第２の制御線４、６とした点であ
る。１１はＰチャンネルＭＯＳＦＥＴのソース及びドレ
イン、１２はＮウエルである。

【０００９】まずこの回路の動作について説明する。図
７において出力データ線対２１、２２は出力増幅器２３
を介して出力バッファ回路２４、３６に接続してある。
出力データ線対２１、２２に現れる出力データ対は出力
バッファ回路２４において一定のタイミングをもって、
一方は第１の制御線４を介して出力バッファ回路の最終
段３６内のＰチャンネルＭＯＳＦＥＴ１に、もう一方は
第２の制御線６を介して出力バッファ回路の最終段３６
内のＮチャンネルＭＯＳＦＥＴ３に出力される。このと
き第１及び第２の制御線４、６は出力バッファ回路２４
出力時において電気的に同相になるようにしてあり、ま
た特に昇圧はしていない。ここで出力データ線２１がハ
イレベルの時は、第１の制御線４がローレベルになりＰ
チャンネルＭＯＳＦＥＴ１がオンして外部端子２５はハ
イレベル（電位はＶCC（TYP.））になり、逆に出力デー
タ線２１がローレベルの時は、第２の制御線６がハイレ
ベルになりＮチャンネルＭＯＳＦＥＴ３がオンして外部
端子２５はローレベル（電位は接地電位（以下ＶSS（TY
P.）））になりデータが外部に出力される。一方、デー
タ入力時には外部端子２５より入力したデータを入力バ
ッファ回路２６及び入力増幅器２７で入力データ線対２
８、２９に転送する。

【００１０】ところでこのとき外部端子２５には、例え
ばＤＲＡＭの製品スペック上では、ＶSS(TYP.)−１
（Ｖ）〜ＶCC(TYP.)＋２（Ｖ）というような電位が印加
されることが許されており、そのため出力バッファ回路
の最終段３６においてＶCC線もしくはＶSS線へ貫通電流
が流れることを防ぐために、データ入力時にＰチャンネ
ルＭＯＳＦＥＴ１及びＮチャンネルＭＯＳＦＥＴ３のゲ
ート電極に接続された第１及び第２の制御線４、６を各
々ハイレベル及びローレベルにするように出力バッファ
回路２４においてコントロールする。

【００１１】また図８によると、従来よりＰ型基板１５
の電位はＶSS（TYP.）−１（Ｖ）以下にしてあるので、
外部端子２５の電位がＶSS（TYP.）以下になる、即ち出
力バッファ回路の最終段３６内のＦＥＴの接続ノード９
の電位がＶSS（TYP.）以下になり、接続ノード９に接続
しているＮチャンネルＭＯＳＦＥＴ３のドレインノード
１４が電位がＶSS（TYP.）以下になっても、ドレインノ
ード１４とＰ型基板１５との間にできるＰＮ接合には、
順方向電流は流れない。

【００１２】しかしながら、外部端子２５の電位がＶCC
(TYP.)以上になると出力バッファ回路の最終段３６内の
ＦＥＴの接続ノード９の電位がＶCC(TYP.)以上になり、
接続ノード９に接続しているＰチャンネルＭＯＳＦＥＴ
１のドレインノード１１が電位がＶCC(TYP.)以上にな
る。また従来よりＰチャンネルＭＯＳＦＥＴ１を構成す
るＮウェル１２の電位はＶCC(TYP.)であるので、ドレイ
ンノード１１とＮウェル１２との間にできるＰＮ接合に
は、順方向電流が流れ、この電流がトリガーとなってラ
ッチアップ等の素子破壊を引き起こす可能性があるとい
う問題が生じる。

【００１３】以上のことはＰ型基板にＮウェルを設けた
場合であり、逆にＮ型基板にＰウェルを設けたときも同
様になる。

【００１４】

【発明が解決しようとする課題】上述したように、半導
体記憶装置の出力バッファ回路の最終段にはＮチャンネ
ルＭＯＳＦＥＴを直列接続したＮＭＯＳ型のバッファ回
路を用い、出力バッファ回路の最終段の第１及び第２の
ＮチャンネルＭＯＳＦＥＴのゲート電極に接続された第
１及び第２の制御線の論理振幅がＶSS(TYP.)〜ＶCC(TY
P.)の場合、出力データがハイレベルの時、即ち第１の
制御線の電位がＶCC(TYP.)の時、外部端子にＶCC(TYP.)
−Ｖthの電位が現れるという問題点が有り、次に前記問
題点を、出力バッファ回路内に昇圧回路を設けて、出力
データが前記出力バッファ回路に入力しそのレベルがハ
イレベルの時、前記第１のＮチャンネルＭＯＳＦＥＴの
ゲート電極に接続される第１の制御線をＶCC(TYP.)＋Ｖ
th以上の高電位に昇圧することにより解決すると、今度
はデータの出力に要する時間が長くなるという問題点が
生じてくる。

【００１５】これらの問題点を解決するには、出力バッ
ファ回路の最終段をＣＭＯＳ化する、即ち第１のＮチャ
ンネルＭＯＳＦＥＴをＰチャンネルＭＯＳＦＥＴとする
ことで解決するが、周辺回路がＣＭＯＳ化された現在も
以前と同様にＮＭＯＳ型のバッファ回路が用いられてい
る。その理由は、出力バッファ回路につながる外部端子
がデータの入力と出力を兼用する場合、入力データがハ
イレベルの時の電位がＶCC(TYP.)より高電位の時、出力
バッファ回路の最終段がＣＭＯＳ型のバッファ回路であ
るとＰチャンネルＭＯＳＦＥＴのドレインノードからＮ
ウェル（あるいはＮ型基板）に向かって順方向のダイオ
ード電流が流れ、この電流がトリガーとなってラッチア
ップ等の素子破壊を引き起こす可能性があるためであ
る。

【００１６】本発明はかかる点に鑑み、データ出力の高
速化を図りつつ、かつ回路を構成する素子の異常動作を
防ぐことを図った出力バッファ回路を提供することを目
的とする。

【００１７】

【課題を解決するための手段】本発明は、出力データ線
対に接続された出力バッファ回路において、その出力バ
ッファ回路の最終段を、ソースノードを電源線（以下Ｖ
CC線）に接続しゲート電極を第１の制御線に接続したＰ
チャンネルＭＯＳＦＥＴと、ゲート電極を第３の制御線
に接続した第１のＮチャンネルＭＯＳＦＥＴと、ソース
ノードを接地線（ＶSS線）に接続しゲート電極を第２の
制御線に接続した第２のＮチャンネルＭＯＳＦＥＴの直
列接続で構成し、前記第１及び第２のＮチャンネルＭＯ
ＳＦＥＴの接続ノードを入出力用の外部端子に接続し、
データ入力時において、前記第１の制御線がハイレベ
ル、前記第２の制御線がローレベル、前記第３の制御線
がローレベルになり、データ出力時において、出力デー
タ線対上の出力データにより前記第１の制御線及び前記
第２の制御線がハイレベルもしくはローレベルの同相レ
ベルになり、出力データが出力バッファ回路に入力する
より前に、前記第３の制御線がＶCC線の電位より前記第
１のＮチャンネルＭＯＳＦＥＴのＶｔｈ以上高い電位に
昇圧されることを特徴とする。

【００１８】

【００１９】

【作用】本発明は、ラッチアップ防止に加え、第１のＮ
チャンネルＭＯＳＦＥＴのゲート電極をＶCC線の電位よ
り該ＮチャンネルＭＯＳＦＥＴのしきい値電圧（Ｖth）
以上高い電位に昇圧される第３の制御線に接続すること
により、ハイレベルのデータを出力する時には外部端子
の電位はＶCCとなり、しかも、出力データが出力バッフ
ァ回路に入力するより前に昇圧するので、昇圧時間に伴
うアクセス時間の遅れを防ぐことができる。

【００２０】

【実施例】（実施例１） 図１は本発明の第１の実施例における半導体記憶装置の
入出力部のブロック構成図、図２は図１にある出力バッ
ファ回路の最終段３１の断面構造図を示すものである。
図１、図２において、図７、図８と同一の機能を有する
ものは同一の番号を付し説明を省略する。異なる点は、
図７のＰチャンネルＭＯＳＦＥＴ１のＮチャンネルＭＯ
ＳＦＥＴ３の間に新たにゲート電極を第３の制御線５に
接続したＮチャンネルＭＯＳＦＥＴ２を挿入し、２つの
ＮチャンネルＭＯＳＦＥＴの接続ノードを入出力用の外
部端子２５に接続する点である。８はＰチャンネルＭＯ
ＳＦＥＴとＮチャンネルＭＯＳＦＥＴとの接続ノード、
１３はＮチャンネルＭＯＳＦＥＴのソース及びドレイン
である。

【００２１】まずこの回路の動作について説明する。図
１において出力データ線対２１、２２は出力増幅器２３
を介して出力バッファ回路２４、３１に接続してある。
出力データ線対２１、２２に現れる出力データ対は出力
バッファ回路２４において一定のタイミングをもって、
一方は第１の制御線４を介して出力バッファ回路の最終
段３１内のＰチャンネルＭＯＳＦＥＴ１に、もう一方は
第２の制御線６を介して出力バッファ回路の最終段３１
内の第２のＮチャンネルＭＯＳＦＥＴ３に出力される。
このとき第１及び第２の制御線４、６は出力バッファ回
路２４出力時において電気的に同相になるようにしてあ
り、また特に昇圧はしていない。ここで出力データ線２
１がハイレベルの時は、第１の制御線４がローレベルに
なりＰチャンネルＭＯＳＥＴ１がオンして第１のＮチャ
ンネルＭＯＳＦＥＴ２を介して外部端子２５はハイレベ
ルになり、逆に出力データ線２１がローレベルの時は、
第２の制御線６がハイレベルになりＮチャンネルＭＯＳ
ＦＥＴ３がオンして外部端子２５はローレベルになりデ
ータが外部に出力される。一方、データ入力時には外部
端子２５より入力したデータを入力バッファ回路２６及
び入力増幅器２７で入力データ線対２８、２９に転送す
る。

【００２２】ところでこのとき外部端子２５には、前に
も述べたように、ＶSS(TYP.)−１（Ｖ）〜ＶCC(TYP.)＋
２（Ｖ）というような電位が印加されることが許されて
おり、そのため出力バッファ回路の最終段３１において
ＶCC線もしくはＶSS線へ貫通電流が流れることを防ぐた
めに、データ入力時にＰチャンネルＭＯＳＦＥＴ１及び
第２のＮチャンネルＭＯＳＦＥＴ３のゲート電極に接続
された第１及び第２の制御線４、６を各々ハイレベル及
びローレベルにするように出力バッファ回路２４におい
てコントロールし、第１のＮチャンネルＭＯＳＦＥＴ２
のゲート電極に接続された制御線５もローレベルにす
る。

【００２３】以上のようにこの実施例によれば、出力バ
ッファ回路の最終段３１をＣＭＯＳ化することにより第
１及び第２の制御線４、６を昇圧する必要がなくなり、
それゆえ従来のＮＭＯＳ型の回路よりデータ出力を高速
化でき、かつ図２によると、データ入力時に外部端子２
５の電位がＶSS(TYP_.)−１（Ｖ）〜ＶCC(TYP.)＋２
（Ｖ）の範囲になる、即ち出力バッファ回路の最終段３
１内のＦＥＴの接続ノード９の電位がＶSS(TYP.)−１
（Ｖ）〜ＶCC(TYP_.)＋２（Ｖ）の範囲になり、接続ノー
ド９に接続している第１及び第２のＮチャンネルＭＯＳ
ＦＥＴ２、３のドレインノード１３、１４の電位がＶSS
(TYP.)−１（Ｖ）〜ＶCC(TYP.)＋２（Ｖ）の範囲になっ
ても、Ｐ型基板１５の電位はＶSS(TYP.)−１（Ｖ）以下
であるので、ドレインノード１３、１４とＰ型基板１５
との間にできるＰＮ接合には逆バイアスが常に印加さ
れ、順方向電流は流れないことになる。またデータ入力
時、第１のＮチャンネルＭＯＳＦＥＴ２は第３の制御線
５によりオフしているので、ＰチャンネルＭＯＳＦＥＴ
１のドレインノード１１の電位はＶCC(TYP.)以上になら
ず、またＰチャンネルＭＯＳＦＥＴ１を構成するＮウェ
ル１２の電位はＶCC(TYP.)であるので、ドレインノード
１１とＮウェル１２との間にできるＰＮ接合にも、順方
向電流は流れないことになる。

【００２４】（実施例２）図３は本発明の第２の実施例
における半導体記憶装置の入出力部のブロック構成図、
図４は図３にある出力バッファ回路の最終段３２の断面
構造図を示すものである。図３、図４において、図１、
図２と同一の機能を有するものは同一の番号を付し説明
を省略する。以下に第１の実施例と異なる点のみ説明す
る。

【００２５】まず出力バッファ回路の最終段３２の第１
のＮチャンネルＭＯＳＦＥＴ４１のゲート電極には第３
の制御線４２が接続される。そして第１の実施例と同様
にデータ出力時には、出力データ線２１がハイレベルな
らば、出力バッファ回路の最終段３２のＰチャンネルＭ
ＯＳＦＥＴ１がオンして第１のＮチャンネルＭＯＳＦＥ
Ｔ４１を介して外部端子２５はハイレベルになる。ここ
で第３の制御線４２には、例えばワード線選択回路内の
ＮＭＯＳ型のドライブ回路で用いられる昇圧されたプリ
デコード線のような、出力データが出力バッファ回路２
４、３２に入力するより前にハイレベルの電位がＶCC線
の電位より第１のＮチャンネルＭＯＳＦＥＴ４１のＶth
以上高い電位に昇圧されるような制御線を用いる。その
ため、第１の実施例においてハイレベルのデータを出力
する場合、外部端子２５の電位がＶCC(TYP.)−Ｖthとな
っていたものが、本実施例では外部端子２５の電位はＶ
CC(TYP.)となる。

【００２６】以上のようにこの実施例によれば、第１の
実施例と同様にデータ出力を高速化でき、かつハイレベ
ルのデータを出力する時には、外部端子２５の電位はＶ
CC(TYP.)となる。また図４によれば、第１の実施例と同
様にデータ入力時には、出力バッファ回路の最終段３２
の第１及び第２のＮチャンネルＭＯＳＦＥＴ４１、３の
ドレインノード１３、１４とＰ型基板１５との間にでき
るＰＮ接合や、ＰチャンネルＭＯＳＦＥＴ１を構成する
ドレインノード１１とＮウェル１２との間にできるＰＮ
接合には順方向電流は流れないことになる。

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】以上の２つの実施例はＰ型基板にＮウェル
を設けた場合であり、逆にＮ型基板にＰウェルを設けた
ときも同様になる。

【００３４】

【発明の効果】以上のように本発明は、ラッチアップ防
止に加え、第１のＮチャンネルＭＯＳＦＥＴのゲート電
極をＶCC線の電位より該ＮチャンネルＭＯＳＦＥＴのし
きい値電圧以上高い電位に昇圧される第３の制御線に接
続することにより、ハイレベルのデータを出力する時に
は外部端子の電位はＶCCとなり、しかも、出力データが
出力バッファ回路に入力するより前に昇圧するので、昇
圧時間に伴うアクセス時間の遅れを防ぐことができ、そ
の実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体記憶装置
の入出力部のブロック構成図

【図２】図１における出力バッファ回路の最終段３１の
断面構造図

【図３】本発明の第２の実施例における半導体記憶装置
の入出力部のブロック構成図

【図４】図３における出力バッファ回路の最終段３２の
断面構造図

【図５】出力バッファ回路の最終段にＮＭＯＳ型のバッ
ファ回路を用いた従来の半導体記憶装置の入出力部のブ
ロック構成図

【図６】図５における出力バッファ回路の最終段３５の
断面構造図

【図７】出力バッファ回路の最終段にＣＭＯＳ型のバッ
ファ回路を用いた従来の半導体記憶装置の入出力部のブ
ロック構成図

【図８】図７における出力バッファ回路の最終段３６の
断面構造図

【符号の説明】

１ ＰチャンネルＭＯＳＦＥＴ ２ ＮチャンネルＭＯＳＦＥＴ ３ ＮチャンネルＭＯＳＦＥＴ ４ 第１の制御線 ５ 第３の制御線 ６ 第２の制御線 ９ データ入出力線 ２５ 外部端子 ３１ 出力バッファ回路の最終段 ３２ 出力バッファ回路の最終段

フロントページの続き (56)参考文献 特開 昭62−76923（ＪＰ，Ａ) 特開 昭64−70995（ＪＰ，Ａ) 特開 平３−289716（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】出力データ線対に接続された出力バッファ
   回路において、その出力バッファ回路の最終段を、ソー
   スノードを電源線（以下ＶCC線）に接続しゲート電極を
   第１の制御線に接続したＰチャンネルＭＯＳＦＥＴと、
   ゲート電極を第３の制御線に接続した第１のＮチャンネ
   ルＭＯＳＦＥＴと、ソースノードを接地線（ＶSS線）に
   接続しゲート電極を第２の制御線に接続した第２のＮチ
   ャンネルＭＯＳＦＥＴの直列接続で構成し、前記第１及
   び第２のＮチャンネルＭＯＳＦＥＴの接続ノードを入出
   力用の外部端子に接続し、データ入力時において、前記第１の制御線がハイレベ
   ル、前記第２の制御線がローレベル、前記第３の制御線
   がローレベルになり、 データ出力時において、出力データ線対上の出力データ
   により前記第１の制御線及び前記第２の制御線がハイレ
   ベルもしくはローレベルの同相レベルになり、 出力データが出力バッファ回路に入力するより前に、前
   記第３の制御線がＶCC線の電位より前記第１のＮチャン
   ネルＭＯＳＦＥＴのＶｔｈ以上高い電位に昇圧されるこ
   とを特徴とする出力バッファ回路。