JP3960848B2 - 電位発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は電位発生回路に関し、特に、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置には、消費電力の低減化などを図るため、外部電源電位ＶＣＣ０よりも低い内部電源電位ＶＯを生成するための内部電源電位発生回路が設けられている。
【０００３】
図２１は、そのような内部電源電位発生回路の構成を示す回路図である。図２１において、この内部電源電位発生回路は、演算増幅器１５１、ＰチャネルＭＯＳトランジスタ１５２〜１５４およびＮチャネルＭＯＳトランジスタ１５５〜１５７を含む。演算増幅器１５１は、電圧フォロアを構成し、ノードＮ１５１の電位ＶＤＤＳが参照電位ＶＲ０に一致するように電流を出力する。ＭＯＳトランジスタ１５２，１５５，１５３，１５６は、ノードＮ１５１と接地電位ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ１５７，１５４は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１５５，１５７のゲートはともにＮチャネルＭＯＳトランジスタ１５５のドレインに接続され、ＰチャネルＭＯＳトランジスタ１５３，１５４のゲートはともにＰチャネルＭＯＳトランジスタ１５３のドレインに接続される。ＭＯＳトランジスタ１５２，１５６のゲートは、ＭＯＳトランジスタ１５７と１５４の間の出力ノードＮ１５７に接続される。ノードＮ１５７に現われる電位が、内部電源電位ＶＯとなる。
【０００４】
内部電源電位ＶＯがＶＤＤＳ／２＝ＶＲ０／２のときにＭＯＳトランジスタ１５５と１５３の間のノードＮ１５５の電位ＶＣがＶＤＤＳ／２＝ＶＲ０／２になるように、ＭＯＳトランジスタ１５２，１５５，１５３，１５６のトランジスタパラメータが設定されている。また、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ１５７，１５４を介して接地電位ＧＮＤのラインに貫通電流が流れないように、ＮチャネルＭＯＳトランジスタ１５５のしきい値電圧よりもＮチャネルＭＯＳトランジスタ１５７のしきい値電圧の方が大きな値に設定されるとともに、ＰチャネルＭＯＳトランジスタ１５３のしきい値電圧よりもＰチャネルＭＯＳトランジスタ１５４のしきい値電圧の方が大きな値に設定されている。これにより、出力電位ＶＯが下限値ＶＬ＝ＶＲ０／２−ΔＶ１から上限値ＶＨ＝ＶＲ０／２＋ΔＶ２の間の不感帯Ｅ１にある場合は、ＭＯＳトランジスタ１５７，１５４はともに非導通になる。
【０００５】
図２２は、図２１に示した内部電源電位発生回路の動作を示す図である。図２２において、この内部電源電位発生回路の出力電位ＶＯと駆動電流Ｉとの関係は、図２２中の直線Ｅで示される。出力電位ＶＯが不感帯Ｅ１内にある場合は、ＭＯＳトランジスタ１５７，１５４が非導通になり、駆動電流Ｉは０になる。内部電源電位ＶＯが上限値ＶＨよりも高くなると、ＰチャネルＭＯＳトランジスタ１５２の抵抗値が高くなるとともにＮチャネルＭＯＳトランジスタ１５６の抵抗値が低くなり、ＭＯＳトランジスタ１５７，１５４のゲート電位が低下してＰチャネルＭＯＳトランジスタ１５４が導通し、放電電流が流れて内部電源電位ＶＯが低下する。内部電源電位ＶＯが下限値ＶＬよりも低くなると、ＰチャネルＭＯＳトランジスタ１５２の抵抗値が低くなるとともにＮチャネルＭＯＳトランジスタ９６の抵抗値が高くなり、ＭＯＳトランジスタ１５７，１５４のゲート電位が上昇してＮチャネルＭＯＳトランジスタ１５７が導通し、充電電流が流れて内部電源電位ＶＯが上昇する。したがって、内部電源電位ＶＯは下限値ＶＬと上限値ＶＨとの間の電位に保持される。
【０００６】
【発明が解決しようとする課題】
このような内部電源電位発生回路では、ＶＯ＝ＶＣのときにＶＣ＝ＶＤＤＳ／２＝ＶＲ０／２になるように、ＰチャネルＭＯＳトランジスタ１５２のソース−ドレイン間電圧Ｖｓｄｐ、ＮチャネルＭＯＳトランジスタ１５５のしきい値電圧Ｖｔｈｎ、ＰチャネルＭＯＳトランジスタ１５３のしきい値電圧ＶｔｈｐおよびＮチャネルＭＯＳトランジスタ１５６のドレイン−ソース間電圧Ｖｄｓｎを設定する必要がある。
【０００７】
しかし、ＶＤＤＳの低電圧化、レイアウトの微細化、他の回路の制約、製造バラツキなどにより、Ｖｓｄｐ、Ｖｔｈｎ、Ｖｔｈｐ、Ｖｄｓｎが設計値どおりになるようにＭＯＳトランジスタを作製することが困難になってきた。Ｖｓｄｐ、Ｖｔｈｎ、Ｖｔｈｐ、Ｖｄｓｎが設計値どおりにならないと、図２３に示すように、内部電源電位ＶＯと目標電位ＶＲ０／２の間に誤差電圧ΔＶが生じてしまう。
【０００８】
また、従来の内部電源電位発生回路では、ＮチャネルＭＯＳトランジスタ１５５と１５７のしきい値電圧を調整するとともにＰチャネルＭＯＳトランジスタ１５３と１５４のしきい値電圧を調整して不感帯Ｅ１の幅を設定していたが、ＶＤＤＳの低電圧化などにより不感帯Ｅ１の幅の制御が困難になってきた。
【０００９】
それゆえに、この発明の主たる目的は、出力ノードの電位を正確に制御することが可能な電位発生回路を提供することである。
【００１０】
また、この発明の他の目的は、不感帯幅を正確に制御することが可能な電位発生回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る電位発生回路は、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路であって、駆動回路と、制御電位発生回路と、モニタ電位発生回路と、電流供給回路とを備えたものである。駆動回路は、その第１の電極が第１の電源電位のライン、もしくは第１の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位のライン、もしくは第２の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第２の導電形式の第２のトランジスタとを含む。制御電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が出力ノードに接続され、その第２の電極が第１のトランジスタの入力電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が出力ノードに接続され、その第２の電極が第２のトランジスタの入力電極に接続された第１の導電形式の第４のトランジスタと、第３および第４のトランジスタの第２の電極間に直列接続された第１および第２のダイオード素子とを含み、出力ノードの電位が第１および第２のダイオード素子間の第２のノードの電位に一致するように第１および第２のトランジスタを制御する。モニタ電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が第３のノードに接続された第２の導電形式の第５のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が第３のノードに接続された第１の導電形式の第６のトランジスタと、第５のトランジスタの第２の電極と第３のノードとの間に接続された第３のダイオード素子と、第３のノードと第６のトランジスタの第２の電極との間に接続された第４のダイオード素子とを含み、第３のノードからモニタ電位を出力する。電流供給回路は、モニタ電位が参照電位に一致するように第１のノードに電流を供給する。
【００１２】
好ましくは、第１のダイオード素子は、その第１の電極および入力電極が第３のトランジスタの第２の電極に接続された第１の導電形式の第７のトランジスタを含む。第２のダイオード素子は、その第１の電極が第７のトランジスタの第２の電極に接続され、その入力電極および第２の電極が第４のトランジスタの第２の電極に接続された第２の導電形式の第８のトランジスタを含む。第３のダイオード素子は、その第１の電極および入力電極が第５のトランジスタの第２の電極に接続され、その第２の電極が第３のノードに接続された第１の導電形式の第９のトランジスタを含む。第４のダイオード素子は、その第１の電極が第３のノードに接続され、その入力電極および第２の電極が第６のトランジスタの第２の電極に接続された第２の導電形式の第１０のトランジスタを含む。第３および第５のトランジスタのサイズの比と、第４および第６のトランジスタのサイズの比と、第７および第９のトランジスタのサイズの比と、第８および第１０のトランジスタのサイズの比とは、互いに等しい。
【００１３】
また好ましくは、さらに、第１および第２のカレントミラー回路が設けられる。第１のカレントミラー回路は、第１の電源電位のラインに接続されたトランジスタであって、第１の電源電位のラインと第１のトランジスタの第１の電極との間に介挿され、その入力電極が第１のトランジスタの第１の電極に接続された第２の導電形式の第１１のトランジスタと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１１のトランジスタの入力電極に接続された第２の導電形式の第１２のトランジスタとを含み、第１のトランジスタに流れる電流に応じた値の電流を第１の電源電位のラインから第１２のトランジスタを介して出力ノードに流入させる。第２のカレントミラー回路は、第２の電源電位のラインに接続されたトランジスタであって、第２のトランジスタの第１の電極と第２の電源電位のラインとの間に介挿され、その入力電極が第２のトランジスタの第１の電極に接続された第１の導電形式の第１３のトランジスタと、出力ノードと第２の電源電位のラインとの間に接続され、その入力電極が第１３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタとを含み、第２のトランジスタに流れる電流に応じた値の電流を出力ノードから第１４のトランジスタを介して第２の電源電位のラインに流出させる。
【００１４】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。
【００１５】
また好ましくは、さらに、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１５および第１６のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路と、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１７および第１８のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路と、第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる駆動回路とが設けられる。
【００１６】
また、この発明に係る他の電位発生回路は、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路であって、第１の比較回路、第２の比較回路および駆動回路を備えたものである。第１の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１および第２のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する。第２の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第３および第４のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い電源電位との電位差に応じたレベルの第２の信号を出力する。駆動回路は、第１および第２の比較回路からの第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる。
【００１７】
好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第１のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第１のトランジスタに流れる電流に応じた値の電流を第２のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第２のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第３のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第３のトランジスタに流れる電流に応じた値の電流を第４のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第４のトランジスタの第２の電極から第２の信号が出力される。
【００１８】
また好ましくは、駆動回路は、第１の信号の反転信号を出力する第１のインバータと、第２の信号の反転信号を出力する第２のインバータと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１のインバータの出力信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２のインバータの出力信号を受ける第１の導電形式の第１０のトランジスタとを含む。
【００１９】
また好ましくは、第１のインバータは、その第１の電極が第１の電源電位のラインに接続され、その第２の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第２の導電形式の第１１のトランジスタと、その第１の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第１の導電形式の第１２のトランジスタと、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、第１２のトランジスタに流れる電流を制限する第１の電流制限素子とを含む。第２のインバータは、その第１の電極が第２の電源電位のラインに接続され、その第２の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１３のトランジスタと、その第１の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第２の導電形式の第１４のトランジスタと、第１４のトランジスタの第２の電極と第１の電源電位のラインとの間に接続され、第１４のトランジスタに流れる電流を制限する第２の電流制限素子とを含む。
【００２０】
また好ましくは、第１のインバータは、さらに、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に第１の電流制限素子と直列接続され、第１のインバータのしきい値電圧を調整する第１のダイオード素子を含む。第２のインバータは、さらに、第１の電源電位のラインと第１４のトランジスタの第２の電極との間に第２の電流制限素子と直列接続され、第２のインバータのしきい値電圧を調整する第２のダイオード素子を含む。
【００２１】
また好ましくは、駆動回路は、さらに、第１の電源電位のラインと出力ノードとの間に第９のトランジスタと直列接続され、第１０のトランジスタの導通時に非導通になるスイッチング素子を含む。
【００２２】
また好ましくは、駆動回路は、さらに、第１および第２のインバータの出力信号の論理和信号を第９のトランジスタの入力電極に与える論理回路を含む。
【００２３】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。
【００２４】
また好ましくは、さらに、第１の電源電位よりも低い第３の電源電位を生成し、その電流駆動力が前記第９のトランジスタの導通時に増大する降圧回路が設けられる。第９のトランジスタは、第３の電源電位のラインと出力ノードとの間に接続される。
【００２５】
また好ましくは、第１および第２のトランジスタは第１の導電形式であり、前記第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第２のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第２のトランジスタに流れる電流に応じた値の電流を第１のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第１のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第４のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第４のトランジスタに流れる電流に応じた値の電流を第３のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第３のトランジスタの第２の電極から第２の信号が出力される。
【００２６】
また好ましくは、駆動回路は、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１の信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１０のトランジスタとを含む。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による内部電源電位発生回路の構成を示す回路図である。図１において、この内部電源電位発生回路は、分圧回路１、ＶＣＣ１発生回路、モニタ電位発生回路３、制御電位発生回路４、および駆動回路５を備える。
【００２８】
分圧回路１は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ２１，２２を含む。ＮチャネルＭＯＳトランジスタ２１のゲートは、参照電位ＶＲ０を受ける。ＮチャネルＭＯＳトランジスタ２２のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ２２は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ２１と２２は、同じトランジスタサイズ（チャネル幅Ｗおよびチャネル長Ｌ）を有する。ＮチャネルＭＯＳトランジスタ２１と２２の間のノードには、参照電位ＶＲ０の１／２の電位ＶＲ１＝ＶＲ０／２が現われる。
【００２９】
ＶＣＣ１発生回路２は、ＰチャネルＭＯＳトランジスタ１１〜１３、ＮチャネルＭＯＳトランジスタ２３〜２５およびキャパシタ３３を含む。ＰチャネルＭＯＳトランジスタ１１，１２は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ１１，Ｎ１２との間に接続され、それらのゲートはともにノードＮ１２に接続される。ＰチャネルＭＯＳトランジスタ１１と１２は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ２３，２４は、それぞれノードＮ１１，Ｎ１２とノードＮ２５との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ１およびモニタ電位ＶＭを受ける。
【００３０】
ＰチャネルＭＯＳトランジスタ１１と１２のトランジスタサイズの比（チャネル幅の比）Ｗ１１／Ｗ１２と、ＮチャネルＭＯＳトランジスタ２３と２４のトランジスタサイズの比Ｗ２３／Ｗ２４とは等しい。ＮチャネルＭＯＳトランジスタ２５は、ノードＮ２５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは固定電位ＶＦを受ける。ＮチャネルＭＯＳトランジスタ２５は、定電流源を構成する。ＭＯＳトランジスタ１１〜２５は、差動増幅器を構成する。ＰチャネルＭＯＳトランジスタ１３は、外部電源電位ＶＣＣ０のラインとノードＮ１３との間に接続され、そのゲートはノードＮ１１に接続される。キャパシタ３３は、ノードＮ１３と接地電位ＧＮＤのラインとの間に接続される。
【００３１】
ＮチャネルＭＯＳトランジスタ２４とＰチャネルＭＯＳトランジスタ１２は直列接続され、ＰチャネルＭＯＳトランジスタ１１と１２はカレントミラー回路を構成するので、ＰチャネルＭＯＳトランジスタ１１にはモニタ電位ＶＭに応じた値の電流が流れる。モニタ電位ＶＭが参照電位ＶＲ１よりも高い場合は、ＰチャネルＭＯＳトランジスタ１１に流れる電流がＮチャネルＭＯＳトランジスタ２３に流れる電流よりも大きくなってノードＮ１１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ１３が非導通になる。モニタ電位ＶＭが参照電位ＶＲ１よりも低い場合は、ＰチャネルＭＯＳトランジスタ１１に流れる電流がＮチャネルＭＯＳトランジスタ２３に流れる電流よりも小さくなってノードＮ１１が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ１３が導通し、ノードＮ１３が充電される。ノードＮ１３の電位がＶＣＣ１発生回路２の出力電位ＶＣＣ１となる。
【００３２】
制御電位発生回路４は、ＶＣＣ１発生回路２の出力ノードＮ１３と接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジスタ２８、ＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ２９を含む。ＭＯＳトランジスタ１６、２９のゲートは、内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ２８のゲートはそのドレインに接続され、ＰチャネルＭＯＳトランジスタ１７のゲートはそのドレインに接続されている。ＭＯＳトランジスタ２８，１７の各々は、ダイオード素子を構成する。ＭＯＳトランジスタ２８と１７の間のノードＮ２８には制御電位ＶＣが現われる。内部電源電位ＶＯがノードＮ１３の電位ＶＣＣ１の１／２になったときにＶＣ＝ＶＣＣ１／２になるように、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータが設定されている。制御電位発生回路４は、ＶＯ＝ＶＣになるようにＭＯＳ３０，２０を制御する。ただし、従来技術の欄で説明したように、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータが設計値どおりにならず、ＶＣ＝ＶＯ＝ＶＣＣ１／２＋ΔＶになったものとする。
【００３３】
駆動回路５は、ＰチャネルＭＯＳトランジスタ１８〜２０およびＮチャネルＭＯＳトランジスタ３０〜３２を含む。ＰチャネルＭＯＳトランジスタ１８，１９は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ１８，Ｎ１９との間に接続され、。それらのゲートはともにノードＮ１８に接続される。ＰチャネルＭＯＳトランジスタ１８と１９は、カレントミラー回路を構成する。ノードＮ１９に現われる電位は、内部電源電位ＶＯとなる。ＮチャネルＭＯＳトランジスタ３０は、ノードＮ１８とＮ１９の間に接続され、そのゲートはＮチャネルＭＯＳトランジスタ２８のゲートに接続される。ＰチャネルＭＯＳトランジスタ２０は、ノードＮ１９とＮ２０の間に接続され、そのゲートはＰチャネルＭＯＳトランジスタ１７のゲートに接続される。ＮチャネルＭＯＳトランジスタ３１，３２は、それぞれノードＮ２０，Ｎ１９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ２０に接続される。ＮチャネルＭＯＳトランジスタ３１と３２は、カレントミラー回路を構成する。
【００３４】
ＮチャネルＭＯＳトランジスタ２８と３０のトランジスタサイズの比Ｗ２８／Ｗ３０と、ＰチャネルＭＯＳトランジスタ１７と２０のトランジスタサイズの比Ｗ１７／Ｗ２０とは、互いに等しい。また、ＰチャネルＭＯＳトランジスタ１８と１９のトランジスタサイズの比Ｗ１８／Ｗ１９と、ＮチャネルＭＯＳトランジスタ３１と３２のトランジスタサイズの比Ｗ３１／Ｗ３２とは等しい。ＰチャネルＭＯＳトランジスタ１８，１９は、ＮチャネルＭＯＳトランジスタ３０に流れる電流のＷ１９／Ｗ１８倍の電流をノードＮ１９に流入させる。ＰチャネルＭＯＳトランジスタ３１，３２は、ＰチャネルＭＯＳトランジスタ２０に流れる電流のＷ３２／Ｗ３１倍の電流をノードＮ１９から流出させる。
【００３５】
また、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ１８，３０，２０，３１を介して接地電位ＧＮＤのラインに貫通電流が流れないように、ＮチャネルＭＯＳトランジスタ２８のしきい値電圧よりもＮチャネルＭＯＳトランジスタ３０のしきい値電圧の方が大きな値に設定されるとともに、ＰチャネルＭＯＳトランジスタ１７のしきい値電圧よりもＭＯＳトランジスタ２０のしきい値電圧の方が大きな値に設定されている。これにより、出力電位ＶＯが下限値ＶＬ＝ＶＲ０／２−ΔＶ１から上限値ＶＨ＝ＶＲ０／２＋ΔＶ２の不感帯にある場合は、ＭＯＳトランジスタ３０，２０はともに非導通になる。
【００３６】
内部電源電位ＶＯが上限値ＶＨよりも高くなると、ＰチャネルＭＯＳトランジスタ１６の抵抗値が高くなるとともにＮチャネルＭＯＳトランジスタ２９の抵抗値が低くなり、ＭＯＳトランジスタ１７，２０，２８，３０のゲート電位が低下してＰチャネルＭＯＳトランジスタ２０が導通し、内部電源電位ＶＯが低下する。
【００３７】
内部電源電位ＶＯが下限値ＶＬよりも低くなると、ＰチャネルＭＯＳトランジスタ１６の抵抗値が低くなるとともにＮチャネルＭＯＳトランジスタ２９の抵抗値が高くなり、ＭＯＳトランジスタ１７，２０，２８，３０のゲート電位が上昇してＮチャネルＭＯＳトランジスタ３０が導通し、内部電源電位ＶＯが上昇する。したがって、内部電源電位ＶＯは、下限値ＶＬと上限値ＶＨの間の電位に保持される。
【００３８】
モニタ電位発生回路３は、制御電位発生回路４のレプリカ回路であり、ノードＮ１３と接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ１４、ＮチャネルＭＯＳトランジスタ２６、ＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２７を含む。ＭＯＳトランジスタ１４，２７のゲートは、ＭＯＳトランジスタ２６と１５の間のノードＮ２６に接続される。ノードＮ２６に現れる電位が、モニタ電位ＶＭとなる。ＮチャネルＭＯＳトランジスタ２６のゲートはそのドレインに接続され、ＰチャネルＭＯＳトランジスタ１５のゲートはそのドレインに接続される。
【００３９】
ＰチャネルＭＯＳトランジスタ１４と１６のトランジスタサイズの比Ｗ１４／Ｗ１６と、ＮチャネルＭＯＳトランジスタ２６と２８のトランジスタサイズの比Ｗ２６／Ｗ２８と、ＰチャネルＭＯＳトランジスタ１５と１７のトランジスタサイズの比Ｗ１５／Ｗ１７と、ＮチャネルＭＯＳトランジスタ２７と２９のトランジスタサイズの比Ｗ２７／Ｗ２９とは、互いに等しい。したがって、ＶＭ＝ＶＣ＝ＶＯとなる。
【００４０】
上述したように、ＶＣＣ１発生回路２は、ＶＭ＝ＶＣ＝ＶＲ０／２になるようにＶＣＣ１を制御する。したがって、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータすなわちＭＯＳトランジスタ１４，１５，２６，２７のトランジスタパラメータが設計値どおりにならず、ＶＣ＝ＶＯ＝ＶＣＣ１／２＋ΔＶになったとしても、ＶＯ＝ＶＲ０／２となる。したがって、内部電源電位ＶＯを正確に制御することができる。
【００４１】
なお、図２に示すように、分圧回路１およびＶＣＣ１発生回路２をそれぞれ参照電位発生回路３４および演算増幅器３５で置換してもよい。参照電位発生回路３４は、参照電位ＶＲ０に基づいて参照電位ＶＲ１＝ＶＲ０／Ｋ（ただし、Ｋは正の実数である）を生成する。演算増幅器３５の非反転入力端子は参照電位ＶＲ１を受け、その反転入力端子はモニタ電位ＶＭを受け、その出力端子はＰチャネルＭＯＳトランジスタ１４，１６のソースに接続される。演算増幅器３５は、モニタ電位ＶＭが参照電位ＶＲ１に一致するようにＶＣＣ１を制御する。この変更例では、ＶＯ＝ＶＲ１となる。
【００４２】
また、図３に示すように、さらに参照電位発生回路３４を除去し、駆動回路５を駆動回路３６で置換してもよい。駆動回路３６は、駆動回路５のＰチャネルＭＯＳトランジスタ１８，１９およびＮチャネルＭＯＳトランジスタ３１，３２を除去し、ＭＯＳトランジスタ３０，２０のソースをそれぞれ外部電源電位ＶＣＣ０のラインおよび接地電位ＧＮＤのラインに接続したものである。この変更例では、ＶＯ＝ＶＲ０となる。また、ＭＯＳトランジスタ１８，１９，３１，３２を除去したので、内部電源電位ＶＯの電流駆動力が小さくなるが、レイアウト面積が小さくて済む。
【００４３】
［実施の形態２］
図４は、この発明の実施の形態２による内部電源電位発生回路の構成を示す回路図である。図４において、この内部電源電位発生回路は、下限電位比較回路４１、上限電位比較回路４２、インバータ４３，４４、ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ６４を備える。
【００４４】
下限電位比較回路４１は、ＰチャネルＭＯＳトランジスタ４５，４６およびＮチャネルＭＯＳトランジスタ５５〜５７を含む。ＰチャネルＭＯＳトランジスタ４５，４６は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ４５，Ｎ４６との間に接続され、それらのゲートはともにノードＮ４５に接続される。ＰチャネルＭＯＳトランジスタ４５と４６は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ５５，５６は、それぞれノードＮ４５，Ｎ４６とノードＮ５７との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ０および内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ５７は、ノードＮ５７と接地電位ＧＮＤのラインとの間に接続され、そのゲートは固定電位ＶＦ０を受ける。ＮチャネルＭＯＳトランジスタ５７は、定電流源を構成する。ＭＯＳトランジスタ４５，４６，５５〜５７は、差動増幅器を構成する。ノードＮ４６に現われる信号は、この下限電位比較回路４１の出力信号ＶＣ１となる。
【００４５】
ＰチャネルＭＯＳトランジスタ４５と４６のトランジスタサイズの比Ｗ４５／Ｗ４６は、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズの比Ｗ５５／Ｗ５６よりも大きい。たとえば、ＭＯＳトランジスタ４５，４６，５５のチャネル幅Ｗ４５，Ｗ４６，Ｗ５５は互いに等しく、ＭＯＳトランジスタ５６のチャネル幅Ｗ５６はＷ４５＝Ｗ４６＝Ｗ５５よりも大きい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも小さくなり、内部電源電位ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１になったときにＩ４６＝Ｉ５６となる。
【００４６】
したがって、内部電源電位ＶＯが下限値ＶＬよりも高い場合はＰチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも小さくなって出力信号ＶＣ１は「Ｌ」レベルになり、内部電源電位ＶＯが下限値ＶＬよりも低い場合はＩ４６がＩ５６よりも大きくなって出力信号ＶＣ１は「Ｈ」レベルになる。
【００４７】
上限電位比較回路４２は、ＰチャネルＭＯＳトランジスタ４７〜４９およびＮチャネルＭＯＳトランジスタ５８，５９を含む。ＰチャネルＭＯＳトランジスタ４７は、外部電源電位ＶＣＣ０のラインとノードＮ４７との間に接続され、そのゲートは固定電位ＶＦ１を受ける。ＰチャネルＭＯＳトランジスタ４７は、定電流源を構成する。ＰチャネルＭＯＳトランジスタ４８，４９は、それぞれノードＮ４７とノードＮ４８，Ｎ４９との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ０および内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ５８，５９は、それぞれノードＮ４８，Ｎ４９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ４８に接続される。ＮチャネルＭＯＳトランジスタ５８と５９は、カレントミラー回路を構成する。ＭＯＳトランジスタ４７〜４９，５８，５９は、差動増幅器を構成する。ノードＮ４９に現われる信号が、この上限電位比較回路４２の出力信号ＶＣ２となる。
【００４８】
ＰチャネルＭＯＳトランジスタ４８と４９のトランジスタサイズの比Ｗ４８／Ｗ４９は、ＮチャネルＭＯＳトランジスタ５８と５９のトランジスタサイズの比Ｗ５８／Ｗ５９よりも小さい。たとえばＭＯＳトランジスタ４８，５８，５９のチャネル幅Ｗ４８，Ｗ５８，Ｗ５９は等しく、ＭＯＳトランジスタ４９のチャネル幅Ｗ４９はそれらのチャネル幅Ｗ４８＝Ｗ５８＝Ｗ５９よりも大きい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも大きくなり、ＶＯが上限値ＶＨ＝ＶＲ０＋ΔＶ２になったときにＩ４９＝Ｉ５９となる。
【００４９】
したがって、内部電源電位ＶＯが上限値ＶＨよりも高い場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも小さくなって出力信号ＶＣ２が「Ｌ」レベルになり、ＶＯが上限値ＶＨよりも低い場合はＩ４９がＩ５９よりも大きくなって出力信号ＶＣ２が「Ｈ」レベルになる。
【００５０】
インバータ４３は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ６０〜６２を含む。ＭＯＳトランジスタ５０，６０のゲートは、下限電位比較回路４１の出力信号ＶＣ１を受ける。ＮチャネルＭＯＳトランジスタ６１のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ６１は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ６１は、インバータ４３のしきい値電位を信号ＶＣ１の電位変動幅の中間レベルに設定し、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５０，６０〜６２を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止するために設けられている。ＮチャネルＭＯＳトランジスタ６２のゲートは、固定電位ＶＦ０を受ける。ＮチャネルＭＯＳトランジスタ６２は、電流制限素子を構成し、ＭＯＳトランジスタ５４，６４が同時に導通するのを防止する。ＭＯＳトランジスタ５０と６０の間のノードに現れる信号が、インバータ４３の出力信号ＶＣ３となる。
【００５１】
信号ＶＣ１が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５０が導通するとともにＮチャネルＭＯＳトランジスタ６０が非導通になり、出力信号ＶＣ３は「Ｈ」レベルになる。信号ＶＣ１が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５０が非導通になるとともにＮチャネルＭＯＳトランジスタ６０が導通し、出力信号ＶＣ３は「Ｌ」レベルになる。
【００５２】
インバータ４４は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５１〜５３およびＮチャネルＭＯＳトランジスタ６３を含む。ＰチャネルＭＯＳトランジスタ５１のゲートは、固定電位ＶＦ１を受ける。ＰチャネルＭＯＳトランジスタ５１は、電流制限素子を構成し、ＭＯＳトランジスタ５４，６４が同時に導通するのを防止する。ＰチャネルＭＯＳトランジスタ５２のゲートは、そのドレインに接続される。ＰチャネルＭＯＳトランジスタ５２は、ダイオード素子を構成する。ＰチャネルＭＯＳトランジスタ５２は、インバータ４４のしきい値電位を信号ＶＣ２の電位変動幅の中間レベルに設定し、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５１〜５３，６３を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止するために設けられている。ＭＯＳトランジスタ５３，６３のゲートは、上限電位比較回路４２の出力信号ＶＣ２を受ける。ＭＯＳトランジスタ５３と６３の間のノードに現れる信号は、インバータ４４の出力信号ＶＣ４となる。
【００５３】
信号ＶＣ２が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５３が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通になり、出力信号ＶＣ４は「Ｈ」レベルになる。信号ＶＣ２が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５３が非導通になるとともにＮチャネルＭＯＳトランジスタ６３が導通し、出力信号ＶＣ４は「Ｌ」レベルになる。
【００５４】
ＰチャネルＭＯＳトランジスタ５４は、外部電源電位ＶＣＣ０のラインと出力ノードＮ５４との間に接続され、そのゲートはインバータ４３の出力信号ＶＣ３を受ける。ＰチャネルＭＯＳトランジスタ５４は、プルアップドライバを構成する。ＮチャネルＭＯＳトランジスタ６４は、出力ノードＮ５４と接地電位ＧＮＤのラインとの間に接続され、そのゲートはインバータ４４の出力信号ＶＣ４を受ける。出力ノードＮ５４の電位が内部電源電位ＶＯとなる。
【００５５】
次に、この内部電源電位発生回路の動作について説明する。内部電源電位ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１と上限値ＶＨ＝ＶＲ０＋ΔＶ２の間の不感帯にある場合は、下限電位比較回路４１の出力信号ＶＣ１が「Ｌ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ５４が非導通になる。また、上限電位比較回路４２の出力信号ＶＣ２が「Ｈ」レベルになり、インバータ４４の出力信号ＶＣ４が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ６４が非導通になる。したがって、出力ノードＮ５４はハイインピーダンス状態にされる。
【００５６】
内部電源電位ＶＯが下限値ＶＬよりも低くなると、下限電位比較回路４１の出力信号ＶＣ１が「Ｈ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ５４が導通し、外部電源電位ＶＣＣ０のラインからＰチャネルＭＯＳトランジスタ５４を介してノードＮ５４に電流が流入し、内部電源電位ＶＯが上昇する。このとき、上限電位比較回路４２の出力信号は「Ｈ」レベルのまま変化せず、ＰチャネルＭＯＳトランジスタ６４は非導通状態に保持される。
【００５７】
内部電源電位ＶＯが上限値ＶＨよりも高くなると、上限値比較回路４２の出力信号ＶＣ２が「Ｌ」レベルになり、インバータ４４の出力信号ＶＣ４が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ６４が導通し、出力ノードＮ５４から接地電位ＧＮＤのラインに電流が流出し、内部電源電位ＶＯが低下する。また、下限電位比較回路４１の出力信号ＶＣ１が「Ｌ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ５４が非導通になる。このとき、ＰチャネルＭＯＳトランジスタ５１を設けたので、信号ＶＣ４が「Ｌ」レベルから「Ｈ」レベルに変化する時間よりも、信号ＶＣ３が「Ｌ」レベルから「Ｈ」レベルになる時間の方が短くなり、ＭＯＳトランジスタ５４，６４が同時に導通することが防止される。したがって、内部電源電位ＶＯは下限値ＶＬと上限値ＶＨの間の電位に保持される。
【００５８】
この実施の形態２では、下限電位比較回路４１におけるトランジスタサイズの比Ｗ４５／Ｗ４６，Ｗ５５／Ｗ５６を調整して下限値ＶＬを設定し、上限電位比較回路４２におけるトランジスタサイズの比Ｗ４８／Ｗ４９，Ｗ５８／Ｗ５９を調整して上限値ＶＨを設定するので、不感帯を容易かつ正確に設定することができる。
【００５９】
以下、この実施の形態２の種々の変更例について説明する。図５の変更例では、分圧回路６５が追加される。分圧回路６５は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ６６，６７を含む。ＮチャネルＭＯＳトランジスタ６６のゲートは、参照電位ＶＲ０を受ける。ＮチャネルＭＯＳトランジスタ６７のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ６６と６７の間のノードには、参照電位ＶＲ０の１／２の電位ＶＲ１＝ＶＲ０／２が現れる。参照電位ＶＲ１は、参照電位ＶＲ０の代わりに下限電位比較回路４１および上限電位比較回路４２に与えられる。この変更例では、内部電源電位ＶＯは下限値ＶＬ＝ＶＲ１−ΔＶ１と上限値ＶＨ＝ＶＲ１＋ΔＶ２との間の電位に保持される。
【００６０】
図６の変更例では、分圧回路６５と２つの内部電源電位発生回路６８，６９とが設けられる。分圧回路６５は、図５で説明したとおり、参照電位ＶＲ０に基づいて参照電位ＶＲ１＝ＶＲ０／２を生成する。内部電源電位発生回路６８は、図３で示した内部電源電位発生回路と同じであり、参照電位ＶＲ１に基づいて内部電源電位ＶＯを生成する。内部電源電位発生回路６９は、図４で示した内部電源電位発生回路と同じ構成であり、参照電位ＶＲ１に基づいて内部電源電位ＶＯを生成する。内部電源電位発生回路６８と６９は、並列接続される。
【００６１】
内部電源電位発生回路６８は、図７（ａ）の曲線Ａに示すように、不感帯Ａ１の幅が比較的大きくなる一方、出力電位ＶＯが参照電位ＶＲ１から大きく外れた場合でも大きな電流駆動力を有する。内部電源電位発生回路６９は、図７（ａ）の曲線Ｂに示すように、不感帯Ｂ１の幅が小さく正確に設定される一方、出力電位ＶＯが参照電位ＶＲ１から外れた場合の電流駆動力が小さい。図６で示した内部電源電位発生回路は、内部電源電位発生回路６８と６９の特性を合成した特性を有し、図７（ｂ）の曲線Ｃに示すように、不感帯Ｃ１の幅は小さく正確に設定され、かつ出力電位ＶＯが参照電位ＶＲ１から大きく外れた場合でも大きな電流駆動力を有する。なお、このように内部電源電位発生回路６８と６９を並列接続するためには、内部電源電位発生回路６８，６９の不感帯Ａ１，Ｂ１の中心を一致させる必要がある。これは、内部電源電位ＶＯを正確に制御することができるという本願発明の特有の効果によって可能となった。
【００６２】
図８の変更例は、図４の内部電源電位発生回路の下限電位比較回路４１および上限電位比較回路４２のそれぞれを下限電位比較回路４１′および上限電位比較回路４２′で置換し、インバータ４３，４４を除去したものである。下限電位比較回路４１′では、ＭＯＳトランジスタ５５，５６のゲートはそれぞれ出力電位ＶＯおよび参照電位ＶＲ０を受け、信号ＶＣ１はＰチャネルＭＯＳトランジスタ５４のゲートに直接与えられる。ＰチャネルＭＯＳトランジスタ４５と４６のトランジスタサイズの比Ｗ４５／Ｗ４６は、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズの比Ｗ５５／Ｗ５６よりも小さく設定されている。たとえば、ＭＯＳトランジスタ４５，４６，５５のチャネル幅Ｗ４５，４６，５５は等しく、ＭＯＳトランジスタ５６のチャネル幅Ｗ５６はＷ４５＝Ｗ４６＝Ｗ５５よりも小さい。
【００６３】
このため、ＶＯ＝ＶＲ０の場合は、ＮチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも大きくなり、ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１になったときにＩ４６＝Ｉ５６になる。したがって、ＶＯが下限値ＶＬよりも高い場合は、Ｉ４６＞Ｉ５６になって信号ＶＣ１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ５４が非導通になる。ＶＯが下限値ＶＬよりも低い場合は、Ｉ４６＜Ｉ５６になって信号ＶＣ１が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ５４が導通する。
【００６４】
上限電位比較回路４２′では、ＭＯＳトランジスタ４８，４９のゲートはそれぞれ出力電位ＶＯおよび参照電位ＶＲ０を受け、信号ＶＣ２はＮチャネルＭＯＳトランジスタ６４のゲートに直接与えられる。ＰチャネルＭＯＳトランジスタ４８と４９のトランジスタサイズの比Ｗ４８／Ｗ４９は、ＮチャネルＭＯＳトランジスタ５８と５９のトランジスタサイズの比Ｗ５８／Ｗ５９よりも大きく設定されている。たとえば、ＭＯＳトランジスタ４８，５８，５９のチャネル幅Ｗ４８，Ｗ５８，Ｗ５９は等しく、ＭＯＳトランジスタ４９のチャネル幅Ｗ４９はそれらのチャネル幅Ｗ４８＝Ｗ５８＝Ｗ５９よりも小さい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも小さくなり、ＶＯが上限値ＶＨ＝ＶＲ０＋ΔＶ２になったときにＩ４９＝Ｉ５９となる。
【００６５】
したがって、ＶＯが上限値ＶＨよりも高い場合は、Ｉ４９＞Ｉ５９になって信号ＶＣ２が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が導通する。ＶＯが上限値ＶＨよりも低い場合は、Ｉ４９＜Ｉ５９になって信号ＶＣ２が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が非導通になる。この変更例では、信号ＶＣ１，ＶＣ２がインバータ４３，４４を介さずにＭＯＳトランジスタ５４，６４のゲートに直接入力されるので、ＭＯＳトランジスタ５４，６４はアナログ的に制御される。また、インバータ４３，４４を除去したので、レイアウト面積が小さくて済む。
【００６６】
図９の変更例は、図４の内部電源電位発生回路から上限電位比較回路４２、インバータ４４およびＮチャネルＭＯＳトランジスタ６４を除去したものである。出力ノードＮ５４から負荷回路（図示せず）を介して接地電位ＧＮＤのラインに常時電流が流出している場合に、使用可能となる。この場合は、上限電位比較回路４２、インバータ４４およびＮチャネルＭＯＳトランジスタ６４の分だけレイアウト面積が小さくて済む。なお、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズを同じにしてもよい。
【００６７】
また、図６の変更例において、内部電源電位発生回路６９を図９で示した内部電源電位発生回路で置換すれば、図１０に示すような電流駆動力の内部電源電位発生回路が構成される。この場合は、出力ノードＮ５４の放電能力よりも充電能力の方が大きな内部電源電位発生回路を構成することができる。
【００６８】
図１１の変更例は、図４の内部電源電位発生回路のインバータ４３，４４をそれぞれインバータ７１，７２で置換したものである。インバータ７１は、インバータ４３においてＮチャネルＭＯＳトランジスタ６１を除去し、ＮチャネルＭＯＳトランジスタ６０のソースとＮチャネルＭＯＳトランジスタ６２のドレインを接続したものである。インバータ７２は、インバータ４４においてＮチャネルＭＯＳトランジスタ５２を除去し、ＰチャネルＭＯＳトランジスタ５１のドレインとＰチャネルＭＯＳトランジスタ５３のソースを接続したものである。この変更例では、ＭＯＳトランジスタ６１，５２を除去したので、インバータ７１，７２の出力信号ＶＣ３，ＶＣ４の各々が外部電源電位ＶＣＣ０と接地電位ＧＮＤの間で振幅する。したがって、ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ６４の電流駆動力が増大する。
【００６９】
図１２の変更例は、図１１の内部電源電位発生回路にＰチャネルＭＯＳトランジスタ７３を追加したものである。ＰチャネルＭＯＳトランジスタ７３は、ＰチャネルＭＯＳトランジスタ５４のドレインと出力ノードＮ５４の間に接続され、そのゲートはインバータ７２の出力信号ＶＣ４を受ける。信号ＶＣ４が「Ｌ」レベルの場合はＰチャネルＭＯＳトランジスタ７３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、信号ＶＣ４が「Ｈ」レベルの場合はＰチャネルＭＯＳトランジスタ７３が非導通になるとともにＮチャネルＭＯＳトランジスタ６４が導通する。この変更例では、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５４，７３，６４を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。
【００７０】
図１３の変更例は、図１１の内部電源電位発生回路にＯＲゲート７４を追加したものである。ＯＲゲート７４は、インバータ７１，７２の出力信号ＶＣ３，ＶＣ４を受け、その出力信号はＰチャネルＭＯＳトランジスタ５４のゲートに与えられる。信号ＶＣ３，ＶＣ４のうちの少なくとも一方の信号が「Ｈ」レベルになるとＰチャネルＭＯＳトランジスタ５４は非導通になる。この変更例でも、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５４，７３，６４を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。
【００７１】
図１４の変更例は、図４の内部電源電位発生回路に降圧回路（ＶＤＣ）７５を追加したものである。降圧回路７５は、外部電源電位ＶＣＣ０を降圧して内部電源電位ＶＣＣＳを生成し、その内部電源電位ＶＣＣＳをＰチャネルＭＯＳトランジスタ５４のソースに与える。降圧回路７５の電流駆動力は、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルの場合は小さくなり、信号ＶＣ３が「Ｌ」レベルの場合は大きくなる。すなわち、降圧回路７５は、図１５に示すように、演算増幅器８０，８１、インバータ８２、ＮチャネルＭＯＳトランジスタ８３、ＰチャネルＭＯＳトランジスタ８４〜８６およびキャパシタ８７を含む。
【００７２】
ＰチャネルＭＯＳトランジスタ８５，８６は、外部電源電位ＶＣＣ０のラインとＰチャネルＭＯＳトランジスタ５４のソース（ノードＮ８５）との間に並列接続される。ＰチャネルＭＯＳトランジスタ８５のトランジスタサイズは、ＰチャネルＭＯＳトランジスタ８６のトランジスタサイズよりも大きい。演算増幅器８１の非反転入力端子は参照電位ＶＲＳを受け、その反転入力端子はノードＮ８５に接続され、その出力端子はＰチャネルＭＯＳトランジスタ８６のゲートに接続される。演算増幅器８１は、ノードＮ８５の電位が参照電位ＶＲＳに一致するようにＰチャネルＭＯＳトランジスタ８６のゲート電位を制御する。
【００７３】
演算増幅器８０の非反転入力端子は参照電位ＶＲＳを受け、その反転入力端子はノードＮ８５に接続され、その出力信号はＰチャネルＭＯＳトランジスタ８５のゲートに入力される。ＮチャネルＭＯＳトランジスタ８３は演算増幅器８３の接地ノードと接地電位ＧＮＤのラインとの間に接続され、ＰチャネルＭＯＳトランジスタ８４は外部電源電位ＶＣＣ０のラインとＰチャネルＭＯＳトランジスタ８５のゲートとの間に接続される。インバータ４３の出力信号ＶＣ３はインバータ８２を介してＭＯＳトランジスタ８３，８４のゲートに入力される。キャパシタ８７は、ノードＮ８５と接地電位ＧＮＤのラインとの間に接続され、ノードＮ８５の電位ＶＣＣＳを安定化させる。
【００７４】
信号ＶＣ３が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が非導通になり、演算増幅器８０が非活性化されるとともにＰチャネルＭＯＳトランジスタ８４が導通し、ＰチャネルＭＯＳトランジスタ８５のゲートは「Ｈ」レベルに固定され、ＰチャネルＭＯＳトランジスタ８５が非導通になって降圧回路７５の電流駆動力が小さくなる。信号ＶＣ３が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が導通し、演算増幅器８０が活性化されるとともにＰチャネルＭＯＳトランジスタ８４が非導通になり、演算増幅器８０はノードＮ８５が参照電位ＶＲＳに一致するようにＰチャネルＭＯＳトランジスタ８４のゲート電位を制御し、降圧回路７５の電流駆動力が大きくなる。この変更例では、ＰチャネルＭＯＳトランジスタ５４を導通させる場合のみ降圧回路７５の電流駆動力を大きくし、ＰチャネルＭＯＳトランジスタ５４を非導通にする場合は降圧回路７５の電流駆動力を小さくするので、降圧回路７５の消費電力が小さくて済む。
【００７５】
［実施の形態３］
図１６は、この発明の実施の形態３によるＤＲＡＭの全体構成を示すブロック図である。図１６において、このＤＲＡＭは、内部電源電位発生回路９１、クロック発生回路９２、行および列アドレスバッファ９３、行デコーダ９４、列デコーダ９５、メモリマット９６、入力バッファ９９および出力バッファ１００を備え、メモリマット９６はメモリアレイ９７およびセンスアンプ＋入出力制御回路９８を含む。
【００７６】
内部電源電位発生回路９１は、外部から与えられる電源電位ＶＣＣ０、接地電位ＧＮＤおよび参照電位ＶＲ０に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，ＶＯを生成し、ＤＲＡＭ全体に供給する。すなわち内部電源電位発生回路９１は、図１７に示すように、ＶＰＰ発生回路１０１、ＶＤＤＳ発生回路１０２およびＶＲ０／２発生回路１０３を含む。ＶＰＰ発生回路１０は、外部電源電位ＶＣＣ０および内部電源電位ＶＤＤＳに基づいて、ワード線ＷＬの選択レベルとして用いられる内部電源電位ＶＰＰを生成する。内部電源電位ＶＰＰは、ＶＤＤＳ＋２Ｖｔｈｎに維持される。ＶＤＤＳ発生回路１０２は、外部電源電位ＶＣＣ０および参照電位ＶＲ０に基づいて、センスアンプ１１２用の内部電源電位ＶＤＤＳを生成する。内部電源電位ＶＤＤＳは、ＶＲ０に維持される。
【００７７】
ＶＲ０／２発生回路１０３は、図６で示した内部電源電位発生回路と同じ構成であり、外部電源電位ＶＣＣ０および参照電位ＶＲ０に基づいて、ビット線プリチャージ電位ＶＢＬおよびセルプレート電位ＶＣＰとして用いられる内部電源電位ＶＯを生成する。内部電源電位ＶＯは、ＶＲ０／２に維持される。
【００７８】
クロック発生回路９２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ全体を制御する。行および列アドレスバッファ９３は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ９４および列デコーダ９５に与える。
【００７９】
メモリアレイ９７は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００８０】
行デコーダ９４は、行および列アドレスバッファ９３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ９７の行アドレスを指定する。列デコーダ９５は、行および列アドレスバッファ９３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ９７の列アドレスを指定する。
【００８１】
センスアンプ＋入出力制御回路９８は、行デコーダ９４および列デコーダ９５によって指定されたアドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、入力バッファ９９および出力バッファ１００に接続される。入力バッファ９９は、書込モード時に、外部制御信号／Ｗに応答して、外部から入力されたデータ信号Ｄｊ（ただし、ｊは０以上の整数である）をデータ入出力線対ＩＯＰを介して選択されたメモリセルに与える。出力バッファ１００は、読出モード時に、外部制御信号／ＯＥに応答して、選択されたメモリセルからの読出データ信号Ｑｊを外部に出力する。
【００８２】
図１８は図１７に示したＤＲＡＭのメモリアレイ９７およびセンスアンプ＋入出力制御回路９８の構成を示す回路ブロック図、図１９は図１７に示したメモリアレイ９７およびセンスアンプ＋入出力制御回路９８のうちの１つの列の構成を詳細に示す回路図である。
【００８３】
図１８および図１９を参照して、メモリアレイ９７は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ１３２と情報記憶用のキャパシタ１３３とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ１３２のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ１３２は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ１３３の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ１３３の他方電極はセルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一方端は、行デコーダ９４に接続される。
【００８４】
センスアンプ＋入出力制御回路９８は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート１１１、センスアンプ１１２およびイコライザ１１３と、ドライバ１１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。列選択ゲート１１１は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ１２１，１２２を含む。ＮチャネルＭＯＳトランジスタ１２１，１２２のゲートは、列選択線ＣＳＬを介して列デコーダ９５に接続される。列デコーダ９５によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ１２１，１２２が導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００８５】
センスアンプ１１２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１１２との間に接続されたＮチャネルＭＯＳトランジスタ１２３，１２４と、それぞれビット線ＢＬ，／ＢＬとノードＮ１１２′との間に接続されたＰチャネルＭＯＳトランジスタ１２５，１２６とを含む。ＭＯＳトランジスタ１２３，１２５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ１２４，１２６のゲートはともにビット線ＢＬに接続される。ドライバ１１４は、ノードＮ１１２と接地電位ＧＮＤのラインとの間に接続されたＮチャネルＭＯＳトランジスタ１２７と、ノードＮ１１２′と内部電源電位ＶＤＤＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ１２８とを含む。ＭＯＳトランジスタ１２７，１２８のゲートは、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、ＭＯＳトランジスタ１２７，１２８が導通し、ノードＮ１１２，Ｎ１１２′がそれぞれ接地電位ＧＮＤおよび内部電源電位ＶＤＤＳになり、センスアンプ１１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内部電源電圧ＶＤＤＳに増幅する。
【００８６】
イコライザ１１３は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ１２９と、それぞれビット線ＢＬ，／ＢＬとノードＮ１１３′との間に接続されたＮチャネルＭＯＳトランジスタ１３０，１３１とを含む。ＮチャネルＭＯＳトランジスタ１２９〜１３１のゲートはともにノードＮ１１３に接続される。ノードＮ１１３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１１３′はビット線プリチャージ電位ＶＢＬ（＝ＶＯ＝ＶＲ０／２）を受ける。イコライザ１１３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線プリチャージ電位ＶＢＬにイコライズする。
【００８７】
次に、図１６〜図１９で示したＤＲＡＭの動作について説明する。書込モード時においては、列デコーダ９５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１１が導通する。
【００８８】
入力バッファ９９は、信号／Ｗに応答して、外部から与えられた書込データ信号Ｄｊをデータ入出力線対ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データ信号Ｄｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ９４によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位ＶＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳトランジスタ１３２が導通する。選択されたメモリセルＭＣのキャパシタ１３３には、ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えられる。
【００８９】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イコライザ１１３のＮチャネルＭＯＳトランジスタ１２９〜１３１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ９４によって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これに応じて、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ１３３の電荷量に応じて微小量だけ変化する。
【００９０】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ１２４，１２５の抵抗値がＭＯＳトランジスタ１２３，１２６の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤＳ）まで引き上げられるとともにビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＧＮＤ）まで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ１２３，１２６の抵抗値がＭＯＳトランジスタ１２４，１２５の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられるとともにビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００９１】
次いで、列デコーダ９５によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１１１およびデータ入出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与えられる。出力バッファ１００は、信号／ＯＥに応答して、読出データ信号Ｑｊを外部に出力する。
【００９２】
この実施の形態３では、ビット線プリチャージ電位ＶＢＬおよびセルプレート電位ＶＣＰをＶＲ０／２に正確に制御することができる。
【００９３】
なお、従来は図２０に示すように、中間電位発生回路であるＶＤＤＳ発生回路１５０によってセンスアンプ１１２用の内部電源電位ＶＤＤＳの１／２の電位ＶＯ＝ＶＤＤＳ／２を生成していた。したがって、従来技術の欄でも述べたように、ＶＯをＶＲ０／２に一致させることが困難になってきた。しかし、この実施の形態３に従えば、ＶＯをＶＲ／２に正確に一致させることができ、データ信号の読出しを正確に行うことができる。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
以上のように、この発明に係る電位発生回路では、駆動回路と、制御電位発生回路と、モニタ電位発生回路と、電流供給回路とが設けられる。駆動回路は、その第１の電極が第１の電源電位のライン、もしくは第１の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位のライン、もしくは第２の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第２の導電形式の第２のトランジスタとを含む。制御電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が出力ノードに接続され、その第２の電極が第１のトランジスタの入力電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が出力ノードに接続され、その第２の電極が第２のトランジスタの入力電極に接続された第１の導電形式の第４のトランジスタと、第３および第４のトランジスタの第２の電極間に直列接続された第１および第２のダイオード素子とを含み、出力ノードの電位が第１および第２のダイオード素子間の第２のノードの電位に一致するように第１および第２のトランジスタを制御する。モニタ電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が第３のノードに接続された第２の導電形式の第５のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が第３のノードに接続された第１の導電形式の第６のトランジスタと、第５のトランジスタの第２の電極と第３のノードとの間に接続された第３のダイオード素子と、第３のノードと第６のトランジスタの第２の電極との間に接続された第４のダイオード素子とを含み、第３のノードからモニタ電位を出力する。電流供給回路は、モニタ電位が参照電位に一致するように第１のノードに電流を供給する。したがって、モニタ電位が参照電位に一致すると、第２のノードの電位も参照電位になり、さらに出力ノードの電位も参照電位になる。よって、出力ノードの電位を参照電位に正確に一致させることができる。
【００９６】
好ましくは、第１のダイオード素子は、その第１の電極および入力電極が第３のトランジスタの第２の電極に接続された第１の導電形式の第７のトランジスタを含む。第２のダイオード素子は、その第１の電極が第７のトランジスタの第２の電極に接続され、その入力電極および第２の電極が第４のトランジスタの第２の電極に接続された第２の導電形式の第８のトランジスタを含む。第３のダイオード素子は、その第１の電極および入力電極が第５のトランジスタの第２の電極に接続され、その第２の電極が第３のノードに接続された第１の導電形式の第９のトランジスタを含む。第４のダイオード素子は、その第１の電極が第３のノードに接続され、その入力電極および第２の電極が第６のトランジスタの第２の電極に接続された第２の導電形式の第１０のトランジスタを含む。第３および第５のトランジスタのサイズの比と、第４および第６のトランジスタのサイズの比と、第７および第９のトランジスタのサイズの比と、第８および第１０のトランジスタのサイズの比とは、互いに等しい。この場合は、モニタ電位発生回路は、制御電位発生回路のレプリカ回路となる。
【００９７】
また好ましくは、さらに、第１および第２のカレントミラー回路が設けられる。第１のカレントミラー回路は、第１の電源電位のラインに接続されたトランジスタであって、第１の電源電位のラインと第１のトランジスタの第１の電極との間に介挿され、その入力電極が第１のトランジスタの第１の電極に接続された第２の導電形式の第１１のトランジスタと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１１のトランジスタの入力電極に接続された第２の導電形式の第１２のトランジスタとを含み、第１のトランジスタに流れる電流に応じた値の電流を第１の電源電位のラインから第１２のトランジスタを介して出力ノードに流入させる。第２のカレントミラー回路は、第２の電源電位のラインに接続されたトランジスタであって、第２のトランジスタの第１の電極と第２の電源電位のラインとの間に介挿され、その入力電極が第２のトランジスタの第１の電極に接続された第１の導電形式の第１３のトランジスタと、出力ノードと第２の電源電位のラインとの間に接続され、その入力電極が第１３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタとを含み、第２のトランジスタに流れる電流に応じた値の電流を出力ノードから第１４のトランジスタを介して第２の電源電位のラインに流出させる。この場合は、電位発生回路の電流駆動力が増大する。
【００９８】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。この場合は、出力ノードの電位は所定の電位に基づいて制御される。
【００９９】
また好ましくは、さらに、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１５および第１６のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路と、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１７および第１８のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路と、第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる駆動回路とが設けられる。この場合は、不感帯の幅を精度良く設定することができ、かつ出力電位が参照電位から大きく外れた場合でも大きな電流駆動力を得ることができる。
【０１００】
また、この発明に係る他の電位発生回路では、第１の比較回路、第２の比較回路および駆動回路が設けられる。第１の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１および第２のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する。第２の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第３および第４のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い電源電位との電位差に応じたレベルの第２の信号を出力する。駆動回路は、第１および第２の比較回路からの第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる。したがって、第１の比較回路の第１のオフセット電圧を設定することによって下限電位を設定することができ、第２の比較回路の第２のオフセット電圧を設定することによって上限電位を設定することができ、下限電位と上限電位の間が不感帯となるので、不感帯幅を精度よく設定することができる。
【０１０１】
好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第１のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第１のトランジスタに流れる電流に応じた値の電流を第２のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第２のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第３のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第３のトランジスタに流れる電流に応じた値の電流を第４のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第４のトランジスタの第２の電極から第２の信号が出力される。この場合は、トランジスタのサイズの比を設定することにより、第１および第２のオフセット電圧を容易かつ精度よく設定することができる。
【０１０２】
また好ましくは、駆動回路は、第１の信号の反転信号を出力する第１のインバータと、第２の信号の反転信号を出力する第２のインバータと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１のインバータの出力信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２のインバータの出力信号を受ける第１の導電形式の第１０のトランジスタとを含む。この場合は、第１および第２のインバータの出力信号はデジタル信号となり、第９および第１０のトランジスタはオンオフ制御される。
【０１０３】
また好ましくは、第１のインバータは、その第１の電極が第１の電源電位のラインに接続され、その第２の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第２の導電形式の第１１のトランジスタと、その第１の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第１の導電形式の第１２のトランジスタと、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、第１２のトランジスタに流れる電流を制限する第１の電流制限素子とを含む。第２のインバータは、その第１の電極が第２の電源電位のラインに接続され、その第２の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１３のトランジスタと、その第１の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第２の導電形式の第１４のトランジスタと、第１４のトランジスタの第２の電極と第１の電源電位のラインとの間に接続され、第１４のトランジスタに流れる電流を制限する第２の電流制限素子とを含む。この場合は、第９および第１０のトランジスタが同時に導通するのを防止することができる。
【０１０４】
また好ましくは、第１のインバータは、さらに、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に第１の電流制限素子と直列接続され、第１のインバータのしきい値電圧を調整する第１のダイオード素子を含む。第２のインバータは、さらに、第１の電源電位のラインと第１４のトランジスタの第２の電極との間に第２の電流制限素子と直列接続され、第２のインバータのしきい値電圧を調整する第２のダイオード素子を含む。この場合は、第１および第２のインバータのしきい値電圧を第１および第２の信号の振幅幅の中心に設定することができる。
【０１０５】
また好ましくは、駆動回路は、さらに、第１の電源電位のラインと出力ノードとの間に第９のトランジスタと直列接続され、第１０のトランジスタの導通時に非導通になるスイッチング素子を含む。この場合は、第９および第１０のトランジスタに貫通電流が流れるのを防止することができる。
【０１０６】
また好ましくは、駆動回路は、さらに、第１および第２のインバータの出力信号の論理和信号を第９のトランジスタの入力電極に与える論理回路を含む。この場合も、第９および第１０のトランジスタに貫通電流が流れるのを防止することができる。
【０１０７】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。この場合は、出力ノードの電位は所定の電位に基づいて制御される。
【０１０８】
また好ましくは、さらに、第１の電源電位よりも低い第３の電源電位を生成し、その電流駆動力が前記第９のトランジスタの導通時に増大する降圧回路が設けられる。第９のトランジスタは、第３の電源電位のラインと出力ノードとの間に接続される。この場合は、第１の電源電位と参照電位との電位差を適値に設定することができる。また第１のトランジスタの非導通時は降圧回路の電流駆動力を小さくするので、消費電力の低減化を図ることができる。
【０１０９】
また好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第２のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第２のトランジスタに流れる電流に応じた値の電流を第１のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第１のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第４のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第４のトランジスタに流れる電流に応じた値の電流を第３のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第３のトランジスタの第２の電極から第２の信号が出力される。この場合は、トランジスタのサイズの比を設定することにより、第１および第２のオフセット電圧を容易かつ精度よく設定することができる。
【０１１０】
また好ましくは、駆動回路は、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１の信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１０のトランジスタとを含む。この場合は、第９および第１０のトランジスタはアナログ的に制御される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による内部電源電位発生回路の構成を示す回路図である。
【図２】 実施の形態１の変更例を示す回路ブロック図である。
【図３】 実施の形態１の他の変更例を示す回路図である。
【図４】 この発明の実施の形態２による内部電源電位発生回路の構成を示す回路図である。
【図５】 実施の形態２の変更例を示す回路図である。
【図６】 実施の形態２の他の変更例を示すブロック図である。
【図７】 図６に示した内部電源電位発生回路の動作を示す図である。
【図８】 実施の形態２のさらに他の変更例を示す回路図である。
【図９】 実施の形態２のさらに他の変更例を示す回路図である。
【図１０】 実施の形態２のさらに他の変更例の動作を示す図である。
【図１１】 実施の形態２のさらに他の変更例を示す回路図である。
【図１２】 実施の形態２のさらに他の変更例を示す回路図である。
【図１３】 実施の形態２のさらに他の変更例を示す回路図である。
【図１４】 実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１５】 図１４に示した降圧回路の構成を示す回路図である。
【図１６】 この発明の実施の形態３によるＤＲＡＭの全体構成を示す回路ブロック図である。
【図１７】 図１６に示した内部電源電位発生回路の構成を示すブロック図である。
【図１８】 図１６に示したメモリマットの構成を示す回路ブロック図である。
【図１９】 図１８に示したメモリマットの構成をより詳細に示す回路図である。
【図２０】 この実施の形態３の効果を説明するためのブロック図である。
【図２１】 従来の内部電源電位発生回路の構成を示す回路図である。
【図２２】 図２１に示した内部電源電位発生回路の動作を示す図である。
【図２３】 従来の内部電源電位発生回路の問題点を説明するための図である。
【符号の説明】
１，６５ 分圧回路、２ ＶＣＣ１発生回路、３ モニタ電位発生回路、４ 制御電位発生回路、５，３６ 駆動回路、１１〜２０，４５〜５４，７３，８４〜８６，１２５，１２６，１２８，１５２〜１５４ ＰチャネルＭＯＳトランジスタ、２１〜３２，５５〜６４，６６，６７，８３，１２１〜１２４，１２７，１２９〜１３３，１５５〜１５７ ＮチャネルＭＯＳトランジスタ、３３，８７，１３３ キャパシタ、３４ 参照電位発生回路、３５，８０，８１，１５１ 演算増幅器、４１ 下限電位比較回路、４２ 上限電位比較回路、４３，４４，７１，７２，８２ インバータ、６８，６９，９１ 内部電源電位発生回路、９２ クロック発生回路、９３ 行および列アドレスバッファ、９４ 行デコーダ、９５ 列デコーダ、９６ メモリマット、９７ メモリアレイ、９８ センスアンプ＋入出力制御回路、９９ 入力バッファ、１００ 出力バッファ、１１１列選択ゲート、１１２ センスアンプ、１１３ イコライザ、１１４ ドライバ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、１０１ ＶＰＰ発生回路、１０２ ＶＤＤＳ発生回路、１０３ ＶＲ０／２発生回路、１５０ ＶＤＤＳ／２発生回路。
【発明の属する技術分野】
この発明は電位発生回路に関し、特に、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置には、消費電力の低減化などを図るため、外部電源電位ＶＣＣ０よりも低い内部電源電位ＶＯを生成するための内部電源電位発生回路が設けられている。
【０００３】
図２１は、そのような内部電源電位発生回路の構成を示す回路図である。図２１において、この内部電源電位発生回路は、演算増幅器１５１、ＰチャネルＭＯＳトランジスタ１５２〜１５４およびＮチャネルＭＯＳトランジスタ１５５〜１５７を含む。演算増幅器１５１は、電圧フォロアを構成し、ノードＮ１５１の電位ＶＤＤＳが参照電位ＶＲ０に一致するように電流を出力する。ＭＯＳトランジスタ１５２，１５５，１５３，１５６は、ノードＮ１５１と接地電位ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ１５７，１５４は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１５５，１５７のゲートはともにＮチャネルＭＯＳトランジスタ１５５のドレインに接続され、ＰチャネルＭＯＳトランジスタ１５３，１５４のゲートはともにＰチャネルＭＯＳトランジスタ１５３のドレインに接続される。ＭＯＳトランジスタ１５２，１５６のゲートは、ＭＯＳトランジスタ１５７と１５４の間の出力ノードＮ１５７に接続される。ノードＮ１５７に現われる電位が、内部電源電位ＶＯとなる。
【０００４】
内部電源電位ＶＯがＶＤＤＳ／２＝ＶＲ０／２のときにＭＯＳトランジスタ１５５と１５３の間のノードＮ１５５の電位ＶＣがＶＤＤＳ／２＝ＶＲ０／２になるように、ＭＯＳトランジスタ１５２，１５５，１５３，１５６のトランジスタパラメータが設定されている。また、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ１５７，１５４を介して接地電位ＧＮＤのラインに貫通電流が流れないように、ＮチャネルＭＯＳトランジスタ１５５のしきい値電圧よりもＮチャネルＭＯＳトランジスタ１５７のしきい値電圧の方が大きな値に設定されるとともに、ＰチャネルＭＯＳトランジスタ１５３のしきい値電圧よりもＰチャネルＭＯＳトランジスタ１５４のしきい値電圧の方が大きな値に設定されている。これにより、出力電位ＶＯが下限値ＶＬ＝ＶＲ０／２−ΔＶ１から上限値ＶＨ＝ＶＲ０／２＋ΔＶ２の間の不感帯Ｅ１にある場合は、ＭＯＳトランジスタ１５７，１５４はともに非導通になる。
【０００５】
図２２は、図２１に示した内部電源電位発生回路の動作を示す図である。図２２において、この内部電源電位発生回路の出力電位ＶＯと駆動電流Ｉとの関係は、図２２中の直線Ｅで示される。出力電位ＶＯが不感帯Ｅ１内にある場合は、ＭＯＳトランジスタ１５７，１５４が非導通になり、駆動電流Ｉは０になる。内部電源電位ＶＯが上限値ＶＨよりも高くなると、ＰチャネルＭＯＳトランジスタ１５２の抵抗値が高くなるとともにＮチャネルＭＯＳトランジスタ１５６の抵抗値が低くなり、ＭＯＳトランジスタ１５７，１５４のゲート電位が低下してＰチャネルＭＯＳトランジスタ１５４が導通し、放電電流が流れて内部電源電位ＶＯが低下する。内部電源電位ＶＯが下限値ＶＬよりも低くなると、ＰチャネルＭＯＳトランジスタ１５２の抵抗値が低くなるとともにＮチャネルＭＯＳトランジスタ９６の抵抗値が高くなり、ＭＯＳトランジスタ１５７，１５４のゲート電位が上昇してＮチャネルＭＯＳトランジスタ１５７が導通し、充電電流が流れて内部電源電位ＶＯが上昇する。したがって、内部電源電位ＶＯは下限値ＶＬと上限値ＶＨとの間の電位に保持される。
【０００６】
【発明が解決しようとする課題】
このような内部電源電位発生回路では、ＶＯ＝ＶＣのときにＶＣ＝ＶＤＤＳ／２＝ＶＲ０／２になるように、ＰチャネルＭＯＳトランジスタ１５２のソース−ドレイン間電圧Ｖｓｄｐ、ＮチャネルＭＯＳトランジスタ１５５のしきい値電圧Ｖｔｈｎ、ＰチャネルＭＯＳトランジスタ１５３のしきい値電圧ＶｔｈｐおよびＮチャネルＭＯＳトランジスタ１５６のドレイン−ソース間電圧Ｖｄｓｎを設定する必要がある。
【０００７】
しかし、ＶＤＤＳの低電圧化、レイアウトの微細化、他の回路の制約、製造バラツキなどにより、Ｖｓｄｐ、Ｖｔｈｎ、Ｖｔｈｐ、Ｖｄｓｎが設計値どおりになるようにＭＯＳトランジスタを作製することが困難になってきた。Ｖｓｄｐ、Ｖｔｈｎ、Ｖｔｈｐ、Ｖｄｓｎが設計値どおりにならないと、図２３に示すように、内部電源電位ＶＯと目標電位ＶＲ０／２の間に誤差電圧ΔＶが生じてしまう。
【０００８】
また、従来の内部電源電位発生回路では、ＮチャネルＭＯＳトランジスタ１５５と１５７のしきい値電圧を調整するとともにＰチャネルＭＯＳトランジスタ１５３と１５４のしきい値電圧を調整して不感帯Ｅ１の幅を設定していたが、ＶＤＤＳの低電圧化などにより不感帯Ｅ１の幅の制御が困難になってきた。
【０００９】
それゆえに、この発明の主たる目的は、出力ノードの電位を正確に制御することが可能な電位発生回路を提供することである。
【００１０】
また、この発明の他の目的は、不感帯幅を正確に制御することが可能な電位発生回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る電位発生回路は、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路であって、駆動回路と、制御電位発生回路と、モニタ電位発生回路と、電流供給回路とを備えたものである。駆動回路は、その第１の電極が第１の電源電位のライン、もしくは第１の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位のライン、もしくは第２の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第２の導電形式の第２のトランジスタとを含む。制御電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が出力ノードに接続され、その第２の電極が第１のトランジスタの入力電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が出力ノードに接続され、その第２の電極が第２のトランジスタの入力電極に接続された第１の導電形式の第４のトランジスタと、第３および第４のトランジスタの第２の電極間に直列接続された第１および第２のダイオード素子とを含み、出力ノードの電位が第１および第２のダイオード素子間の第２のノードの電位に一致するように第１および第２のトランジスタを制御する。モニタ電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が第３のノードに接続された第２の導電形式の第５のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が第３のノードに接続された第１の導電形式の第６のトランジスタと、第５のトランジスタの第２の電極と第３のノードとの間に接続された第３のダイオード素子と、第３のノードと第６のトランジスタの第２の電極との間に接続された第４のダイオード素子とを含み、第３のノードからモニタ電位を出力する。電流供給回路は、モニタ電位が参照電位に一致するように第１のノードに電流を供給する。
【００１２】
好ましくは、第１のダイオード素子は、その第１の電極および入力電極が第３のトランジスタの第２の電極に接続された第１の導電形式の第７のトランジスタを含む。第２のダイオード素子は、その第１の電極が第７のトランジスタの第２の電極に接続され、その入力電極および第２の電極が第４のトランジスタの第２の電極に接続された第２の導電形式の第８のトランジスタを含む。第３のダイオード素子は、その第１の電極および入力電極が第５のトランジスタの第２の電極に接続され、その第２の電極が第３のノードに接続された第１の導電形式の第９のトランジスタを含む。第４のダイオード素子は、その第１の電極が第３のノードに接続され、その入力電極および第２の電極が第６のトランジスタの第２の電極に接続された第２の導電形式の第１０のトランジスタを含む。第３および第５のトランジスタのサイズの比と、第４および第６のトランジスタのサイズの比と、第７および第９のトランジスタのサイズの比と、第８および第１０のトランジスタのサイズの比とは、互いに等しい。
【００１３】
また好ましくは、さらに、第１および第２のカレントミラー回路が設けられる。第１のカレントミラー回路は、第１の電源電位のラインに接続されたトランジスタであって、第１の電源電位のラインと第１のトランジスタの第１の電極との間に介挿され、その入力電極が第１のトランジスタの第１の電極に接続された第２の導電形式の第１１のトランジスタと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１１のトランジスタの入力電極に接続された第２の導電形式の第１２のトランジスタとを含み、第１のトランジスタに流れる電流に応じた値の電流を第１の電源電位のラインから第１２のトランジスタを介して出力ノードに流入させる。第２のカレントミラー回路は、第２の電源電位のラインに接続されたトランジスタであって、第２のトランジスタの第１の電極と第２の電源電位のラインとの間に介挿され、その入力電極が第２のトランジスタの第１の電極に接続された第１の導電形式の第１３のトランジスタと、出力ノードと第２の電源電位のラインとの間に接続され、その入力電極が第１３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタとを含み、第２のトランジスタに流れる電流に応じた値の電流を出力ノードから第１４のトランジスタを介して第２の電源電位のラインに流出させる。
【００１４】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。
【００１５】
また好ましくは、さらに、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１５および第１６のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路と、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１７および第１８のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路と、第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる駆動回路とが設けられる。
【００１６】
また、この発明に係る他の電位発生回路は、出力ノードの電位が参照電位に応じた電位になるように出力ノードの充放電を行なう電位発生回路であって、第１の比較回路、第２の比較回路および駆動回路を備えたものである。第１の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１および第２のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する。第２の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第３および第４のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い電源電位との電位差に応じたレベルの第２の信号を出力する。駆動回路は、第１および第２の比較回路からの第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる。
【００１７】
好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第１のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第１のトランジスタに流れる電流に応じた値の電流を第２のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第２のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第３のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第３のトランジスタに流れる電流に応じた値の電流を第４のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第４のトランジスタの第２の電極から第２の信号が出力される。
【００１８】
また好ましくは、駆動回路は、第１の信号の反転信号を出力する第１のインバータと、第２の信号の反転信号を出力する第２のインバータと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１のインバータの出力信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２のインバータの出力信号を受ける第１の導電形式の第１０のトランジスタとを含む。
【００１９】
また好ましくは、第１のインバータは、その第１の電極が第１の電源電位のラインに接続され、その第２の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第２の導電形式の第１１のトランジスタと、その第１の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第１の導電形式の第１２のトランジスタと、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、第１２のトランジスタに流れる電流を制限する第１の電流制限素子とを含む。第２のインバータは、その第１の電極が第２の電源電位のラインに接続され、その第２の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１３のトランジスタと、その第１の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第２の導電形式の第１４のトランジスタと、第１４のトランジスタの第２の電極と第１の電源電位のラインとの間に接続され、第１４のトランジスタに流れる電流を制限する第２の電流制限素子とを含む。
【００２０】
また好ましくは、第１のインバータは、さらに、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に第１の電流制限素子と直列接続され、第１のインバータのしきい値電圧を調整する第１のダイオード素子を含む。第２のインバータは、さらに、第１の電源電位のラインと第１４のトランジスタの第２の電極との間に第２の電流制限素子と直列接続され、第２のインバータのしきい値電圧を調整する第２のダイオード素子を含む。
【００２１】
また好ましくは、駆動回路は、さらに、第１の電源電位のラインと出力ノードとの間に第９のトランジスタと直列接続され、第１０のトランジスタの導通時に非導通になるスイッチング素子を含む。
【００２２】
また好ましくは、駆動回路は、さらに、第１および第２のインバータの出力信号の論理和信号を第９のトランジスタの入力電極に与える論理回路を含む。
【００２３】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。
【００２４】
また好ましくは、さらに、第１の電源電位よりも低い第３の電源電位を生成し、その電流駆動力が前記第９のトランジスタの導通時に増大する降圧回路が設けられる。第９のトランジスタは、第３の電源電位のラインと出力ノードとの間に接続される。
【００２５】
また好ましくは、第１および第２のトランジスタは第１の導電形式であり、前記第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第２のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第２のトランジスタに流れる電流に応じた値の電流を第１のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第１のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第４のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第４のトランジスタに流れる電流に応じた値の電流を第３のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第３のトランジスタの第２の電極から第２の信号が出力される。
【００２６】
また好ましくは、駆動回路は、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１の信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１０のトランジスタとを含む。
【００２７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による内部電源電位発生回路の構成を示す回路図である。図１において、この内部電源電位発生回路は、分圧回路１、ＶＣＣ１発生回路、モニタ電位発生回路３、制御電位発生回路４、および駆動回路５を備える。
【００２８】
分圧回路１は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ２１，２２を含む。ＮチャネルＭＯＳトランジスタ２１のゲートは、参照電位ＶＲ０を受ける。ＮチャネルＭＯＳトランジスタ２２のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ２２は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ２１と２２は、同じトランジスタサイズ（チャネル幅Ｗおよびチャネル長Ｌ）を有する。ＮチャネルＭＯＳトランジスタ２１と２２の間のノードには、参照電位ＶＲ０の１／２の電位ＶＲ１＝ＶＲ０／２が現われる。
【００２９】
ＶＣＣ１発生回路２は、ＰチャネルＭＯＳトランジスタ１１〜１３、ＮチャネルＭＯＳトランジスタ２３〜２５およびキャパシタ３３を含む。ＰチャネルＭＯＳトランジスタ１１，１２は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ１１，Ｎ１２との間に接続され、それらのゲートはともにノードＮ１２に接続される。ＰチャネルＭＯＳトランジスタ１１と１２は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ２３，２４は、それぞれノードＮ１１，Ｎ１２とノードＮ２５との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ１およびモニタ電位ＶＭを受ける。
【００３０】
ＰチャネルＭＯＳトランジスタ１１と１２のトランジスタサイズの比（チャネル幅の比）Ｗ１１／Ｗ１２と、ＮチャネルＭＯＳトランジスタ２３と２４のトランジスタサイズの比Ｗ２３／Ｗ２４とは等しい。ＮチャネルＭＯＳトランジスタ２５は、ノードＮ２５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは固定電位ＶＦを受ける。ＮチャネルＭＯＳトランジスタ２５は、定電流源を構成する。ＭＯＳトランジスタ１１〜２５は、差動増幅器を構成する。ＰチャネルＭＯＳトランジスタ１３は、外部電源電位ＶＣＣ０のラインとノードＮ１３との間に接続され、そのゲートはノードＮ１１に接続される。キャパシタ３３は、ノードＮ１３と接地電位ＧＮＤのラインとの間に接続される。
【００３１】
ＮチャネルＭＯＳトランジスタ２４とＰチャネルＭＯＳトランジスタ１２は直列接続され、ＰチャネルＭＯＳトランジスタ１１と１２はカレントミラー回路を構成するので、ＰチャネルＭＯＳトランジスタ１１にはモニタ電位ＶＭに応じた値の電流が流れる。モニタ電位ＶＭが参照電位ＶＲ１よりも高い場合は、ＰチャネルＭＯＳトランジスタ１１に流れる電流がＮチャネルＭＯＳトランジスタ２３に流れる電流よりも大きくなってノードＮ１１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ１３が非導通になる。モニタ電位ＶＭが参照電位ＶＲ１よりも低い場合は、ＰチャネルＭＯＳトランジスタ１１に流れる電流がＮチャネルＭＯＳトランジスタ２３に流れる電流よりも小さくなってノードＮ１１が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ１３が導通し、ノードＮ１３が充電される。ノードＮ１３の電位がＶＣＣ１発生回路２の出力電位ＶＣＣ１となる。
【００３２】
制御電位発生回路４は、ＶＣＣ１発生回路２の出力ノードＮ１３と接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ１６、ＮチャネルＭＯＳトランジスタ２８、ＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ２９を含む。ＭＯＳトランジスタ１６、２９のゲートは、内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ２８のゲートはそのドレインに接続され、ＰチャネルＭＯＳトランジスタ１７のゲートはそのドレインに接続されている。ＭＯＳトランジスタ２８，１７の各々は、ダイオード素子を構成する。ＭＯＳトランジスタ２８と１７の間のノードＮ２８には制御電位ＶＣが現われる。内部電源電位ＶＯがノードＮ１３の電位ＶＣＣ１の１／２になったときにＶＣ＝ＶＣＣ１／２になるように、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータが設定されている。制御電位発生回路４は、ＶＯ＝ＶＣになるようにＭＯＳ３０，２０を制御する。ただし、従来技術の欄で説明したように、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータが設計値どおりにならず、ＶＣ＝ＶＯ＝ＶＣＣ１／２＋ΔＶになったものとする。
【００３３】
駆動回路５は、ＰチャネルＭＯＳトランジスタ１８〜２０およびＮチャネルＭＯＳトランジスタ３０〜３２を含む。ＰチャネルＭＯＳトランジスタ１８，１９は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ１８，Ｎ１９との間に接続され、。それらのゲートはともにノードＮ１８に接続される。ＰチャネルＭＯＳトランジスタ１８と１９は、カレントミラー回路を構成する。ノードＮ１９に現われる電位は、内部電源電位ＶＯとなる。ＮチャネルＭＯＳトランジスタ３０は、ノードＮ１８とＮ１９の間に接続され、そのゲートはＮチャネルＭＯＳトランジスタ２８のゲートに接続される。ＰチャネルＭＯＳトランジスタ２０は、ノードＮ１９とＮ２０の間に接続され、そのゲートはＰチャネルＭＯＳトランジスタ１７のゲートに接続される。ＮチャネルＭＯＳトランジスタ３１，３２は、それぞれノードＮ２０，Ｎ１９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ２０に接続される。ＮチャネルＭＯＳトランジスタ３１と３２は、カレントミラー回路を構成する。
【００３４】
ＮチャネルＭＯＳトランジスタ２８と３０のトランジスタサイズの比Ｗ２８／Ｗ３０と、ＰチャネルＭＯＳトランジスタ１７と２０のトランジスタサイズの比Ｗ１７／Ｗ２０とは、互いに等しい。また、ＰチャネルＭＯＳトランジスタ１８と１９のトランジスタサイズの比Ｗ１８／Ｗ１９と、ＮチャネルＭＯＳトランジスタ３１と３２のトランジスタサイズの比Ｗ３１／Ｗ３２とは等しい。ＰチャネルＭＯＳトランジスタ１８，１９は、ＮチャネルＭＯＳトランジスタ３０に流れる電流のＷ１９／Ｗ１８倍の電流をノードＮ１９に流入させる。ＰチャネルＭＯＳトランジスタ３１，３２は、ＰチャネルＭＯＳトランジスタ２０に流れる電流のＷ３２／Ｗ３１倍の電流をノードＮ１９から流出させる。
【００３５】
また、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ１８，３０，２０，３１を介して接地電位ＧＮＤのラインに貫通電流が流れないように、ＮチャネルＭＯＳトランジスタ２８のしきい値電圧よりもＮチャネルＭＯＳトランジスタ３０のしきい値電圧の方が大きな値に設定されるとともに、ＰチャネルＭＯＳトランジスタ１７のしきい値電圧よりもＭＯＳトランジスタ２０のしきい値電圧の方が大きな値に設定されている。これにより、出力電位ＶＯが下限値ＶＬ＝ＶＲ０／２−ΔＶ１から上限値ＶＨ＝ＶＲ０／２＋ΔＶ２の不感帯にある場合は、ＭＯＳトランジスタ３０，２０はともに非導通になる。
【００３６】
内部電源電位ＶＯが上限値ＶＨよりも高くなると、ＰチャネルＭＯＳトランジスタ１６の抵抗値が高くなるとともにＮチャネルＭＯＳトランジスタ２９の抵抗値が低くなり、ＭＯＳトランジスタ１７，２０，２８，３０のゲート電位が低下してＰチャネルＭＯＳトランジスタ２０が導通し、内部電源電位ＶＯが低下する。
【００３７】
内部電源電位ＶＯが下限値ＶＬよりも低くなると、ＰチャネルＭＯＳトランジスタ１６の抵抗値が低くなるとともにＮチャネルＭＯＳトランジスタ２９の抵抗値が高くなり、ＭＯＳトランジスタ１７，２０，２８，３０のゲート電位が上昇してＮチャネルＭＯＳトランジスタ３０が導通し、内部電源電位ＶＯが上昇する。したがって、内部電源電位ＶＯは、下限値ＶＬと上限値ＶＨの間の電位に保持される。
【００３８】
モニタ電位発生回路３は、制御電位発生回路４のレプリカ回路であり、ノードＮ１３と接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ１４、ＮチャネルＭＯＳトランジスタ２６、ＰチャネルＭＯＳトランジスタ１５およびＮチャネルＭＯＳトランジスタ２７を含む。ＭＯＳトランジスタ１４，２７のゲートは、ＭＯＳトランジスタ２６と１５の間のノードＮ２６に接続される。ノードＮ２６に現れる電位が、モニタ電位ＶＭとなる。ＮチャネルＭＯＳトランジスタ２６のゲートはそのドレインに接続され、ＰチャネルＭＯＳトランジスタ１５のゲートはそのドレインに接続される。
【００３９】
ＰチャネルＭＯＳトランジスタ１４と１６のトランジスタサイズの比Ｗ１４／Ｗ１６と、ＮチャネルＭＯＳトランジスタ２６と２８のトランジスタサイズの比Ｗ２６／Ｗ２８と、ＰチャネルＭＯＳトランジスタ１５と１７のトランジスタサイズの比Ｗ１５／Ｗ１７と、ＮチャネルＭＯＳトランジスタ２７と２９のトランジスタサイズの比Ｗ２７／Ｗ２９とは、互いに等しい。したがって、ＶＭ＝ＶＣ＝ＶＯとなる。
【００４０】
上述したように、ＶＣＣ１発生回路２は、ＶＭ＝ＶＣ＝ＶＲ０／２になるようにＶＣＣ１を制御する。したがって、ＭＯＳトランジスタ１６、１７，２８，２９のトランジスタパラメータすなわちＭＯＳトランジスタ１４，１５，２６，２７のトランジスタパラメータが設計値どおりにならず、ＶＣ＝ＶＯ＝ＶＣＣ１／２＋ΔＶになったとしても、ＶＯ＝ＶＲ０／２となる。したがって、内部電源電位ＶＯを正確に制御することができる。
【００４１】
なお、図２に示すように、分圧回路１およびＶＣＣ１発生回路２をそれぞれ参照電位発生回路３４および演算増幅器３５で置換してもよい。参照電位発生回路３４は、参照電位ＶＲ０に基づいて参照電位ＶＲ１＝ＶＲ０／Ｋ（ただし、Ｋは正の実数である）を生成する。演算増幅器３５の非反転入力端子は参照電位ＶＲ１を受け、その反転入力端子はモニタ電位ＶＭを受け、その出力端子はＰチャネルＭＯＳトランジスタ１４，１６のソースに接続される。演算増幅器３５は、モニタ電位ＶＭが参照電位ＶＲ１に一致するようにＶＣＣ１を制御する。この変更例では、ＶＯ＝ＶＲ１となる。
【００４２】
また、図３に示すように、さらに参照電位発生回路３４を除去し、駆動回路５を駆動回路３６で置換してもよい。駆動回路３６は、駆動回路５のＰチャネルＭＯＳトランジスタ１８，１９およびＮチャネルＭＯＳトランジスタ３１，３２を除去し、ＭＯＳトランジスタ３０，２０のソースをそれぞれ外部電源電位ＶＣＣ０のラインおよび接地電位ＧＮＤのラインに接続したものである。この変更例では、ＶＯ＝ＶＲ０となる。また、ＭＯＳトランジスタ１８，１９，３１，３２を除去したので、内部電源電位ＶＯの電流駆動力が小さくなるが、レイアウト面積が小さくて済む。
【００４３】
［実施の形態２］
図４は、この発明の実施の形態２による内部電源電位発生回路の構成を示す回路図である。図４において、この内部電源電位発生回路は、下限電位比較回路４１、上限電位比較回路４２、インバータ４３，４４、ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ６４を備える。
【００４４】
下限電位比較回路４１は、ＰチャネルＭＯＳトランジスタ４５，４６およびＮチャネルＭＯＳトランジスタ５５〜５７を含む。ＰチャネルＭＯＳトランジスタ４５，４６は、それぞれ外部電源電位ＶＣＣ０のラインとノードＮ４５，Ｎ４６との間に接続され、それらのゲートはともにノードＮ４５に接続される。ＰチャネルＭＯＳトランジスタ４５と４６は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ５５，５６は、それぞれノードＮ４５，Ｎ４６とノードＮ５７との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ０および内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ５７は、ノードＮ５７と接地電位ＧＮＤのラインとの間に接続され、そのゲートは固定電位ＶＦ０を受ける。ＮチャネルＭＯＳトランジスタ５７は、定電流源を構成する。ＭＯＳトランジスタ４５，４６，５５〜５７は、差動増幅器を構成する。ノードＮ４６に現われる信号は、この下限電位比較回路４１の出力信号ＶＣ１となる。
【００４５】
ＰチャネルＭＯＳトランジスタ４５と４６のトランジスタサイズの比Ｗ４５／Ｗ４６は、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズの比Ｗ５５／Ｗ５６よりも大きい。たとえば、ＭＯＳトランジスタ４５，４６，５５のチャネル幅Ｗ４５，Ｗ４６，Ｗ５５は互いに等しく、ＭＯＳトランジスタ５６のチャネル幅Ｗ５６はＷ４５＝Ｗ４６＝Ｗ５５よりも大きい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも小さくなり、内部電源電位ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１になったときにＩ４６＝Ｉ５６となる。
【００４６】
したがって、内部電源電位ＶＯが下限値ＶＬよりも高い場合はＰチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも小さくなって出力信号ＶＣ１は「Ｌ」レベルになり、内部電源電位ＶＯが下限値ＶＬよりも低い場合はＩ４６がＩ５６よりも大きくなって出力信号ＶＣ１は「Ｈ」レベルになる。
【００４７】
上限電位比較回路４２は、ＰチャネルＭＯＳトランジスタ４７〜４９およびＮチャネルＭＯＳトランジスタ５８，５９を含む。ＰチャネルＭＯＳトランジスタ４７は、外部電源電位ＶＣＣ０のラインとノードＮ４７との間に接続され、そのゲートは固定電位ＶＦ１を受ける。ＰチャネルＭＯＳトランジスタ４７は、定電流源を構成する。ＰチャネルＭＯＳトランジスタ４８，４９は、それぞれノードＮ４７とノードＮ４８，Ｎ４９との間に接続され、それらのゲートはそれぞれ参照電位ＶＲ０および内部電源電位ＶＯを受ける。ＮチャネルＭＯＳトランジスタ５８，５９は、それぞれノードＮ４８，Ｎ４９と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにノードＮ４８に接続される。ＮチャネルＭＯＳトランジスタ５８と５９は、カレントミラー回路を構成する。ＭＯＳトランジスタ４７〜４９，５８，５９は、差動増幅器を構成する。ノードＮ４９に現われる信号が、この上限電位比較回路４２の出力信号ＶＣ２となる。
【００４８】
ＰチャネルＭＯＳトランジスタ４８と４９のトランジスタサイズの比Ｗ４８／Ｗ４９は、ＮチャネルＭＯＳトランジスタ５８と５９のトランジスタサイズの比Ｗ５８／Ｗ５９よりも小さい。たとえばＭＯＳトランジスタ４８，５８，５９のチャネル幅Ｗ４８，Ｗ５８，Ｗ５９は等しく、ＭＯＳトランジスタ４９のチャネル幅Ｗ４９はそれらのチャネル幅Ｗ４８＝Ｗ５８＝Ｗ５９よりも大きい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも大きくなり、ＶＯが上限値ＶＨ＝ＶＲ０＋ΔＶ２になったときにＩ４９＝Ｉ５９となる。
【００４９】
したがって、内部電源電位ＶＯが上限値ＶＨよりも高い場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも小さくなって出力信号ＶＣ２が「Ｌ」レベルになり、ＶＯが上限値ＶＨよりも低い場合はＩ４９がＩ５９よりも大きくなって出力信号ＶＣ２が「Ｈ」レベルになる。
【００５０】
インバータ４３は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ６０〜６２を含む。ＭＯＳトランジスタ５０，６０のゲートは、下限電位比較回路４１の出力信号ＶＣ１を受ける。ＮチャネルＭＯＳトランジスタ６１のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ６１は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ６１は、インバータ４３のしきい値電位を信号ＶＣ１の電位変動幅の中間レベルに設定し、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５０，６０〜６２を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止するために設けられている。ＮチャネルＭＯＳトランジスタ６２のゲートは、固定電位ＶＦ０を受ける。ＮチャネルＭＯＳトランジスタ６２は、電流制限素子を構成し、ＭＯＳトランジスタ５４，６４が同時に導通するのを防止する。ＭＯＳトランジスタ５０と６０の間のノードに現れる信号が、インバータ４３の出力信号ＶＣ３となる。
【００５１】
信号ＶＣ１が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５０が導通するとともにＮチャネルＭＯＳトランジスタ６０が非導通になり、出力信号ＶＣ３は「Ｈ」レベルになる。信号ＶＣ１が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５０が非導通になるとともにＮチャネルＭＯＳトランジスタ６０が導通し、出力信号ＶＣ３は「Ｌ」レベルになる。
【００５２】
インバータ４４は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ５１〜５３およびＮチャネルＭＯＳトランジスタ６３を含む。ＰチャネルＭＯＳトランジスタ５１のゲートは、固定電位ＶＦ１を受ける。ＰチャネルＭＯＳトランジスタ５１は、電流制限素子を構成し、ＭＯＳトランジスタ５４，６４が同時に導通するのを防止する。ＰチャネルＭＯＳトランジスタ５２のゲートは、そのドレインに接続される。ＰチャネルＭＯＳトランジスタ５２は、ダイオード素子を構成する。ＰチャネルＭＯＳトランジスタ５２は、インバータ４４のしきい値電位を信号ＶＣ２の電位変動幅の中間レベルに設定し、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５１〜５３，６３を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止するために設けられている。ＭＯＳトランジスタ５３，６３のゲートは、上限電位比較回路４２の出力信号ＶＣ２を受ける。ＭＯＳトランジスタ５３と６３の間のノードに現れる信号は、インバータ４４の出力信号ＶＣ４となる。
【００５３】
信号ＶＣ２が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５３が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通になり、出力信号ＶＣ４は「Ｈ」レベルになる。信号ＶＣ２が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ５３が非導通になるとともにＮチャネルＭＯＳトランジスタ６３が導通し、出力信号ＶＣ４は「Ｌ」レベルになる。
【００５４】
ＰチャネルＭＯＳトランジスタ５４は、外部電源電位ＶＣＣ０のラインと出力ノードＮ５４との間に接続され、そのゲートはインバータ４３の出力信号ＶＣ３を受ける。ＰチャネルＭＯＳトランジスタ５４は、プルアップドライバを構成する。ＮチャネルＭＯＳトランジスタ６４は、出力ノードＮ５４と接地電位ＧＮＤのラインとの間に接続され、そのゲートはインバータ４４の出力信号ＶＣ４を受ける。出力ノードＮ５４の電位が内部電源電位ＶＯとなる。
【００５５】
次に、この内部電源電位発生回路の動作について説明する。内部電源電位ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１と上限値ＶＨ＝ＶＲ０＋ΔＶ２の間の不感帯にある場合は、下限電位比較回路４１の出力信号ＶＣ１が「Ｌ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ５４が非導通になる。また、上限電位比較回路４２の出力信号ＶＣ２が「Ｈ」レベルになり、インバータ４４の出力信号ＶＣ４が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ６４が非導通になる。したがって、出力ノードＮ５４はハイインピーダンス状態にされる。
【００５６】
内部電源電位ＶＯが下限値ＶＬよりも低くなると、下限電位比較回路４１の出力信号ＶＣ１が「Ｈ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ５４が導通し、外部電源電位ＶＣＣ０のラインからＰチャネルＭＯＳトランジスタ５４を介してノードＮ５４に電流が流入し、内部電源電位ＶＯが上昇する。このとき、上限電位比較回路４２の出力信号は「Ｈ」レベルのまま変化せず、ＰチャネルＭＯＳトランジスタ６４は非導通状態に保持される。
【００５７】
内部電源電位ＶＯが上限値ＶＨよりも高くなると、上限値比較回路４２の出力信号ＶＣ２が「Ｌ」レベルになり、インバータ４４の出力信号ＶＣ４が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ６４が導通し、出力ノードＮ５４から接地電位ＧＮＤのラインに電流が流出し、内部電源電位ＶＯが低下する。また、下限電位比較回路４１の出力信号ＶＣ１が「Ｌ」レベルになり、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルになってＰチャネルＭＯＳトランジスタ５４が非導通になる。このとき、ＰチャネルＭＯＳトランジスタ５１を設けたので、信号ＶＣ４が「Ｌ」レベルから「Ｈ」レベルに変化する時間よりも、信号ＶＣ３が「Ｌ」レベルから「Ｈ」レベルになる時間の方が短くなり、ＭＯＳトランジスタ５４，６４が同時に導通することが防止される。したがって、内部電源電位ＶＯは下限値ＶＬと上限値ＶＨの間の電位に保持される。
【００５８】
この実施の形態２では、下限電位比較回路４１におけるトランジスタサイズの比Ｗ４５／Ｗ４６，Ｗ５５／Ｗ５６を調整して下限値ＶＬを設定し、上限電位比較回路４２におけるトランジスタサイズの比Ｗ４８／Ｗ４９，Ｗ５８／Ｗ５９を調整して上限値ＶＨを設定するので、不感帯を容易かつ正確に設定することができる。
【００５９】
以下、この実施の形態２の種々の変更例について説明する。図５の変更例では、分圧回路６５が追加される。分圧回路６５は、外部電源電位ＶＣＣ０のラインと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ６６，６７を含む。ＮチャネルＭＯＳトランジスタ６６のゲートは、参照電位ＶＲ０を受ける。ＮチャネルＭＯＳトランジスタ６７のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ６６と６７の間のノードには、参照電位ＶＲ０の１／２の電位ＶＲ１＝ＶＲ０／２が現れる。参照電位ＶＲ１は、参照電位ＶＲ０の代わりに下限電位比較回路４１および上限電位比較回路４２に与えられる。この変更例では、内部電源電位ＶＯは下限値ＶＬ＝ＶＲ１−ΔＶ１と上限値ＶＨ＝ＶＲ１＋ΔＶ２との間の電位に保持される。
【００６０】
図６の変更例では、分圧回路６５と２つの内部電源電位発生回路６８，６９とが設けられる。分圧回路６５は、図５で説明したとおり、参照電位ＶＲ０に基づいて参照電位ＶＲ１＝ＶＲ０／２を生成する。内部電源電位発生回路６８は、図３で示した内部電源電位発生回路と同じであり、参照電位ＶＲ１に基づいて内部電源電位ＶＯを生成する。内部電源電位発生回路６９は、図４で示した内部電源電位発生回路と同じ構成であり、参照電位ＶＲ１に基づいて内部電源電位ＶＯを生成する。内部電源電位発生回路６８と６９は、並列接続される。
【００６１】
内部電源電位発生回路６８は、図７（ａ）の曲線Ａに示すように、不感帯Ａ１の幅が比較的大きくなる一方、出力電位ＶＯが参照電位ＶＲ１から大きく外れた場合でも大きな電流駆動力を有する。内部電源電位発生回路６９は、図７（ａ）の曲線Ｂに示すように、不感帯Ｂ１の幅が小さく正確に設定される一方、出力電位ＶＯが参照電位ＶＲ１から外れた場合の電流駆動力が小さい。図６で示した内部電源電位発生回路は、内部電源電位発生回路６８と６９の特性を合成した特性を有し、図７（ｂ）の曲線Ｃに示すように、不感帯Ｃ１の幅は小さく正確に設定され、かつ出力電位ＶＯが参照電位ＶＲ１から大きく外れた場合でも大きな電流駆動力を有する。なお、このように内部電源電位発生回路６８と６９を並列接続するためには、内部電源電位発生回路６８，６９の不感帯Ａ１，Ｂ１の中心を一致させる必要がある。これは、内部電源電位ＶＯを正確に制御することができるという本願発明の特有の効果によって可能となった。
【００６２】
図８の変更例は、図４の内部電源電位発生回路の下限電位比較回路４１および上限電位比較回路４２のそれぞれを下限電位比較回路４１′および上限電位比較回路４２′で置換し、インバータ４３，４４を除去したものである。下限電位比較回路４１′では、ＭＯＳトランジスタ５５，５６のゲートはそれぞれ出力電位ＶＯおよび参照電位ＶＲ０を受け、信号ＶＣ１はＰチャネルＭＯＳトランジスタ５４のゲートに直接与えられる。ＰチャネルＭＯＳトランジスタ４５と４６のトランジスタサイズの比Ｗ４５／Ｗ４６は、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズの比Ｗ５５／Ｗ５６よりも小さく設定されている。たとえば、ＭＯＳトランジスタ４５，４６，５５のチャネル幅Ｗ４５，４６，５５は等しく、ＭＯＳトランジスタ５６のチャネル幅Ｗ５６はＷ４５＝Ｗ４６＝Ｗ５５よりも小さい。
【００６３】
このため、ＶＯ＝ＶＲ０の場合は、ＮチャネルＭＯＳトランジスタ４６に流れる電流Ｉ４６がＮチャネルＭＯＳトランジスタ５６に流れる電流Ｉ５６よりも大きくなり、ＶＯが下限値ＶＬ＝ＶＲ０−ΔＶ１になったときにＩ４６＝Ｉ５６になる。したがって、ＶＯが下限値ＶＬよりも高い場合は、Ｉ４６＞Ｉ５６になって信号ＶＣ１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ５４が非導通になる。ＶＯが下限値ＶＬよりも低い場合は、Ｉ４６＜Ｉ５６になって信号ＶＣ１が「Ｌ」レベルになり、ＰチャネルＭＯＳトランジスタ５４が導通する。
【００６４】
上限電位比較回路４２′では、ＭＯＳトランジスタ４８，４９のゲートはそれぞれ出力電位ＶＯおよび参照電位ＶＲ０を受け、信号ＶＣ２はＮチャネルＭＯＳトランジスタ６４のゲートに直接与えられる。ＰチャネルＭＯＳトランジスタ４８と４９のトランジスタサイズの比Ｗ４８／Ｗ４９は、ＮチャネルＭＯＳトランジスタ５８と５９のトランジスタサイズの比Ｗ５８／Ｗ５９よりも大きく設定されている。たとえば、ＭＯＳトランジスタ４８，５８，５９のチャネル幅Ｗ４８，Ｗ５８，Ｗ５９は等しく、ＭＯＳトランジスタ４９のチャネル幅Ｗ４９はそれらのチャネル幅Ｗ４８＝Ｗ５８＝Ｗ５９よりも小さい。このため、ＶＯ＝ＶＲ０の場合はＰチャネルＭＯＳトランジスタ４９に流れる電流Ｉ４９がＮチャネルＭＯＳトランジスタ５９に流れる電流Ｉ５９よりも小さくなり、ＶＯが上限値ＶＨ＝ＶＲ０＋ΔＶ２になったときにＩ４９＝Ｉ５９となる。
【００６５】
したがって、ＶＯが上限値ＶＨよりも高い場合は、Ｉ４９＞Ｉ５９になって信号ＶＣ２が「Ｈ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が導通する。ＶＯが上限値ＶＨよりも低い場合は、Ｉ４９＜Ｉ５９になって信号ＶＣ２が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ６４が非導通になる。この変更例では、信号ＶＣ１，ＶＣ２がインバータ４３，４４を介さずにＭＯＳトランジスタ５４，６４のゲートに直接入力されるので、ＭＯＳトランジスタ５４，６４はアナログ的に制御される。また、インバータ４３，４４を除去したので、レイアウト面積が小さくて済む。
【００６６】
図９の変更例は、図４の内部電源電位発生回路から上限電位比較回路４２、インバータ４４およびＮチャネルＭＯＳトランジスタ６４を除去したものである。出力ノードＮ５４から負荷回路（図示せず）を介して接地電位ＧＮＤのラインに常時電流が流出している場合に、使用可能となる。この場合は、上限電位比較回路４２、インバータ４４およびＮチャネルＭＯＳトランジスタ６４の分だけレイアウト面積が小さくて済む。なお、ＮチャネルＭＯＳトランジスタ５５と５６のトランジスタサイズを同じにしてもよい。
【００６７】
また、図６の変更例において、内部電源電位発生回路６９を図９で示した内部電源電位発生回路で置換すれば、図１０に示すような電流駆動力の内部電源電位発生回路が構成される。この場合は、出力ノードＮ５４の放電能力よりも充電能力の方が大きな内部電源電位発生回路を構成することができる。
【００６８】
図１１の変更例は、図４の内部電源電位発生回路のインバータ４３，４４をそれぞれインバータ７１，７２で置換したものである。インバータ７１は、インバータ４３においてＮチャネルＭＯＳトランジスタ６１を除去し、ＮチャネルＭＯＳトランジスタ６０のソースとＮチャネルＭＯＳトランジスタ６２のドレインを接続したものである。インバータ７２は、インバータ４４においてＮチャネルＭＯＳトランジスタ５２を除去し、ＰチャネルＭＯＳトランジスタ５１のドレインとＰチャネルＭＯＳトランジスタ５３のソースを接続したものである。この変更例では、ＭＯＳトランジスタ６１，５２を除去したので、インバータ７１，７２の出力信号ＶＣ３，ＶＣ４の各々が外部電源電位ＶＣＣ０と接地電位ＧＮＤの間で振幅する。したがって、ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ６４の電流駆動力が増大する。
【００６９】
図１２の変更例は、図１１の内部電源電位発生回路にＰチャネルＭＯＳトランジスタ７３を追加したものである。ＰチャネルＭＯＳトランジスタ７３は、ＰチャネルＭＯＳトランジスタ５４のドレインと出力ノードＮ５４の間に接続され、そのゲートはインバータ７２の出力信号ＶＣ４を受ける。信号ＶＣ４が「Ｌ」レベルの場合はＰチャネルＭＯＳトランジスタ７３が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、信号ＶＣ４が「Ｈ」レベルの場合はＰチャネルＭＯＳトランジスタ７３が非導通になるとともにＮチャネルＭＯＳトランジスタ６４が導通する。この変更例では、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５４，７３，６４を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。
【００７０】
図１３の変更例は、図１１の内部電源電位発生回路にＯＲゲート７４を追加したものである。ＯＲゲート７４は、インバータ７１，７２の出力信号ＶＣ３，ＶＣ４を受け、その出力信号はＰチャネルＭＯＳトランジスタ５４のゲートに与えられる。信号ＶＣ３，ＶＣ４のうちの少なくとも一方の信号が「Ｈ」レベルになるとＰチャネルＭＯＳトランジスタ５４は非導通になる。この変更例でも、外部電源電位ＶＣＣ０のラインからＭＯＳトランジスタ５４，７３，６４を介して接地電位ＧＮＤのラインに貫通電流が流れるのを防止することができる。
【００７１】
図１４の変更例は、図４の内部電源電位発生回路に降圧回路（ＶＤＣ）７５を追加したものである。降圧回路７５は、外部電源電位ＶＣＣ０を降圧して内部電源電位ＶＣＣＳを生成し、その内部電源電位ＶＣＣＳをＰチャネルＭＯＳトランジスタ５４のソースに与える。降圧回路７５の電流駆動力は、インバータ４３の出力信号ＶＣ３が「Ｈ」レベルの場合は小さくなり、信号ＶＣ３が「Ｌ」レベルの場合は大きくなる。すなわち、降圧回路７５は、図１５に示すように、演算増幅器８０，８１、インバータ８２、ＮチャネルＭＯＳトランジスタ８３、ＰチャネルＭＯＳトランジスタ８４〜８６およびキャパシタ８７を含む。
【００７２】
ＰチャネルＭＯＳトランジスタ８５，８６は、外部電源電位ＶＣＣ０のラインとＰチャネルＭＯＳトランジスタ５４のソース（ノードＮ８５）との間に並列接続される。ＰチャネルＭＯＳトランジスタ８５のトランジスタサイズは、ＰチャネルＭＯＳトランジスタ８６のトランジスタサイズよりも大きい。演算増幅器８１の非反転入力端子は参照電位ＶＲＳを受け、その反転入力端子はノードＮ８５に接続され、その出力端子はＰチャネルＭＯＳトランジスタ８６のゲートに接続される。演算増幅器８１は、ノードＮ８５の電位が参照電位ＶＲＳに一致するようにＰチャネルＭＯＳトランジスタ８６のゲート電位を制御する。
【００７３】
演算増幅器８０の非反転入力端子は参照電位ＶＲＳを受け、その反転入力端子はノードＮ８５に接続され、その出力信号はＰチャネルＭＯＳトランジスタ８５のゲートに入力される。ＮチャネルＭＯＳトランジスタ８３は演算増幅器８３の接地ノードと接地電位ＧＮＤのラインとの間に接続され、ＰチャネルＭＯＳトランジスタ８４は外部電源電位ＶＣＣ０のラインとＰチャネルＭＯＳトランジスタ８５のゲートとの間に接続される。インバータ４３の出力信号ＶＣ３はインバータ８２を介してＭＯＳトランジスタ８３，８４のゲートに入力される。キャパシタ８７は、ノードＮ８５と接地電位ＧＮＤのラインとの間に接続され、ノードＮ８５の電位ＶＣＣＳを安定化させる。
【００７４】
信号ＶＣ３が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が非導通になり、演算増幅器８０が非活性化されるとともにＰチャネルＭＯＳトランジスタ８４が導通し、ＰチャネルＭＯＳトランジスタ８５のゲートは「Ｈ」レベルに固定され、ＰチャネルＭＯＳトランジスタ８５が非導通になって降圧回路７５の電流駆動力が小さくなる。信号ＶＣ３が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ８３が導通し、演算増幅器８０が活性化されるとともにＰチャネルＭＯＳトランジスタ８４が非導通になり、演算増幅器８０はノードＮ８５が参照電位ＶＲＳに一致するようにＰチャネルＭＯＳトランジスタ８４のゲート電位を制御し、降圧回路７５の電流駆動力が大きくなる。この変更例では、ＰチャネルＭＯＳトランジスタ５４を導通させる場合のみ降圧回路７５の電流駆動力を大きくし、ＰチャネルＭＯＳトランジスタ５４を非導通にする場合は降圧回路７５の電流駆動力を小さくするので、降圧回路７５の消費電力が小さくて済む。
【００７５】
［実施の形態３］
図１６は、この発明の実施の形態３によるＤＲＡＭの全体構成を示すブロック図である。図１６において、このＤＲＡＭは、内部電源電位発生回路９１、クロック発生回路９２、行および列アドレスバッファ９３、行デコーダ９４、列デコーダ９５、メモリマット９６、入力バッファ９９および出力バッファ１００を備え、メモリマット９６はメモリアレイ９７およびセンスアンプ＋入出力制御回路９８を含む。
【００７６】
内部電源電位発生回路９１は、外部から与えられる電源電位ＶＣＣ０、接地電位ＧＮＤおよび参照電位ＶＲ０に基づいて内部電源電位ＶＰＰ，ＶＤＤＳ，ＶＯを生成し、ＤＲＡＭ全体に供給する。すなわち内部電源電位発生回路９１は、図１７に示すように、ＶＰＰ発生回路１０１、ＶＤＤＳ発生回路１０２およびＶＲ０／２発生回路１０３を含む。ＶＰＰ発生回路１０は、外部電源電位ＶＣＣ０および内部電源電位ＶＤＤＳに基づいて、ワード線ＷＬの選択レベルとして用いられる内部電源電位ＶＰＰを生成する。内部電源電位ＶＰＰは、ＶＤＤＳ＋２Ｖｔｈｎに維持される。ＶＤＤＳ発生回路１０２は、外部電源電位ＶＣＣ０および参照電位ＶＲ０に基づいて、センスアンプ１１２用の内部電源電位ＶＤＤＳを生成する。内部電源電位ＶＤＤＳは、ＶＲ０に維持される。
【００７７】
ＶＲ０／２発生回路１０３は、図６で示した内部電源電位発生回路と同じ構成であり、外部電源電位ＶＣＣ０および参照電位ＶＲ０に基づいて、ビット線プリチャージ電位ＶＢＬおよびセルプレート電位ＶＣＰとして用いられる内部電源電位ＶＯを生成する。内部電源電位ＶＯは、ＶＲ０／２に維持される。
【００７８】
クロック発生回路９２は、外部制御信号／ＲＡＳ，／ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ全体を制御する。行および列アドレスバッファ９３は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ９４および列デコーダ９５に与える。
【００７９】
メモリアレイ９７は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００８０】
行デコーダ９４は、行および列アドレスバッファ９３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ９７の行アドレスを指定する。列デコーダ９５は、行および列アドレスバッファ９３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ９７の列アドレスを指定する。
【００８１】
センスアンプ＋入出力制御回路９８は、行デコーダ９４および列デコーダ９５によって指定されたアドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、入力バッファ９９および出力バッファ１００に接続される。入力バッファ９９は、書込モード時に、外部制御信号／Ｗに応答して、外部から入力されたデータ信号Ｄｊ（ただし、ｊは０以上の整数である）をデータ入出力線対ＩＯＰを介して選択されたメモリセルに与える。出力バッファ１００は、読出モード時に、外部制御信号／ＯＥに応答して、選択されたメモリセルからの読出データ信号Ｑｊを外部に出力する。
【００８２】
図１８は図１７に示したＤＲＡＭのメモリアレイ９７およびセンスアンプ＋入出力制御回路９８の構成を示す回路ブロック図、図１９は図１７に示したメモリアレイ９７およびセンスアンプ＋入出力制御回路９８のうちの１つの列の構成を詳細に示す回路図である。
【００８３】
図１８および図１９を参照して、メモリアレイ９７は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ１３２と情報記憶用のキャパシタ１３３とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ１３２のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ１３２は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ１３３の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ１３３の他方電極はセルプレート電位ＶＣＰを受ける。各ワード線ＷＬの一方端は、行デコーダ９４に接続される。
【００８４】
センスアンプ＋入出力制御回路９８は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート１１１、センスアンプ１１２およびイコライザ１１３と、ドライバ１１４およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。列選択ゲート１１１は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ１２１，１２２を含む。ＮチャネルＭＯＳトランジスタ１２１，１２２のゲートは、列選択線ＣＳＬを介して列デコーダ９５に接続される。列デコーダ９５によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ１２１，１２２が導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００８５】
センスアンプ１１２は、それぞれビット線ＢＬ，／ＢＬとノードＮ１１２との間に接続されたＮチャネルＭＯＳトランジスタ１２３，１２４と、それぞれビット線ＢＬ，／ＢＬとノードＮ１１２′との間に接続されたＰチャネルＭＯＳトランジスタ１２５，１２６とを含む。ＭＯＳトランジスタ１２３，１２５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ１２４，１２６のゲートはともにビット線ＢＬに接続される。ドライバ１１４は、ノードＮ１１２と接地電位ＧＮＤのラインとの間に接続されたＮチャネルＭＯＳトランジスタ１２７と、ノードＮ１１２′と内部電源電位ＶＤＤＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ１２８とを含む。ＭＯＳトランジスタ１２７，１２８のゲートは、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになると、ＭＯＳトランジスタ１２７，１２８が導通し、ノードＮ１１２，Ｎ１１２′がそれぞれ接地電位ＧＮＤおよび内部電源電位ＶＤＤＳになり、センスアンプ１１２は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内部電源電圧ＶＤＤＳに増幅する。
【００８６】
イコライザ１１３は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ１２９と、それぞれビット線ＢＬ，／ＢＬとノードＮ１１３′との間に接続されたＮチャネルＭＯＳトランジスタ１３０，１３１とを含む。ＮチャネルＭＯＳトランジスタ１２９〜１３１のゲートはともにノードＮ１１３に接続される。ノードＮ１１３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１１３′はビット線プリチャージ電位ＶＢＬ（＝ＶＯ＝ＶＲ０／２）を受ける。イコライザ１１３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線プリチャージ電位ＶＢＬにイコライズする。
【００８７】
次に、図１６〜図１９で示したＤＲＡＭの動作について説明する。書込モード時においては、列デコーダ９５によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１１が導通する。
【００８８】
入力バッファ９９は、信号／Ｗに応答して、外部から与えられた書込データ信号Ｄｊをデータ入出力線対ＩＯＰを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データ信号Ｄｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ９４によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベル（内部電源電位ＶＰＰ）に立上げられ、その行のメモリセルＭＣのＭＯＳトランジスタ１３２が導通する。選択されたメモリセルＭＣのキャパシタ１３３には、ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えられる。
【００８９】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イコライザ１１３のＮチャネルＭＯＳトランジスタ１２９〜１３１が非導通になり、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ９４によって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これに応じて、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ１３３の電荷量に応じて微小量だけ変化する。
【００９０】
次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスアンプ１１２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ１２４，１２５の抵抗値がＭＯＳトランジスタ１２３，１２６の抵抗値よりも小さくなって、ビット線ＢＬの電位が「Ｈ」レベル（内部電源電位ＶＤＤＳ）まで引き上げられるとともにビット線／ＢＬの電位が「Ｌ」レベル（接地電位ＧＮＤ）まで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合は、ＭＯＳトランジスタ１２３，１２６の抵抗値がＭＯＳトランジスタ１２４，１２５の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられるとともにビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【００９１】
次いで、列デコーダ９５によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート１１１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１１１およびデータ入出力線対ＩＯ，／ＩＯを介して出力バッファ１０に与えられる。出力バッファ１００は、信号／ＯＥに応答して、読出データ信号Ｑｊを外部に出力する。
【００９２】
この実施の形態３では、ビット線プリチャージ電位ＶＢＬおよびセルプレート電位ＶＣＰをＶＲ０／２に正確に制御することができる。
【００９３】
なお、従来は図２０に示すように、中間電位発生回路であるＶＤＤＳ発生回路１５０によってセンスアンプ１１２用の内部電源電位ＶＤＤＳの１／２の電位ＶＯ＝ＶＤＤＳ／２を生成していた。したがって、従来技術の欄でも述べたように、ＶＯをＶＲ０／２に一致させることが困難になってきた。しかし、この実施の形態３に従えば、ＶＯをＶＲ／２に正確に一致させることができ、データ信号の読出しを正確に行うことができる。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
以上のように、この発明に係る電位発生回路では、駆動回路と、制御電位発生回路と、モニタ電位発生回路と、電流供給回路とが設けられる。駆動回路は、その第１の電極が第１の電源電位のライン、もしくは第１の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位のライン、もしくは第２の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が出力ノードに接続された第２の導電形式の第２のトランジスタとを含む。制御電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が出力ノードに接続され、その第２の電極が第１のトランジスタの入力電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が出力ノードに接続され、その第２の電極が第２のトランジスタの入力電極に接続された第１の導電形式の第４のトランジスタと、第３および第４のトランジスタの第２の電極間に直列接続された第１および第２のダイオード素子とを含み、出力ノードの電位が第１および第２のダイオード素子間の第２のノードの電位に一致するように第１および第２のトランジスタを制御する。モニタ電位発生回路は、その第１の電極が第１のノードに接続され、その入力電極が第３のノードに接続された第２の導電形式の第５のトランジスタと、その第１の電極が第２の電源電位のラインに接続され、その入力電極が第３のノードに接続された第１の導電形式の第６のトランジスタと、第５のトランジスタの第２の電極と第３のノードとの間に接続された第３のダイオード素子と、第３のノードと第６のトランジスタの第２の電極との間に接続された第４のダイオード素子とを含み、第３のノードからモニタ電位を出力する。電流供給回路は、モニタ電位が参照電位に一致するように第１のノードに電流を供給する。したがって、モニタ電位が参照電位に一致すると、第２のノードの電位も参照電位になり、さらに出力ノードの電位も参照電位になる。よって、出力ノードの電位を参照電位に正確に一致させることができる。
【００９６】
好ましくは、第１のダイオード素子は、その第１の電極および入力電極が第３のトランジスタの第２の電極に接続された第１の導電形式の第７のトランジスタを含む。第２のダイオード素子は、その第１の電極が第７のトランジスタの第２の電極に接続され、その入力電極および第２の電極が第４のトランジスタの第２の電極に接続された第２の導電形式の第８のトランジスタを含む。第３のダイオード素子は、その第１の電極および入力電極が第５のトランジスタの第２の電極に接続され、その第２の電極が第３のノードに接続された第１の導電形式の第９のトランジスタを含む。第４のダイオード素子は、その第１の電極が第３のノードに接続され、その入力電極および第２の電極が第６のトランジスタの第２の電極に接続された第２の導電形式の第１０のトランジスタを含む。第３および第５のトランジスタのサイズの比と、第４および第６のトランジスタのサイズの比と、第７および第９のトランジスタのサイズの比と、第８および第１０のトランジスタのサイズの比とは、互いに等しい。この場合は、モニタ電位発生回路は、制御電位発生回路のレプリカ回路となる。
【００９７】
また好ましくは、さらに、第１および第２のカレントミラー回路が設けられる。第１のカレントミラー回路は、第１の電源電位のラインに接続されたトランジスタであって、第１の電源電位のラインと第１のトランジスタの第１の電極との間に介挿され、その入力電極が第１のトランジスタの第１の電極に接続された第２の導電形式の第１１のトランジスタと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１１のトランジスタの入力電極に接続された第２の導電形式の第１２のトランジスタとを含み、第１のトランジスタに流れる電流に応じた値の電流を第１の電源電位のラインから第１２のトランジスタを介して出力ノードに流入させる。第２のカレントミラー回路は、第２の電源電位のラインに接続されたトランジスタであって、第２のトランジスタの第１の電極と第２の電源電位のラインとの間に介挿され、その入力電極が第２のトランジスタの第１の電極に接続された第１の導電形式の第１３のトランジスタと、出力ノードと第２の電源電位のラインとの間に接続され、その入力電極が第１３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタとを含み、第２のトランジスタに流れる電流に応じた値の電流を出力ノードから第１４のトランジスタを介して第２の電源電位のラインに流出させる。この場合は、電位発生回路の電流駆動力が増大する。
【００９８】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。この場合は、出力ノードの電位は所定の電位に基づいて制御される。
【００９９】
また好ましくは、さらに、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１５および第１６のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路と、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１７および第１８のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路と、第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる駆動回路とが設けられる。この場合は、不感帯の幅を精度良く設定することができ、かつ出力電位が参照電位から大きく外れた場合でも大きな電流駆動力を得ることができる。
【０１００】
また、この発明に係る他の電位発生回路では、第１の比較回路、第２の比較回路および駆動回路が設けられる。第１の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第１および第２のトランジスタを含み、出力ノードの電位と参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する。第２の比較回路は、それらの入力電極がそれぞれ参照電位および出力ノードの電位を受ける第３および第４のトランジスタを含み、出力ノードの電位と参照電位よりも第２のオフセット電圧分だけ高い電源電位との電位差に応じたレベルの第２の信号を出力する。駆動回路は、第１および第２の比較回路からの第１および第２の信号に応じて動作し、出力ノードの電位が下限電位よりも低い場合は出力ノードに電流を流入させ、出力ノードの電位が上限電位よりも高い場合は出力ノードから電流を流出させる。したがって、第１の比較回路の第１のオフセット電圧を設定することによって下限電位を設定することができ、第２の比較回路の第２のオフセット電圧を設定することによって上限電位を設定することができ、下限電位と上限電位の間が不感帯となるので、不感帯幅を精度よく設定することができる。
【０１０１】
好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第１のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第１のトランジスタに流れる電流に応じた値の電流を第２のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第２のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第３のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第３のトランジスタに流れる電流に応じた値の電流を第４のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第４のトランジスタの第２の電極から第２の信号が出力される。この場合は、トランジスタのサイズの比を設定することにより、第１および第２のオフセット電圧を容易かつ精度よく設定することができる。
【０１０２】
また好ましくは、駆動回路は、第１の信号の反転信号を出力する第１のインバータと、第２の信号の反転信号を出力する第２のインバータと、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１のインバータの出力信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２のインバータの出力信号を受ける第１の導電形式の第１０のトランジスタとを含む。この場合は、第１および第２のインバータの出力信号はデジタル信号となり、第９および第１０のトランジスタはオンオフ制御される。
【０１０３】
また好ましくは、第１のインバータは、その第１の電極が第１の電源電位のラインに接続され、その第２の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第２の導電形式の第１１のトランジスタと、その第１の電極が第９のトランジスタの入力電極に接続され、その入力電極が第１の信号を受ける第１の導電形式の第１２のトランジスタと、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、第１２のトランジスタに流れる電流を制限する第１の電流制限素子とを含む。第２のインバータは、その第１の電極が第２の電源電位のラインに接続され、その第２の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１３のトランジスタと、その第１の電極が第１０のトランジスタの入力電極に接続され、その入力電極が第２の信号を受ける第２の導電形式の第１４のトランジスタと、第１４のトランジスタの第２の電極と第１の電源電位のラインとの間に接続され、第１４のトランジスタに流れる電流を制限する第２の電流制限素子とを含む。この場合は、第９および第１０のトランジスタが同時に導通するのを防止することができる。
【０１０４】
また好ましくは、第１のインバータは、さらに、第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に第１の電流制限素子と直列接続され、第１のインバータのしきい値電圧を調整する第１のダイオード素子を含む。第２のインバータは、さらに、第１の電源電位のラインと第１４のトランジスタの第２の電極との間に第２の電流制限素子と直列接続され、第２のインバータのしきい値電圧を調整する第２のダイオード素子を含む。この場合は、第１および第２のインバータのしきい値電圧を第１および第２の信号の振幅幅の中心に設定することができる。
【０１０５】
また好ましくは、駆動回路は、さらに、第１の電源電位のラインと出力ノードとの間に第９のトランジスタと直列接続され、第１０のトランジスタの導通時に非導通になるスイッチング素子を含む。この場合は、第９および第１０のトランジスタに貫通電流が流れるのを防止することができる。
【０１０６】
また好ましくは、駆動回路は、さらに、第１および第２のインバータの出力信号の論理和信号を第９のトランジスタの入力電極に与える論理回路を含む。この場合も、第９および第１０のトランジスタに貫通電流が流れるのを防止することができる。
【０１０７】
また好ましくは、さらに、所定の電位を分圧して参照電位を生成する分圧回路が設けられる。この場合は、出力ノードの電位は所定の電位に基づいて制御される。
【０１０８】
また好ましくは、さらに、第１の電源電位よりも低い第３の電源電位を生成し、その電流駆動力が前記第９のトランジスタの導通時に増大する降圧回路が設けられる。第９のトランジスタは、第３の電源電位のラインと出力ノードとの間に接続される。この場合は、第１の電源電位と参照電位との電位差を適値に設定することができる。また第１のトランジスタの非導通時は降圧回路の電流駆動力を小さくするので、消費電力の低減化を図ることができる。
【０１０９】
また好ましくは、第１および第２のトランジスタは第１の導電形式であり、第３および第４のトランジスタは第２の導電形式である。第１の比較回路は、さらに、それぞれ第１の電源電位のラインと第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに第２のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、第２のトランジスタに流れる電流に応じた値の電流を第１のトランジスタの第２の電極に流入させる第１のカレントミラー回路と、第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源とを含む。第１および第２のトランジスタのサイズの比は、第５および第６のトランジスタのサイズの比よりも小さい。第１のトランジスタの第１の電極から第１の信号が出力される。第２の比較回路は、さらに、第１の電源電位のラインと第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源と、それぞれ第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに第４のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、第４のトランジスタに流れる電流に応じた値の電流を第３のトランジスタの第２の電極から流出させる第２のカレントミラー回路とを含む。第３および第４のトランジスタのサイズの比は、第７および第８のトランジスタのサイズの比よりも小さい。第３のトランジスタの第２の電極から第２の信号が出力される。この場合は、トランジスタのサイズの比を設定することにより、第１および第２のオフセット電圧を容易かつ精度よく設定することができる。
【０１１０】
また好ましくは、駆動回路は、第１の電源電位のラインと出力ノードとの間に接続され、その入力電極が第１の信号を受ける第２の導電形式の第９のトランジスタと、第２の電源電位のラインと出力ノードとの間に接続され、その入力電極が第２の信号を受ける第１の導電形式の第１０のトランジスタとを含む。この場合は、第９および第１０のトランジスタはアナログ的に制御される。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による内部電源電位発生回路の構成を示す回路図である。
【図２】 実施の形態１の変更例を示す回路ブロック図である。
【図３】 実施の形態１の他の変更例を示す回路図である。
【図４】 この発明の実施の形態２による内部電源電位発生回路の構成を示す回路図である。
【図５】 実施の形態２の変更例を示す回路図である。
【図６】 実施の形態２の他の変更例を示すブロック図である。
【図７】 図６に示した内部電源電位発生回路の動作を示す図である。
【図８】 実施の形態２のさらに他の変更例を示す回路図である。
【図９】 実施の形態２のさらに他の変更例を示す回路図である。
【図１０】 実施の形態２のさらに他の変更例の動作を示す図である。
【図１１】 実施の形態２のさらに他の変更例を示す回路図である。
【図１２】 実施の形態２のさらに他の変更例を示す回路図である。
【図１３】 実施の形態２のさらに他の変更例を示す回路図である。
【図１４】 実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１５】 図１４に示した降圧回路の構成を示す回路図である。
【図１６】 この発明の実施の形態３によるＤＲＡＭの全体構成を示す回路ブロック図である。
【図１７】 図１６に示した内部電源電位発生回路の構成を示すブロック図である。
【図１８】 図１６に示したメモリマットの構成を示す回路ブロック図である。
【図１９】 図１８に示したメモリマットの構成をより詳細に示す回路図である。
【図２０】 この実施の形態３の効果を説明するためのブロック図である。
【図２１】 従来の内部電源電位発生回路の構成を示す回路図である。
【図２２】 図２１に示した内部電源電位発生回路の動作を示す図である。
【図２３】 従来の内部電源電位発生回路の問題点を説明するための図である。
【符号の説明】
１，６５ 分圧回路、２ ＶＣＣ１発生回路、３ モニタ電位発生回路、４ 制御電位発生回路、５，３６ 駆動回路、１１〜２０，４５〜５４，７３，８４〜８６，１２５，１２６，１２８，１５２〜１５４ ＰチャネルＭＯＳトランジスタ、２１〜３２，５５〜６４，６６，６７，８３，１２１〜１２４，１２７，１２９〜１３３，１５５〜１５７ ＮチャネルＭＯＳトランジスタ、３３，８７，１３３ キャパシタ、３４ 参照電位発生回路、３５，８０，８１，１５１ 演算増幅器、４１ 下限電位比較回路、４２ 上限電位比較回路、４３，４４，７１，７２，８２ インバータ、６８，６９，９１ 内部電源電位発生回路、９２ クロック発生回路、９３ 行および列アドレスバッファ、９４ 行デコーダ、９５ 列デコーダ、９６ メモリマット、９７ メモリアレイ、９８ センスアンプ＋入出力制御回路、９９ 入力バッファ、１００ 出力バッファ、１１１列選択ゲート、１１２ センスアンプ、１１３ イコライザ、１１４ ドライバ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、１０１ ＶＰＰ発生回路、１０２ ＶＤＤＳ発生回路、１０３ ＶＲ０／２発生回路、１５０ ＶＤＤＳ／２発生回路。
Claims (16)
- 出力ノードの電位が参照電位に応じた電位になるように前記出力ノードの充放電を行なう電位発生回路であって、
その第１の電極が第１の電源電位のライン、もしくは前記第１の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が前記出力ノードに接続された第１の導電形式の第１のトランジスタと、その第１の電極が第２の電源電位のライン、もしくは前記第２の電源電位のラインに接続されたトランジスタに接続され、その第２の電極が前記出力ノードに接続された第２の導電形式の第２のトランジスタとを含む駆動回路、
その第１の電極が第１のノードに接続され、その入力電極が前記出力ノードに接続され、その第２の電極が前記第１のトランジスタの入力電極に接続された第２の導電形式の第３のトランジスタと、その第１の電極が前記第２の電源電位のラインに接続され、その入力電極が前記出力ノードに接続され、その第２の電極が前記第２のトランジスタの入力電極に接続された第１の導電形式の第４のトランジスタと、前記第３および第４のトランジスタの第２の電極間に直列接続された第１および第２のダイオード素子とを含み、前記出力ノードの電位が前記第１および第２のダイオード素子間の第２のノードの電位に一致するように前記第１および第２のトランジスタを制御する制御電位発生回路、
その第１の電極が前記第１のノードに接続され、その入力電極が第３のノードに接続された第２の導電形式の第５のトランジスタと、その第１の電極が前記第２の電源電位のラインに接続され、その入力電極が前記第３のノードに接続された第１の導電形式の第６のトランジスタと、前記第５のトランジスタの第２の電極と前記第３のノードとの間に接続された第３のダイオード素子と、前記第３のノードと前記第６のトランジスタの第２の電極との間に接続された第４のダイオード素子とを含み、前記第３のノードからモニタ電位を出力するモニタ電位発生回路、および
前記モニタ電位が前記参照電位に一致するように前記第１のノードに電流を供給する電流供給回路を備える、電位発生回路。 - 前記第１のダイオード素子は、その第１の電極および入力電極が前記第３のトランジスタの第２の電極に接続された第１の導電形式の第７のトランジスタを含み、
前記第２のダイオード素子は、その第１の電極が前記第７のトランジスタの第２の電極に接続され、その入力電極および第２の電極が前記第４のトランジスタの第２の電極に接続された第２の導電形式の第８のトランジスタを含み、
前記第３のダイオード素子は、その第１の電極および入力電極が前記第５のトランジスタの第２の電極に接続され、その第２の電極が前記第３のノードに接続された第１の導電形式の第９のトランジスタを含み、
前記第４のダイオード素子は、その第１の電極が前記第３のノードに接続され、その入力電極および第２の電極が前記第６のトランジスタの第２の電極に接続された第２の導電形式の第１０のトランジスタを含み、
前記第３および第５のトランジスタのサイズの比と、前記第４および第６のトランジスタのサイズの比と、前記第７および第９のトランジスタのサイズの比と、前記第８および第１０のトランジスタのサイズの比とは、互いに等しい、請求項１に記載の電位発生回路。 - さらに、前記第１の電源電位のラインに接続されたトランジスタであって、前記第１の電源電位のラインと前記第１のトランジスタの第１の電極との間に介挿され、その入力電極が前記第１のトランジスタの第１の電極に接続された第２の導電形式の第１１のトランジスタと、前記第１の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記第１１のトランジスタの入力電極に接続された第２の導電形式の第１２のトランジスタとを含み、前記第１のトランジスタに流れる電流に応じた値の電流を前記第１の電源電位のラインから前記第１２のトランジスタを介して前記出力ノードに流入させる第１のカレントミラー回路、および
前記第２の電源電位のラインに接続されたトランジスタであって、前記第２のトランジスタの第１の電極と前記第２の電源電位のラインとの間に介挿され、その入力電極が前記第２のトランジスタの第１の電極に接続された第１の導電形式の第１３のトランジスタと、前記出力ノードと前記第２の電源電位のラインとの間に接続され、その入力電極が前記第１３のトランジスタの入力電極に接続された第１の導電形式の第１４のトランジスタとを含み、前記第２のトランジスタに流れる電流に応じた値の電流を前記出力ノードから前記第１４のトランジスタを介して前記第２の電源電位のラインに流出させる第２のカレントミラー回路を備える、請求項１または請求項２に記載の電位発生回路。 - さらに、所定の電位を分圧して前記参照電位を生成する分圧回路を備える、請求項１から請求項３のいずれかに記載の電位発生回路。
- さらに、それらの入力電極がそれぞれ前記参照電位および前記出力ノードの電位を受ける第１５および第１６のトランジスタを含み、前記出力ノードの電位と前記参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路、
それらの入力電極がそれぞれ前記参照電位および前記出力ノードの電位を受ける第１７および第１８のトランジスタを含み、前記出力ノードの電位と前記参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路、および
前記第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、前記出力ノードの電位が前記下限電位よりも低い場合は前記出力ノードに電流を流入させ、前記出力ノードの電位が前記上限電位よりも高い場合は前記出力ノードから電流を流出させる駆動回路を備える、請求項１から請求項４のいずれかに記載の電位発生回路。 - 出力ノードの電位が参照電位に応じた電位になるように前記出力ノードの充放電を行なう電位発生回路であって、
それらの入力電極がそれぞれ前記参照電位および前記出力ノードの電位を受ける第１および第２のトランジスタを含み、前記出力ノードの電位と前記参照電位よりも第１のオフセット電圧分だけ低い下限電位との電位差に応じたレベルの第１の信号を出力する第１の比較回路、
それらの入力電極がそれぞれ前記参照電位および前記出力ノードの電位を受ける第３および第４のトランジスタを含み、前記出力ノードの電位と前記参照電位よりも第２のオフセット電圧分だけ高い上限電位との電位差に応じたレベルの第２の信号を出力する第２の比較回路、および
前記第１および第２の比較回路からの前記第１および第２の信号に応じて動作し、前記出力ノードの電位が前記下限電位よりも低い場合は前記出力ノードに電流を流入させ、前記出力ノードの電位が前記上限電位よりも高い場合は前記出力ノードから電流を流出させる駆動回路を備える、電位発生回路。 - 前記第１および第２のトランジスタは第１の導電形式であり、前記第３および第４のトランジスタは第２の導電形式であり、
前記第１の比較回路は、
さらに、それぞれ第１の電源電位のラインと前記第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに前記第１のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、前記第１のトランジスタに流れる電流に応じた値の電流を前記第２のトランジスタの第２の電極に流入させる第１のカレントミラー回路、および
前記第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源を含み、
前記第１および第２のトランジスタのサイズの比は、前記第５および第６のトランジスタのサイズの比よりも小さく、
前記第２のトランジスタの第１の電極から前記第１の信号を出力し、
前記第２の比較回路は、
さらに、第１の電源電位のラインと前記第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源、および
それぞれ前記第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに前記第３のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、前記第３のトランジスタに流れる電流に応じた値の電流を前記第４のトランジスタの第２の電極から流出させる第２のカレントミラー回路を含み、
前記第３および第４のトランジスタのサイズの比は、前記第７および第８のトランジスタのサイズの比よりも小さく、
前記第４のトランジスタの第２の電極から前記第２の信号を出力する、請求項６に記載の電位発生回路。 - 前記駆動回路は、
前記第１の信号の反転信号を出力する第１のインバータ、
前記第２の信号の反転信号を出力する第２のインバータ、
第１の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記第１のインバータの出力信号を受ける第２の導電形式の第９のトランジスタ、および
第２の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記第２のインバータの出力信号を受ける第１の導電形式の第１０のトランジスタを含む、請求項７に記載の電位発生回路。 - 前記第１のインバータは、
その第１の電極が第１の電源電位のラインに接続され、その第２の電極が前記第９のトランジスタの入力電極に接続され、その入力電極が前記第１の信号を受ける第２の導電形式の第１１のトランジスタ、
その第１の電極が前記第９のトランジスタの入力電極に接続され、その入力電極が前記第１の信号を受ける第１の導電形式の第１２のトランジスタ、および
前記第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、前記第１２のトランジスタに流れる電流を制限する第１の電流制限素子を含み、
前記第２のインバータは、
その第１の電極が第２の電源電位のラインに接続され、その第２の電極が前記第１０のトランジスタの入力電極に接続され、その入力電極が前記第２の信号を受ける第１の導電形式の第１３のトランジスタ、および
その第１の電極が前記第１０のトランジスタの入力電極に接続され、その入力電極が前記第２の信号を受ける第２の導電形式の第１４のトランジスタ、および、
前記第１４のトランジスタの第２の電極と第１の電源電位のラインとの間に接続され、前記第１４のトランジスタに流れる電流を制限する第２の電流制限素子を含む、請求項８に記載の電位発生回路。 - 前記第１のインバータは、さらに、前記第１２のトランジスタの第２の電極と第２の電源電位のラインとの間に前記第１の電流制限素子と直列接続され、前記第１のインバータのしきい値電圧を調整する第１のダイオード素子を含み、
前記第２のインバータは、さらに、第１の電源電位のラインと前記第１４のトランジスタの第２の電極との間に前記第２の電流制限素子と直列接続され、前記第２のインバータのしきい値電圧を調整する第２のダイオード素子を含む、請求項９に記載の電位発生回路。 - 前記駆動回路は、さらに、第１の電源電位のラインと前記出力ノードとの間に前記第９のトランジスタと直列接続され、前記第１０のトランジスタの導通時に非導通になるスイッチング素子を含む、請求項８から請求項１０のいずれかに記載の電位発生回路。
- 前記駆動回路は、さらに、前記第１および第２のインバータの出力信号の論理和信号を前記第９のトランジスタの入力電極に与える論理回路を含む、請求項８から請求項１１のいずれかに記載の電位発生回路。
- さらに、所定の電位を分圧して前記参照電位を生成する分圧回路を備える、請求項６から請求項１２のいずれかに記載の電位発生回路。
- さらに、第１の電源電位よりも低い第３の電源電位を生成し、その電流駆動力が前記第９のトランジスタの導通時に増大する降圧回路を備え、
前記第９のトランジスタは、第３の電源電位のラインと前記出力ノードとの間に接続される、請求項８から請求項１３のいずれかに記載の電位発生回路。 - 前記第１および第２のトランジスタは第１の導電形式であり、前記第３および第４のトランジスタは第２の導電形式であり、
前記第１の比較回路は、
さらに、それぞれ第１の電源電位のラインと前記第１および第２のトランジスタの第１の電極との間に接続され、それらの入力電極がともに前記第２のトランジスタの第１の電極に接続された第２の導電形式の第５および第６のトランジスタを有し、前記第２のトランジスタに流れる電流に応じた値の電流を前記第１のトランジスタの第２の電極に流入させる第１のカレントミラー回路、および
前記第１および第２のトランジスタの第２の電極と第２の電源電位のラインとの間に接続された第１の定電流源を含み、
前記第１および第２のトランジスタのサイズの比は、前記第５および第６のトランジスタのサイズの比よりも小さく、
前記第１のトランジスタの第１の電極から前記第１の信号を出力し、
前記第２の比較回路は、
さらに、第１の電源電位のラインと前記第３および第４のトランジスタの第１の電極との間に接続された第２の定電流源、および
それぞれ前記第３および第４のトランジスタの第２の電極と第２の電源電位のラインとの間に接続され、それらの入力電極がともに前記第４のトランジスタの第２の電極に接続された第１の導電形式の第７および第８のトランジスタを有し、前記第４のトランジスタに流れる電流に応じた値の電流を前記第３のトランジスタの第２の電極から流出させる第２のカレントミラー回路を含み、
前記第３および第４のトランジスタのサイズの比は、前記第７および第８のトランジスタのサイズの比よりも小さく、
前記第３のトランジスタの第２の電極から前記第２の信号を出力する、請求項６に記載の電位発生回路。 - 前記駆動回路は、
第１の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記第１の信号を受ける第２の導電形式の第９のトランジスタ、および
第２の電源電位のラインと前記出力ノードとの間に接続され、その入力電極が前記第２の信号を受ける第１の導電形式の第１０のトランジスタを含む、請求項１５に記載の電位発生回路。
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