JP3781924B2

JP3781924B2 - 電源回路

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Publication number: JP3781924B2
Application number: JP24250999A
Authority: JP
Inventors: 寿昌田中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2006-06-07
Anticipated expiration: 2019-08-30
Also published as: DE60001885D1; EP1081675A3; US6426670B1; EP1081675B1; JP2001067133A; EP1081675A2; DE60001885T2

Description

【０００１】
【発明の属する技術分野】
本発明は、設定された電圧をインピーダンス変換して出力する電源回路、特に複数の電圧を必要とする液晶表示装置に好適な電源回路に関する。
【０００２】
携帯電話やページャなどの携帯機器用の表示装置として、液晶表示装置が使用されている。液晶表示装置では、複数のバイアス電圧を用いてデューティ駆動する図５に示すような駆動回路が用いられ、多くの表示素子を駆動できるようにしている。
【０００３】
図５の液晶表示装置は、電源電圧Ｖｄｄと接地電圧Ｅとの間に、直列に接続された各々１ＭΩ程の抵抗で分圧して複数のバイアス電圧を発生するバイアス回路部５１と、発生された各バイアス電圧をインピーダンス変換して出力するためのボルテージフォロワ５２１〜５２３を有するバッファ回路部５２と、バッファ回路部の出力電圧を表示データなどに応じて点灯すべき液晶表示素子５４１の電極に選択して印加するための選択回路部５３と、複数の液晶表示素子５４１から表示パターンが形成される表示パネル部５４から構成されている。
【０００４】
そして、複数のバイアス電圧によるデューティ駆動を行うことにより、表示パネル部５４上の多数の液晶表示素子の電極間に印加された電圧が所定値以上のもののみを点灯表示することができる。
【０００５】
このように構成された液晶表示装置では、特に使用時間をできるだけ長くするために低消費電力化と、負荷容量が大きい場合にも駆動波形の鈍化を防止し表示品位を保つために容量性負荷を駆動する駆動力の向上が必要である。
【０００６】
このため、従来、バッファ回路部のボルテージフォロワの出力段を構成する電源回路として、図６，図７のような回路が用いられている。
【０００７】
図６において、電源電圧Ｖｄｄと接地電圧Ｅ間に定電流源Ｉ６１とＮチャンネル形のＭＯＳＦＥＴＱ６１とが直列に接続され、その接続点から出力電圧Ｖｏが出力される。また、差動増幅器ＣＰ６１が設けられ、その反転入力端子−に入力電圧Ｖｉｎが入力され、非反転入力端子＋に出力電圧Ｖｏが入力され、出力がＭＯＳＦＥＴＱ６１のゲートに印加される。
【０００８】
この図６の電源回路において、定電流源Ｉ６１から常時定電流ｉ１が供給される一方、入力電圧Ｖｉｎと出力電圧Ｖｏとが差動増幅器ＣＰ６１で比較され、その比較結果でＭＯＳＦＥＴＱ６１が導通制御されている。このため、出力電圧Ｖｏは入力電圧Ｖｉｎに等しくなるように制御されることになる。
【０００９】
ところで、液晶表示装置の駆動回路においては、容量性負荷を種々の電圧値のバイアス電圧を組み合わせて駆動することから、出力電圧Ｖｏが押し上げられたり、引き下げられたりする。いずれの原因にしても、出力電圧Ｖｏが所定の値から変動することになる。以後、この変動方向が正方向のものを正ノイズ（Ｈノイズ）、変動方向が負方向のものを負ノイズ（Ｌノイズ）とする。
【００１０】
さて、図６の電源回路では、Ｈノイズが発生し出力電圧Ｖｏが上昇すると、差動増幅器ＣＰ６１の出力電圧によりＭＯＳＦＥＴＱ６１が制御され、上昇した出力電圧Ｖｏを低下させ、出力電圧Ｖｏが入力電圧Ｖｉｎになった時点で動作が停止する。従って、その上昇した出力電圧Ｖｏを低下させる能力はＭＯＳＦＥＴＱ６１のドライブ能力に依って定まることになる。
【００１１】
一方、Ｌノイズが発生し出力電圧Ｖｏが低下すると、まず差動増幅器ＣＰ６１の出力電圧によりＭＯＳＦＥＴＱ６１が制御される。そして、定電流源Ｉ６１を通して定電流ｉ１が注入され、時間の経過につれて出力電圧Ｖｏが上昇していく。そして、出力電圧Ｖｏが入力電圧Ｖｉｎに等しくなったときに、差動増幅器ＣＰ６１の出力がハイレベルとなりＭＯＳＦＥＴＱ６１が導通して、常に出力電圧Ｖｏが入力電圧Ｖｉｎに等しくなるように制御される。従って、その低下した出力電圧Ｖｏを上昇させる能力は定電流源Ｉ６１のｉ１の大きさに依って定まることになる。
【００１２】
そして、この出力電圧Ｖｏを入力電圧Ｖｉｎに等しく保つために、ＭＯＳＦＥＴＱ６１は定電流源Ｉ６１のｉ１を定常的に流し続けることになる。
【００１３】
このように出力電圧のノイズ成分、特に負ノイズ成分を低くするためには、定電流源Ｉ６１のｉ１を大きくする必要があるが、このことは液晶表示装置における大きな目標である低消費電力化と相反する状態になる。
【００１４】
図７は、このような図６における問題を改善する従来の電源回路であり、図６における定電流源Ｉ６１に並列に、Ｐチャンネル形ＭＯＳＦＥＴＱ６２と定電流源Ｉ６２の直列回路を設けたものである。その他の構成、作用は図６におけると同様である。
【００１５】
図７で、出力電圧Ｖｏにノイズの乗りやすいタイミング時に定期的に、ＭＯＳＦＥＴＱ６２のゲートにオン制御信号を与えて、ＭＯＳＦＥＴＱ６２を導通させ、定電流源Ｉ６２の定電流ｉ２を定電流源Ｉ６１の定電流ｉ１に重畳させる。これにより、特にＬノイズ時の対応能力を高めようとするものである。
【００１６】
しかし、ＭＯＳＦＥＴＱ６２の導通は、出力電圧Ｖｏへのノイズ成分の有無に関わらず、定期的に行われるものであるため、Ｌノイズ時の対応能力は多少は改善されるものの、基本的な解決手段とはなり得ないものであった。
【００１７】
【発明が解決しようとする課題】
このように、従来の電源回路では、出力電圧のノイズ成分、特に負ノイズ成分を低くするためには、定電流源の電流値を大きくする必要があるが、このことは電源回路の低消費電力化と相反する状態になってしまうと言う問題があった。
【００１８】
そこで、本発明は、ボルテージフォロワの出力段を構成する電源回路において、出力電圧へのノイズ成分の除去能力を向上し、容量性負荷の駆動能力を大きくすると共に、低消費電力化も合わせて達成できる電源回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１の電源回路は、出力端子と第１電源Ｅ間に接続された第１スイッチング素子Ｑ１１と、第２電源Ｖｄｄと前記出力端子間に接続された第２スイッチング素子Ｑ１２と、入力電圧Ｖｉｎと前記出力端子の出力電圧Ｖｏとを比較し、この出力電圧Ｖｏが入力電圧Ｖｉｎを上回るときに、前記第１スイッチング素子Ｑ１１を導通させる第１比較器ＣＰ１１と、参照電圧Ｖｒｅｆと前記出力電圧Ｖｏとを比較し、この出力電圧Ｖｏが前記参照電圧Ｖｒｅｆを下回るときに、前記第２スイッチング素子Ｑ１２を導通させる第２比較器ＣＰ１２とを備え、該第２比較器ＣＰ１２の動作にヒステリシス特性を持たせたことを特徴とする。
【００２０】
請求項１の電源回路によれば、出力電圧Ｖｏを上昇させる時に第２スイッチング素子Ｑ１２を導通させるから、従来の定電流型電源回路に比べて、負荷駆動能力が著しく向上する。
【００２１】
また、第２スイッチング素子Ｑ１２を設け、且つこの第２スイッチング素子Ｑ１２の導通／非導通を制御する比較器ＣＰ１２にヒステリシス特性を持たせたことにより、ノイズ成分の除去能力を向上することができると共に、出力電圧における歪み成分を極めて小さくすることができる。
【００２２】
また、第１スイッチング素子Ｑ１１と第２スイッチング素子Ｑ１２とをそれぞれ比較器ＣＰ１１，比較器ＣＰ１２で同時に導通することがないように制御することで、電源間の貫通電流が発生することはなく、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できるから、低消費電力化が図られる。
【００２３】
【発明の実施の形態】
以下、本発明の実施例について、図１〜図４を参照して説明する。
【００２４】
図１は、本発明の実施例に係る電源回路を示す図である。この図１において、電源電圧Ｖｄｄと接地電圧Ｅ間にＰチャンネル形のＭＯＳＦＥＴＱ１２とＮチャンネル形のＭＯＳＦＥＴＱ１１が直列に接続され、この接続点Ａから出力電圧Ｖｏが出力される。このＭＯＳＦＥＴＱ１２が負荷に給電するスイッチとして機能し、ＭＯＳＦＥＴＱ１１が吸収するためのスイッチとして機能する。そして、差動増幅器ＣＰ１１の反転入力端子−に入力電圧Ｖｉｎが入力され、非反転入力端子＋に出力電圧Ｖｏが入力され、比較器として機能し、その出力がＭＯＳＦＥＴＱ１１のゲートに印加される。
【００２５】
また、差動増幅器ＣＰ１２の反転入力端子−には参照電圧Ｖｒｅｆ１あるいはＶｒｅｆ２が入力され、非反転入力端子＋には出力電圧Ｖｏが入力され、比較器として機能し、その出力（Ｃ点電位）がＭＯＳＦＥＴＱ１２のゲートに印加される。そして、電源電圧Ｖｄｄと接地電圧Ｅ間との間に抵抗Ｒ１１と抵抗Ｒ１２が直列接続され、抵抗Ｒ１３とＮチャンネル形ＭＯＳＦＥＴＱ１３の直列回路が抵抗Ｒ１２に並列接続されている。したがって、参照電圧であるＢ点電位は、ＭＯＳＦＥＴＱ１３の導通／非導通に応じて、参照電圧としてＶｒｅｆ１あるいはＶｒｅｆ２の２つの値のいずれかの値を取る。
【００２６】
そして、このＭＯＳＦＥＴＱ１３のゲートには、Ｃ点電位、すなわち差動増幅器ＣＰ１２の出力電位が入力されるから、差動増幅器ＣＰ１２は出力電圧Ｖｏに関して、ヒステリシス特性を持つことになる。
【００２７】
さて、この図１の電源回路の動作を、図２の特性図を参照しつつ説明する。まず、通常時の状態は、出力電圧Ｖｏは入力電圧Ｖｉｎとほぼ等しい電圧値にあり、ＭＯＳＦＥＴＱ１２はオフ状態、ＭＯＳＦＥＴＱ１１は不定（オンの場合もあるし、オフの場合もあり得る）の状態にある。差動増幅器ＣＰ１２の出力はＨレベルにあり、ＭＯＳＦＥＴＱ１３はオン状態で、Ｂ点電位は低い電位の参照電圧Ｖｒｅｆ２となっている。
【００２８】
この電源回路の考え方を理解しやすくするために、これらの各電圧の関係を整理し、かつ仮定の具体的電位を設定すると、次のようになる。
Ｖｉｎ（３．０Ｖ）＝定常時のＶｏ＝Ｖｒｅｆ１＞Ｖｒｅｆ２（２．７Ｖ）
【００２９】
この通常時の状態から、出力電圧ＶｏにＬノイズが重畳される（ｔ１）と、出力電圧Ｖｏは低下していき、そのときの参照電圧Ｖｒｅｆ２まで低下すると、差動増幅器ＣＰ１２の動作状態が反転し、その出力がＬレベルになる。したがって、ＭＯＳＦＥＴＱ１２がオフからオン状態になり、電源電圧Ｖｄｄから負荷に電流が供給され始める。また、この時、ＭＯＳＦＥＴＱ１３がオンからオフ状態になり、高い参照電圧Ｖｒｅｆ１が差動増幅器ＣＰ１２に供給される。
【００３０】
Ｌノイズのエネルギーが大きい場合には、出力電圧Ｖｏは参照電圧Ｖｒｅｆ２を越えてさらに低下し、時点ｔ２で上昇に転じる。この時、高い参照電圧Ｖｒｅｆ１となっているので、電源電圧ＶｄｄからＭＯＳＦＥＴＱ１２を介して電流が供給され続け、出力電圧Ｖｏが上昇を続ける。
【００３１】
そして、出力電圧Ｖｏが高い参照電圧Ｖｒｅｆ１となった時点ｔ３で、差動増幅器ＣＰ１２の出力がＨレベルに反転し、ＭＯＳＦＥＴＱ１２がオフし、ＭＯＳＦＥＴＱ１３がオンし、低い参照電圧Ｖｒｅｆ２となり、通常の動作状態に復帰する。
【００３２】
つまり、出力電圧Ｖｏに関して差動増幅器ＣＰ１２が、ヒステリシス動作を行っている。
【００３３】
次に、通常時の動作状態から、出力電圧ＶｏにＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは上昇していく。この時、出力電圧Ｖｏが入力電圧Ｖｉｎを越えたときに、差動増幅器ＣＰ１１の出力はＨレベルとなるので、ＭＯＳＦＥＴＱ１１がオンしている。
【００３４】
Ｈノイズのエネルギーにより、出力電圧Ｖｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５で降下に転じる。その後、出力電圧Ｖｏは降下を続けて、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳＦＥＴＱ１１がオフして、定常状態に回復する。
【００３５】
本発明の実施例は、以上のように動作するが、この実施例の１つの特徴である差動増幅器ＣＰ１２のヒステリシスの作用について、理解を明確にするために、ヒステリシスを有さない参考例について、図３及び図４を用いて、説明する。
【００３６】
この参考例は、図１，図２の本発明の実施例と比較して、参照電圧を高低の２値に切り替える点が無いだけで、その他は同じである。
【００３７】
さて、この参考例において、出力電圧Ｖｏが入力電圧Ｖｉｎにある通常の動作状態から、出力電圧ＶｏにＬノイズが重畳される（ｔ１）と、出力電圧Ｖｏは低下していき、参照電圧Ｖｒｅｆまで低下すると、差動増幅器ＣＰ１２の動作状態が反転し、その出力がＬレベルになる。したがって、ＭＯＳＦＥＴＱ１２がオフからオン状態になり、電源電圧Ｖｄｄから負荷に電流が供給され始める。
【００３８】
Ｌノイズのエネルギーにより、出力電圧Ｖｏは参照電圧Ｖｒｅｆを越えてさらに低下し、時点ｔ２で上昇に転じる。
【００３９】
そして、出力電圧Ｖｏが参照電圧となった時点ｔ３で、差動増幅器ＣＰ１２の出力がＨレベルに反転し、ＭＯＳＦＥＴＱ１２がオフする。従って、出力電圧Ｖｏは定常動作状態より低い電圧Ｖｒｅｆに留まった状態となる。
【００４０】
次に、この出力電圧Ｖｏが定常動作状態より低い電圧Ｖｒｅｆに留まった状態から、出力電圧ＶｏにＨノイズが重畳される（ｔ４）と、出力電圧Ｖｏは上昇していく。そして、出力電圧Ｖｏが入力電圧Ｖｉｎを越えたときに、差動増幅器ＣＰ１１の出力がＨレベルとなるので、ＭＯＳＦＥＴＱ１１がオンする。
【００４１】
Ｈノイズのエネルギーにより、出力電圧Ｖｏは入力電圧Ｖｉｎより高い電圧まで上昇し、時点ｔ５で降下に転じる。その後、出力電圧Ｖｏは降下を続けて、入力電圧Ｖｉｎと等しくなった時点ｔ６で、ＭＯＳＦＥＴＱ１１がオフして、定常状態に回復する。
【００４２】
このように、差動増幅器ＣＰ１２の動作にヒステリシスを持たない参考例では、一旦Ｌノイズに見舞われると、出力電圧Ｖｏは参照電圧Ｖｒｅｆまでしか回復できない。図４の説明のようにＨノイズがいつも到来してくれる訳ではなく、ヒステリシスを持たない場合には、どうしてもＬノイズに依る歪み分（Ｖｉｎ−Ｖｒｅｆ）が残ってしまうことになる。
【００４３】
この場合、参照電圧Ｖｒｅｆを入力電圧Ｖｉｎに等しくする、あるいは近づけることが考えられるかも知れないが、電圧の設定誤差や、構成素子の特性のばらつきなどのために、安定した動作を確保することが難しく、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２とが同時に導通し、いわゆる貫通電流が電源間に流れることにもなる。このようなことを避けるために、参照電圧Ｖｒｅｆを入力電圧Ｖｉｎより少し低い値に設定せざるを得ないことになる。
【００４４】
本発明実施例の電源回路によれば、負荷に給電したり、低下した出力電圧Ｖｏを上昇させる時にのみＭＯＳＦＥＴＱ１２をオン状態にするからそのインピーダンスを極めて小さくすることができる。このため、従来の定電流回路を用いた給電経路に比べて大きな電流を流すことができるから、高容量性負荷等の負荷駆動能力を高めることができる。
【００４５】
また、この給電側のＭＯＳＦＥＴＱ１２のオン・オフを制御する差動増幅器ＣＰ１２にヒステリシス特性を持たせているから、Ｈノイズ成分あるいはＬノイズ成分のどちらのノイズに対しても、その除去能力を向上することができる。そして、出力電圧Ｖｏを正負いずれの方向からでも所定の電圧（Ｖｉｎ）にセットすることができるので、出力電圧Ｖｏにおける歪み成分を極めて小さくできる。
【００４６】
また、給電側のＭＯＳＦＥＴＱ１２と吸収側のＭＯＳＦＥＴＱ１１とをそれぞれ差動増幅器ＣＰ１１，差動増幅器ＣＰ１２で同時に導通することがないように制御することで、電源間の貫通電流が発生することはない。また、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できる。したがって、電源回路の低消費電力化が図られるし、回路装置のレイアウト寸法も小さくすることができる。
【００４７】
【発明の効果】
本発明の電源回路によれば、出力電圧Ｖｏを上昇させる時に第２スイッチング素子を導通させるから、従来の定電流型電源回路に比べて、負荷駆動能力が著しく向上する。
【００４８】
また、第２スイッチング素子の導通／非導通を制御する比較器にヒステリシス特性を持たせたことにより、ノイズ成分の除去能力を向上することができると共に、出力電圧における歪み成分を極めて小さくすることができる。
【００４９】
また、第１スイッチング素子と第２スイッチング素子とをそれぞれ比較器で同時に導通することがないように制御することで、電源間の貫通電流が発生することはなく、併せて負荷が容量性負荷の場合には消費電力はほとんど無視できるから、低消費電力化が図られる。
【図面の簡単な説明】
【図１】本発明の実施例に係る電源回路を示す図。
【図２】本発明の実施例に係る電源回路の動作を説明する図。
【図３】本発明の参考例に係る電源回路を示す図。
【図４】本発明の参考例に係る電源回路の動作を説明する図。
【図５】一般的な液晶表示装置を示す図。
【図６】従来の電源回路を示す図。
【図７】従来の電源回路を示す図。
【符号の説明】
Ｑ１１、Ｑ１３Ｎチャンネル形ＭＯＳＦＥＴ
Ｑ１２Ｐチャンネル形ＭＯＳＦＥＴ
ＣＰ１１、ＣＰ１２差動増幅器
Ｖｏ出力電圧
Ｖｉｎ入力電圧
Ｖｒｅｆ１，Ｖｒｅｆ２参照電圧

Claims

出力端子と第１電源間に接続された第１スイッチング素子と、
第２電源と前記出力端子間に接続された第２スイッチング素子と、
入力電圧と前記出力端子の出力電圧とを比較し、この出力電圧が入力電圧を上回るときに、前記第１スイッチング素子を導通させる第１比較器と、
参照電圧と前記出力電圧とを比較し、この出力電圧が前記参照電圧を下回るときに、前記第２スイッチング素子を導通させる第２比較器とを備え、
該第２比較器の動作にヒステリシス特性を持たせたことを特徴とする電源回路。