[go: up one dir, main page]

KR100186344B1 - 히스테리시스 입력버퍼 - Google Patents

히스테리시스 입력버퍼 Download PDF

Info

Publication number
KR100186344B1
KR100186344B1 KR1019960046668A KR19960046668A KR100186344B1 KR 100186344 B1 KR100186344 B1 KR 100186344B1 KR 1019960046668 A KR1019960046668 A KR 1019960046668A KR 19960046668 A KR19960046668 A KR 19960046668A KR 100186344 B1 KR100186344 B1 KR 100186344B1
Authority
KR
South Korea
Prior art keywords
reference voltage
voltage vref
input
input buffer
differential amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019960046668A
Other languages
English (en)
Other versions
KR19980027763A (ko
Inventor
주양성
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019960046668A priority Critical patent/KR100186344B1/ko
Priority to DE19732671A priority patent/DE19732671C2/de
Priority to JP9283997A priority patent/JPH10154925A/ja
Publication of KR19980027763A publication Critical patent/KR19980027763A/ko
Application granted granted Critical
Publication of KR100186344B1 publication Critical patent/KR100186344B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
    • H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 노이즈에 강한 히스테리시스 특성을 갖는 히스테리시스 입력버퍼에 관한 것으로써, 인에이블 신호에 의해 입력신호와 기준전압을 비교하는 차동증폭기와, 상기 차동증폭기의 출력신호 레벨에 따라 상기 기준전압을 제 1 기준전압, 제 2 기준전압 및, 제 3 기준전압으로 멀티플렉싱하는 멀티플렉서를 포함한다.
상기 히스테리시스 입력버퍼의 기준전압은 이전 상태의 입력신호에 따라 다수의 기준전압으로 변화함으로써 히스테리시스 특성을 가지게 된다.

Description

히스테리시스 입력버퍼
본 발명은 반도체 소자의 입력버퍼에 관한 것으로, 특히, 노이즈에 강한 히스테리시스(hysteresis) 특성을 갖는 차동증폭기형(differential amplifiertype) 입력버퍼에 관한 것이다.
일반적으로, 외부의 신호를 반도체 내부의 신호로 입력하기 위한 수단으로 인버터형(inverter type)의 입력버퍼가 사용된다.
그 밖에, 이러한 인버터형 입력버퍼 대신에, 차동증폭기형의 입력버퍼도 사용되고 있다. 차동증폭기형 입력버퍼는 외부신호를 내부의 기준전압과 비교하는 비교기를 포함한다. 인버터형 입력버퍼에 비해 차동증폭기형 입력버퍼는 노이즈 마진(noise margin)이 양호하다는 장점을 갖는다. 또한, 차동증폭기형 입력버퍼는 기준전압의 변화를 이용하여 히스테리시스 특성을 갖도록 하는데 용이하다.
종래의 인버터형 입력버퍼는 도 1에 도시한 바와 같이, 입력신호(VIN)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스를 갖는 PMOS 트랜지스터(MP1)와, 인에이블 신호(ENB)를 입력받는 게이트와 상기 PMOS 트랜지스터(MP1)의 드레인과 연결된 드레인을 갖는 NMOS 트랜지스터(MN1)와, 상기 입력신호(VIN)를 입력받는 게이트와 상기 NMOS 트랜지스터(MN1)의 소오스와 연결된 드레인과 그라운드 전압(VSS)을 입력받는 소오스를 갖는 NMOS 트랜지스터(MN2)와, 상기 인에이블 신호(ENB) 및 상기 PMOS 트랜지스터(MP1)의 드레인 신호를 낸드 연산하여 출력신호(VOUT)를 발생시키는 낸드 게이트(NAND1)로 구성된다.
여기서, 입력신호(VIN)가 항상 내부로 전달될 경우, 인버터형 입력버퍼는 NMOS 트랜지스터(MN1)와 인에이블 신호(ENB)를 필요로 하지 않으며, NAND 게이트(NAND1)는 인버터로 대체될 수 있다.
상기와 같이 구성된 종래의 인버터형 입력버퍼의 동작을 도 1를 참조하여 상세히 설명하면 다음과 같다.
먼저, 인에이블 신호(ENB)가 로우레벨일 때, 즉 디스에이블될 때, 입력신호(VIN)가 로우레벨이라면, PMOS 트랜지스터(MP1)는 턴온되고 NMOS 트랜지스터(MN2)는 턴오프된다. 따라서, 전원전압(VCC)은 PMOS 트랜지스터(MP1)를 지나 NAND 게이트(NAND1)의 한 입력단자에 인가된다. 이 때, NMOS 트랜지스터(MN1)는 턴오프되어 전원전압(VCC)과 그라운드 전압(VSS) 사이에 커런트 패스를 차단하고, 상기 NAND 게이트(NAN)의 타측 입력단자에는 로우레벨의 인에이블 신호(ENB)가 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOUT)는 하이레벨이 된다.
또한, 인에이블 신호(ENB)가 디스에이블된 상태에서, 입력신호(VIN)가 하이레벨이라면, PMOS 트랜지스터(MP1)는 턴오프되어 전원전압(VCC)의 커런트 패스를 차단하고, NMOS 트랜지스터(MN2)는 턴온된다. 따라서, NAND게이트(NAND1)의 일측 입력단자(Vss)의 전압이 타측 입력단자로 입력되고, 인에이블 신호(ENB)가 인가된다. 이에 따라, 인버터형 입력버퍼의 출력신호(VOUT)는 하이레벨이 된다.
결과적으로, 인에이블 신호(ENB)가 로우레벨일 때는 입력신호(VIN)의 변화에 관계없이 항상 하이레벨의 출력신호(VOUT)를 출력하므로, 제 1도의 회로는 인버터형 입력버퍼로서 동작되지 않는다.
한편, 인에이블 신호(ENB)가 하이레벨일 때, 즉 인에이블될 때, 입력신호(VIN)가 로우레벨이면, PMOS 트랜지스터(MP1)는 턴온되고, NMOS 트랜지스터(MN1)는 턴오프된다. 이에 따라, 전원전압(VCC)은 PMOS 트랜지스터(MP1)를 통해 NAND 게이트(NAND1)의 일측 입력단자에 인가된다. NMOS 트랜지스터(MN2)는 턴오프되고, 상기 NAND 게이트(NAND1)의 나머지 입력단자에는 하이레벨이 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOUT)는 로우레벨이 된다.
이어서, 인에이블 신호(ENB)가 인에이블된 상태에서, 입력신호(VIN)가 하이레벨이면, PMOS 트랜지스터(MP1)는 턴오프되어 전원전압(VCC)의 커런트 패스를 차단하고, NMOS 트랜지스터(MN1)는 턴온되어 그라운드(VSS)로의 커런트 패스를 연결시킨다. 따라서, NAND 게이트(NAND1)의 일측 입력단자에는 그라운드 상태의 신호가 인가되며, 타측 입력단자에는 하이레벨의 인에이블 신호(ENB)가 인가된다. 이에 따라, NAND 게이트(NAND1)의 출력신호(VOLT)는 하이레벨이 된다.
상술한 바와 같이, NAND 게이트(NAND1)의 일측 입력단자에 인가되는 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 드레인 전압의 레벨에 따라, NAND 게이트(NAND1)로 부터 출력되는 출력신호(VOUT)의 레벨이 결정된다. 그런데, 상기 드레인 전압의 레벨은 전원전압(VCC), 온도, 그라운드 바운싱(ground bouncing)에 따라 변화하므로, NAND 게이트(NAND1)의 오동작이 일어날 수 있다. 또한, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(MN1, MN2)의 크기 비(ratio)에 의하여 상기 드레인 전압의 레벨이 결정되며, 그 결정된 레벨은 NAND 게이트(NAND1)의 입력 한계범위를 벗어날 수 있으므로, 출력신호(VOUT)가 올바르지 않은 경우가 발생한다.
다시 말하면, 도 1에 도시한 인버터형 입력버퍼의 문제점은 노이즈 마진이 적다는 것이다. 또한 온도 및 그라운드 바운싱 조건에 따라 응답특성의 변화가 심하며, 특히 전원전압(VCC)의 변화가 상당히 크게 반영되므로 설게시 어려움이 따른다는 것이다. 이에 따라, 안정된 저전압 및 고속소자의 개발이 활발해지면서 이와 같은 종래 회로는 사용되지 않고 있다.
이러한 인버터형 입력버퍼의 단점을 개선하기 위한 종래의 자동증폭기형 입력버퍼는 미합중국 특허 제 5,319,265 호에 개시되어있으며, 이러한 형태의 입력버퍼는 도 2에 도시한 바와 같이, 가변저항(RA)을 거쳐 인가된 입력신호(VIN)와 가변저항(RB)을 거쳐 기준전압(VREF)에 따라 출력신호(VOUT)를 발생시키는 차동증폭기(10)와, 상기 가변저항(RA, RB) 및 차동증폭기(10)와 연결되고, 상기 출력신호(VOUT)에 따라 제어되는 스위치(SWO)와, 그 스위치(SWO)와 일측이 연결되고 타측이 접지된 커런트 소오스(IB)로 구성된다.
여기서, 스위치(SWO)는 차동증폭기(10)의 출력레벨에 의해 스위치되고, 이에 따라 커런트 소오스(IB)의 전류값을 제어한다. 히스테리시스 전압은 기준전압(VREF)에 인가된 전압을 선택적으로 강하함으로써 결정된다.
도 2도에 도시한 바와 같이, 히스테리시스 특성을 갖는 종래 비교기는 기준전압(VREF) 단자의 전압레벨을 다양하게 변화시킴으로써, 비교기의 동작이 히스테리시스 특성을 나타내도록 하였다. 즉, 입력신호(VIN)가 기준전압(VREF) 보다 낮으면 출력신호(VOUT)는 하이레벨로 세트되면서 스위치(SWO)를 턴온시켜 기준전압(VREF) 레벨보다 낮은 레벨이 차동증폭기(10)의 포지티브단자에 인가된다.
결과적으로, 기준전압(VREF)은 저항(RB)을 지나면서 전압강하가 일어나게 되고, 이에 따라, 기준전압(VREF)의 레벨(VREF')은 기준전압(VREF) 보다 낮아진다. 낮아진 기준전압(VREF')은 다음의 식으로 나타낼 수 있다.
VREF' = FREF -IB*RB
여기서, IBRB는 저항(RB)을 지나면서 발생한 전압강하의 양이다. 즉, 입력신호(VIN)가 하이레벨에서 로우레벨로 천이하는 경우에는 기준전압(VREF)과 비교되며, 로우레벨에서 하이레벨로 천이하는 경우에는 기준전압(VREF')과 비교된 출력신호(VOUT)가 출력되므로 히스테리시스 특성을 가지게 된다.
도 3는 도 2의 차동증폭기형 입력버퍼에서 차동증폭기(10)를 도시한 도면으로, 상기 차동증폭기(10)는 인에이블 신호(ENB)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스와 공통노드(ND1)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP1)와, 전원전압(VCC)을 입력받는 소오스와 공통노드(ND2)와 연결된 게이트와 상기 공통노드(ND1)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP2)와, 그 PMOS 트랜지스터(MP2)의 게이트 및 상기 공통노드(ND2)와 연결된 게이트와 전원전압(VCC)을 입력받는 소오스와 상기 공통노드(ND2)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP3)와, 상기 인에이블 신호(ENB)를 입력받는 게이트와 전원전압(VCC)을 입력받는 소오스와, 상기 공통노드(ND2)와 연결된 드레인을 갖는 PMOS 트랜지스터(MP4)와, 입력신호(VIN)를 입력받는 게이트와 상기 공통노드(ND1)와 연결된 드레인을 갖는 NMOS 트랜지스터(MN1)와, 기준전압(VREF)을 입력받는 게이트와 상기 공통노드(ND2) 와 연결된 드레인을 갖는 MNOS 트랜지스터(MN2)와, 그 NMOS 트랜지스터(MN2) 및 상기 NMOS 트랜지스터(MN1)의 드레인과 공통 연결된 드레인과 상기 인에이블 신호(ENB)를 입력받는 게이트와 접지된 소오스를 갖는 NMOS 트랜지스터(MN3)와, 상기 공통노드(ND1)의 신호를 반전시켜 출력신호(VOUT)를 발생시키는 인버터(INV)로 구성된다.
상기와 같이 구성된 종래의 차동증폭기형 입력버퍼의 동작을 도 3를 참조하여 상세히 설명하면 다음과 같다.
먼저, 인에이블 신호(ENB)가 로우레벨인 초기상태일 때, 즉 디스에이블될 때, PMOS 트랜지스터(MP1, MP4)는 턴온되고, NMOS 트랜지스터(MN3)는 턴오프된다.
이에 따라, 전원전압(VCC)이 PMOS 트랜지스터(MP1, MP4)를 통해 공통노드(ND1, ND2)에 인가되더라도, 상기 NMOS 트랜지스터(MN3)는 턴오프되어 커런트 패스를 차단하고, 인버터(INV1)의 입력단자는 입력신호(VIN)와 기준전압(VREF)을 비교한 값이 아닌 PMOS 트랜지스터(MP1)에 의해 하이레벨로 프리차지(precharge)된 레벨을 받아 들인다. 결과적으로, 출력신호(VOUT)는 항상 로우레벨이 된다. 그러므로, 차동증폭기(10)는 입력신호(VIN)와 기준전압(VREF)을 비교할 수 없게 된다.
한편, 인에이블 신호(ENB)가 하이레벨일 때, 즉 인에이블될 때, NMOS 트랜지스터(MN3)는 턴온되고, PMOS 트랜지스터(MP1, MP4)는 턴오프되어, 전원전압(VCC)의 커런트 패스를 차단한다. 또한, NMOS 트랜지스터(MN3)를 통해 전류가 빠져나가므로, 입력신호(VIN)와 기준전압(VREF)을 비교할 수 있다.
상술한 바와 같이, 차동증폭기(10)는 입력신호(VIN)와 기준전압(VREF)을 비교한 값을 인버터(INV)를 통하여 이진값인 내부 논리레벨의 값으로 변환시킨다. 이 때, 입력신호(VIN)가 기준전압(VREF)보다 크면, 출력신호(VOUT)는 하이레벨이 되며, 입력신호(VIN)가 기준전압(VREF)보다 낮은 경우에는, 출력신호(VOUT)는 로우레벨로 리세트된다.
여기서, NMOS 트랜지스터(MN3)는 커런트 싱크(current sink) 역할을 하고, PMOS 트랜지스터(MP2, MP3)는 커런트 미러(current mirror) 형태의 풀업 로드(pull up load) 역할을 한다.
한편, NMOS 트랜지스터(MN1, MN2)는 입력신호(VIN)와 기준전압(VREF)을 증폭하고, 그 값을 전류차이로 나타내며, 인버터(INV)로 입력신호(VIN)의 레벨을 전달시킨다. 여기서, 노드(A)에 걸리는 전압을 VA라 하면, NMOS 트랜지스터(NM1)의 게이트-소오스 전압 VGS = VIN-VA 이고, NMOS 트랜지스터(NM2)의 게이트-소오스 전압 VGS = VREF-VA 이다. 결국, 입력신호(VIN)와 기준전압(VREF)의 차(VIN-VREF)는 NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)의 전류차이로 변환된다. 상기 NMOS 트랜지스터(MN1, MN2)의 전류(IDS)는 상기 NMOS 트랜지스터(MN1, MN2)의 게이트-소오스 전압(VGS)에 비례하거나 또는 상기 게이트-소오스 전압의 제곱(VGS2)에 비례한다.
인에이블(ENB) 신호는 차동증폭기(10)가 인액티브(inactive)시에, 대기전류(standby current)를 줄이기 위하여 NMOS 트랜지스터(MN3)를 제어한다. 그리고, PMOS 트랜지스터(MP1, MP4)는 출력신호(VOUT)를 프리차지(precharge)하는 기능을 수행한다.
상술한 바와 같이 동작하는 종래 차동증폭기형 입력버퍼는 노이즈 면역성(noise immunity) 측면에 있어서, LVTTL 레벨(Low Voltage TTL level) 입력신호를 받아들이는 경우 VIH(Volage Input High)(2.0)와 VIL(Voltage Input Low)(0.8)의 마진이 충분히 크지 않기 때문에, 신호 노이즈 및 그라운드 바운성에 매우 민감하다는 문제점이 있었다.
예컨대, 메모리 어드레스 버퍼의 경우, 기준전압(VREF)은 VIL(2.0)과 VIH(0.8)의 중간점인 1.4로 인가되어지며, 어드레스 신호가 기준전압(VREF) 부근의 값으로 노이즈의 영향을 받으면, 출력신호이 증폭되어 내부회로의 동작에 에러를 유발한다.
또한, 차동증폭기형 입력버퍼는 메모리등의 반도체 소자에 있어서, 기준전압(VREF)과 같은 내부전력을 발생하기 위하여 외부전력을 이용하기 때문에, 저소비 전력의 소자에 매우 부적합하다는 단점이 있다.
또한, 도 2와 도 3를 비교해 보면, 도 2에서, 스위치(SWO)를 통하여 커런트 소오스(IB)만큼의 전류가 기준전압(VREF)에서 소비되나, 도 2에서 기준전압(VREF)은 NMOS 트랜지스터(MN5)의 게이트에 인가되어 전류를 소비하는 패스가 없다. 특히, 이러한 소비전력은 반도체 소자의 대기(inactive)시에도 영향을 주게 되므로, 도 2에 도시된 회로 역시 저전력 소자에 부적합하다는 단점이 있다.
따라서, 본 발명의 목적은 노이즈에 강한 히스테리시스 특성을 가짐으로써 반도체 소자의 안정적인 동작을 보장하는 히스테리시스 입력버퍼를 제공하는데 있다.
본 발명의 다른 목적은 비교기의 기준전압을 다양하게 인가시킴으로써 전력소모를 감소시킬 수 있는 히스테리시스 입력버퍼를 제공하는데 있다.
본 발명의 또 다른 목적은 비교기의 기준전압을 다양하게 인가시킴으로써 반도체 소자의 면적을 감소시킬 수 있는 히스테리시스 입력버퍼를 제공하는데 있다.
따라서, 상기 목적을 달성하기 위한 본 발명의 히스테리시스 입력버퍼는 입력신호와 기준전압을 비교하는 차동증폭기와, 상기 차동증폭기의 출력에 따라 기준전압을 멀티플렉싱하는 멀티플렉서로 구성되어 있다.
도 1는 종래의 인버터형 입력버퍼의 회로도.
도 2는 종래의 차동증폭기형 입력버퍼의 회로도.
도 3는 도 2에 도시한 차동증폭기의 상세 회로도.
도 4는 본 발명에 따른 히스테리시스 입력버퍼의 회로도.
도 5는 도 4에 도시한 히스테리시스 입력버퍼의 히스테리시스 특성을 도시한 그래프.
도 6는 도 4에 도시한 히스테리시스 입력버퍼의 상세 회로도.
도 7는 도 6의 회로를 더욱 간략하게 구현한 다른 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 차동증폭기 20 : 멀티플렉서
30 : 선택부 40 : 스위치부
INV1-INV5 : 인버터 MN1-MN3 : NMOS 트랜지스터
MP1-MP4 : PMOS 트랜지스터 NAND1-NAND3 : NAND 게이트
도 4는 본 발명에 따른 히스테리시스 입력버퍼를 도시한 도면이다. 조 4에 도시한 바와 같이, 본 발명에 따른 히스테리시스 입력버퍼는 크게 입력신호(VIN)와 기준전압(VREF)을 비교하는 차동증폭기(10)와 상기 차동증폭기(10)의 출력신호(VOUT)에 따라 기준전압(VREF)을 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF'-V')으로 멀티플렉싱하는 멀티플렉서(20)로 구성되어 있다.
도 5는 도 4에 도시한 본 발명에 따른 히스테리시스 입력버퍼의 입력신호(VIN)의 변화에 따른 출력신호(VOUT)의 응답특성을 도시한 그래프로, 히스테리시스 특성을 나타내고 있다. 이는 출력신호(VOUT)에 따라 기준전압이 제 1, 제 2 및 제 3 기준전압(VREF+V', VREF, VREF-V')으로 가변되는 것을 나타낸다.
먼저, 초기상태에서 입력신호(VIN)은 무효상태이며, 차동증폭기(10)가 인에이블되지 않는 경우, 제 2 기준전압(VREF)이 차동증폭기(10)의 포지티브 단자에 인가된다. 반도체 소자가 입력신호(VIN)를 받아 들이기 위해 차동증폭기(10)를 인에이블할 때, 입력신호(VIN)와 제 2 기준전압(VREF)이 비교되어 출력신호(VOUT)으로 전달된다.. 이 때, 입력신호(VIN)가 제 2 기준전압(VREF)보다 크면, 출력신호(VOUT)는 로우레벨이 되고, 멀티플렉서(20)는 차동증폭기(10)의 포지티브 단자에 제 3 기준전압(VREF-V')을 인가시킨다.
따라서, 입력신호(VIN)가 노이즈의 영향을 받더라도 출력신호(VOUT)가 바뀌기 위해서는 제 2 기준전압(VREF)이 아닌 제 3 기준전압(VREF-V') 레벨보다 낮아야 하므로 노이즈 면역성은 그만큼 강해지게 된다.
한편, 입력신호(VIN)가 로우레벨로 천이할 때, 출력신호(VOUT)가 제 3 기준전압(VREF-V') 보다 낮아지면, 출력신호(VOUT)는 하이레벨이 되고, 상기 멀티플렉서(20)는 차동증폭기(10)의 포지티브 단자에 제 1 기준전압(VREF+V')을 인가한다.
결과적으로, 차동증폭기의 기준전압 단자(VREF+V', VREF, VREF-V' ; 포지티브단자)가 입력신호(VIN)의 상태에 따라 변화됨으로써 히스테리시스 특성이 나타나게 된다.
본 발명에 있어서, 제 2 기준전압(VREF)은 종래와 마찬가지로 필수적인 것이므로, 제 1 기준전압(VREF+V')과 제 3 기준전압(VREF-V')은 부가적인 전류 소모없이 제 2 기준전압(VREF)에서 파생적으로 생성될 수 있다. 또한 제 2 기준전압(VREF)의 변동률(regulation)로 제 1 기준전압(VREF+V') 및 제 3 기준전압(VREF-V')을 안정화시킬 수 있다. 특히, 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및 제 3 기준전압(VREF-V') 등이 트랜지스터의 게이트에 연결되어 소비되는 커런트 패스가 형성되지 않으므로 부가적인 전류 소모는 무시될 수 있다.
도 6는 도 4의 히스테리시스 입력버퍼를 실질적으로 구현한 실시예를 도시한 도면이다. 도시한 바와 같이, 출력신호(VOUT)가 입력(VIN)의 위상과 같다는 것을 제외하고는 도 4와 동일하다.
도 6에 도시한 바와 같이, 본 발명에 따른 히스테리시스 입력버퍼는 입력신호(VIN)를 수신하는 차동증폭기(10)와 상기 차동증폭기(10)의 출력신호(VOUT)에 따라 기준전압(VREF)을 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')으로 멀티플렉싱하는 멀티플렉서(20)로 구성되어 있다. 상기 차동증폭기(10)는 도 3와 동일하므로, 동일한 기능을 수행하는 트랜지스터에는 동일한 도면부호를 부여하였다.
상기 멀티플렉서(20)는 상기 차동증폭기(10)의 NMOS 트랜지스터(MN5)의 게이트에 각각 연결된 제 1 스위치(SW1), 제 2 위치(SW2) 및, 제 3 스위치(SW3)로 구성된 스위치부(40)와 상기 제 1 스위치(SW1), 제 2 스위치(SW2) 및 제 3 스위치(SW3)중에서 한 스위치를 선택하여 이에 따른 기준전압을 차동증폭기(10)에 인가하는 선택부(30)를 포함한다. 여기서, 제 1 스위치(SW1), 제 2 스위치(SW2) 및 제 3 스위치(SW3)는 각각 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')을 차동증폭기(10)에 연결한다.
도 6에 도시된 본 발명에 따른 히스테리시스 입력버퍼의 동작을 설명하면 다음과 같다.
먼저, 히스테리시스 입력버퍼가 동작하기 전 상태일 때, 즉 인에이블 신호(ENB)가 로우레벨일 때, 차동증폭기(10)의 NMOS 트랜지스터(MN3)는 턴오프되고, PMOS 트랜지스터(MP1, MP4)는 턴온되어 차동증폭기는 초기화된다. 상기 로우레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 하이레벨이 되고, 이에 따라 스위치(SW2)는 온(ON)된다.
또한, 로우레벨의 인에이블 신호(ENB)는 NAND 게이트(NAND2, NAND3)와 인버터(INV4, INV5)를 거쳐 스위치(SW3, SW4)에 각각 인가된다. 이에 따라, 스위치(SW3, SW4)는 오프(OFF)된다.
결국, 스위치(SW2)를 통해 제 2 기준전압(VREF)만이 차동증폭기(10)의 NMOS 트랜지스터(MN2)의 게이트에 인가된다.
본 발명에 따른 히스테리시스 입력버퍼가 동작을 시작할 때, 인에이블 신호(ENB)가 하이레벨로 천이하면, NMOS 트랜지스터(MN3)는 턴온되고, PMOS 트랜지스터(MP1, MP4)는 턴오프되어, 차동증폭기(10)는 초기화된다. 이 때, NMOS 트랜지스터(MN1)의 게이트에 인가된 입력신호(VIN)는 앞서 NMOS 트랜지스터(MN2)에 인가된 제 2 기준전압(FREF) 보다 큰 VIH 상태이기 때문에, 노드(B)는 로우레벨이 되고, 출력신호(VOUT)는 하이레벨이 된다.
상기 하이레벨로 천이하는 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.
또한, NAND 게이트(NAND2)의 일측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가되고, 상기 NAND 게이트(NAND2)의 타측 입력단자에는 노드(B)의 로우레벨의 신호가 인가된다. 이에 따라 NAND 게이트(NAND2)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가됨으로써 스위치(SW3)는 오프된다.
한편, NAND 게이트(NAND3)의 일측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가되고, 상기 NAND 게이트(NAND3)의 타측 입력단자에는 인버터(INV2)를 거쳐 하이레벨의 신호가 인가된다. 이에 따라 NAND 게이트(NAND3)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV5)를 거쳐 스위치(SW4)에 인가됨으로써 스위치(SW4)는 온된다.
결국, 스위치(SW4)를 통해 제 3 기준전압(VREF-V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.
이어서, 입력신호(VIN)가 로우레벨로 트랜지션할 때, 차동증폭기의 기준전압 입력단인 NMOS 트랜지스터(MN2)의 게이트 레벨은 제 3 기준전압(VREF-V') 레벨이 된다. 왜냐하면, 인에이블 신호(ENB)가 하이레벨로 트랜지션할 때 NMOS 트랜지스터(MN2)의 게이트 레벨이 제 3 기준전압(VREF-V')이었기 때문이다.
이 때, 입력신호(VIN)이 제 3 기준전압(VREF-V')보다 낮아지면, 노드(B)는 하이레벨이 되고, 출력신호(VOUT)는 로우레벨이 된다.
상기 하이레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.
또한, NAND 게이트(NAND2)의 일측 입력단자에는 노드(B)의 하이레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND2)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가되어, 스위치(SW3)는 온된다.
한편, 상기 NAND 게이트(NAND3)의 일측 입력단자에는 인버터(INV2)를 거쳐 로우레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV5)를 거쳐 스위치(SW4)에 인가되어, 스위치(SW4)는 오프된다.
결국, 스위치(SW3)를 통해 제 1 기준전압(VREF+V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.
이어서, 입력신호(VIN)가 하이레벨로 트랜지션할 때, 차동증폭기의 기준전압 입력단인 NMOS 트랜지스터(MN2)의 게이트 레벨은 제 1 기준전압(VREF+V') 레벨이 된다. 왜냐하면, 입력신호(VIN)가 로우레벨로 트랜지션할때 NMOS 트랜지스터(MN2)의 게이트 레벨이 제 1 기준전압(VREF+V')이었기 때문이다.
이 때, 입력신호(VIN)이 제 1 기준전압(VREF+V')보다 커지면, 노드(B)는 로우레벨이 되고, 출력신호(VOUT)는 하이레벨이 된다.
상기 하이레벨의 인에이블 신호(ENB)에 의하여 멀티플렉서(20)의 인버터(INV3) 출력신호는 로우레벨이 되고, 이에 따라 스위치(SW2)는 오프된다.
또한, NAND 게이트(NAND2)의 일측 입력단자에는 노드(B)의 로우레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 하이레벨의 신호를 출력한다. 상기 하이레벨의 신호는 인버터(INV4)를 거쳐 스위치(SW3)에 인가되어, 스위치(SW3)는 오프된다.
한편, 상기 NAND 게이트(NAND3)의 일측 입력단자에는 인버터(INV2)를 거쳐 하이레벨의 신호가 인가되고, 그 타측 입력단자에는 하이레벨로 트랜지션하는 인에이블 신호(ENB)가 인가된다. 이에 따라 NAND 게이트(NAND3)는 로우레벨의 신호를 출력한다. 상기 로우레벨의 신호는 인버터(INV5)를 거펴 스위치(SW4)에 인가되어, 스위치(SW4)는 온된다.
결국, 스위치(SW4)를 통해 제 1 기준전압(VREF+V')만이 NMOS 트랜지스터(MN8)의 게이트에 인가된다.
상술한 바와 같이, 입력버퍼의 기준전압은 이전 상태의 입력신호(VIN)에 따라 제 1 기준전압(VREF+V'), 제 2 기준전압(VREF) 및, 제 3 기준전압(VREF-V')으로 변화함으로써, 본 발명에 다른 히스테리시스 특성을 가지게 된다.
도 7는 본 발명에 따른 히스테리시스 입력버퍼의 다른 실시예를 예시한 도면으로서, 도 6의 입력버퍼에 비해 더욱 간략하게 구현된 히스테리시스 입력버퍼이다.
도 7에 도시한 바와 같이, 입력버퍼의 초기화가 필요없을 경우, 본 발명의 히스테리시스 입력버퍼는 제 2 기준전압(VREF) 없이 제 1 기준전압(VREF+V') 및 제 3 기준전압(VREF-V')만을 이용하여 구현이 가능하다. 즉, 입력신호(VIN)가 VIL 또는 VIH 상태로 시작하므로, 차동증폭기(DFF3)의 포지티브 단자는 이미 제 1 기준전압(VREF+V') 또는 제 3 기준전압(VREF-V')으로 결정되기 때문이다.
상술한 바와 같이, 본 발명에 따른 히스테리시스 입력버터는 입력신호를 비교할 때, 입력신호의 레벨에 따라 기준전압을 변화시킴으로써, 노이즈에 강하고, 반도체 소자의 고속처리 및 안정된 동작을 보장할 수 있는 장점이 있다.
또한, 본 발명에 따른 히스테리시스 입력버터는 종래의 입력버퍼와는 달리 기준전압의 소오스에서 전류를 소모하지 않기 때문에, 소비전력을 감소할 수 있는 장점이 있다.
또한, 본 발명에 다른 히스테리시스 입력버퍼는 기준전압을 미리 다수의 기준전압으로 세트함으로써, 입력버퍼마다 기준전압 입력단자를 구비할 필요가 없으므로, 반도체 소자의 면적을 크게 감소시킬 수 있는 장점이 있다.

Claims (4)

  1. 인에이블 신호에 의해 입력신호와 기준전압을 비교하는 차동증폭기와,
    상기 차동증폭기의 출력신호 레벨에 따라 상기 기준전압을 제 1 기준전압, 제 2 기준전압 및, 제 3 기준전압으로 멀티플렉싱하는 멀티플렉서를 포함하는 것을 특징으로 하는 히스테리시스 입력버퍼.
  2. 제 1 항에 있어서, 상기 멀티플렉서는 다수의 스위치를 포함하며, 다수의 기준전압에 각각 대응하는 스위치부와 상기 인에이블 신호와, 상기 입력신호와 상기 기준전압을 비교한 출력신호의 레벨에 따라 상기 스위치부에서 한 스위치를 선택하는 선택부를 포함하는 것을 특징으로 하는 히스테리시스 입력버퍼.
  3. 제 1 항에 있어서, 상기 인에이블 신호는 커런트 소오스 및 커런트 싱크를 제어하며, 상기 스위치를 제어하는 것을 특징으로 하는 히스테리시스 입력버퍼.
  4. 제 1 항에 있어서, 상기 기준전압은 이전 상태의 입력신호에 따라 다수의 기준전압으로 변화하는 것을 특징으로 하는 히스테리시스 입력버퍼.
KR1019960046668A 1996-10-18 1996-10-18 히스테리시스 입력버퍼 Expired - Lifetime KR100186344B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960046668A KR100186344B1 (ko) 1996-10-18 1996-10-18 히스테리시스 입력버퍼
DE19732671A DE19732671C2 (de) 1996-10-18 1997-07-29 Hysterese-Eingangspuffer
JP9283997A JPH10154925A (ja) 1996-10-18 1997-10-16 ヒステリシス入力バッファ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960046668A KR100186344B1 (ko) 1996-10-18 1996-10-18 히스테리시스 입력버퍼

Publications (2)

Publication Number Publication Date
KR19980027763A KR19980027763A (ko) 1998-07-15
KR100186344B1 true KR100186344B1 (ko) 1999-04-15

Family

ID=19477922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960046668A Expired - Lifetime KR100186344B1 (ko) 1996-10-18 1996-10-18 히스테리시스 입력버퍼

Country Status (3)

Country Link
JP (1) JPH10154925A (ko)
KR (1) KR100186344B1 (ko)
DE (1) DE19732671C2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7142016B2 (en) 2002-09-12 2006-11-28 Hynix Semiconductor Inc. Input buffer of differential amplification type in semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304088B1 (en) 1999-05-21 2001-10-16 Micrel Incorporated Voltage monitor circuit with adjustable hysteresis using a single comparator
JP3781924B2 (ja) * 1999-08-30 2006-06-07 ローム株式会社 電源回路
EP1166133B1 (en) * 2000-01-19 2005-12-14 Koninklijke Philips Electronics N.V. Circuit for voltage level detection
KR100437760B1 (ko) * 2001-04-03 2004-06-26 엘지전자 주식회사 수광 소자의 안정화 회로
US6545510B1 (en) * 2001-12-10 2003-04-08 Micron Technology, Inc. Input buffer and method for voltage level detection
KR100891322B1 (ko) * 2002-09-25 2009-03-31 삼성전자주식회사 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로
DE10252031A1 (de) * 2002-11-06 2004-05-27 Micronas Gmbh Vorrichtung und Verfahren zum Erfassen einer Winkelposition eines rotierenden Gegenstandes
JP2006303923A (ja) * 2005-04-20 2006-11-02 Sharp Corp 回路装置およびこれを備えた電子機器
JP2007088748A (ja) * 2005-09-21 2007-04-05 Sony Corp 波形整形回路及びそれを備えた半導体集積回路
JP4844345B2 (ja) * 2006-10-19 2011-12-28 株式会社デンソー ヒステリシス付きコンパレータ回路
IT1397775B1 (it) 2009-12-22 2013-01-24 St Microelectronics Rousset Comparatore a soglia con isteresi e metodo per effettuare una comparazione a soglia con isteresi.
US8564350B2 (en) * 2010-10-19 2013-10-22 Yamaha Corporation Hysteresis device
JP6150255B2 (ja) * 2013-09-30 2017-06-21 セイコーＮｐｃ株式会社 ヒステリシスコンパレータ回路
JP2019009525A (ja) * 2017-06-21 2019-01-17 株式会社デンソー ヒステリシス付きコンパレータ
CN110289839A (zh) * 2019-07-10 2019-09-27 长沙景美集成电路设计有限公司 一种阈值可编程的迟滞比较器
CN113507198B (zh) * 2021-09-09 2021-12-10 武汉市聚芯微电子有限责任公司 一种电源驱动装置、方法及设备

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155386A (en) * 1991-06-03 1992-10-13 Motorola, Inc. Programmable hysteresis comparator
EP0529119B1 (de) * 1991-08-24 1996-04-24 Deutsche ITT Industries GmbH Monolithisch integrierter Differenzverstärker mit digitaler Verstärkungseinstellung
KR930008554A (ko) * 1991-10-25 1993-05-21 김광호 콤페레이터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7142016B2 (en) 2002-09-12 2006-11-28 Hynix Semiconductor Inc. Input buffer of differential amplification type in semiconductor device

Also Published As

Publication number Publication date
DE19732671A1 (de) 1998-04-23
KR19980027763A (ko) 1998-07-15
JPH10154925A (ja) 1998-06-09
DE19732671C2 (de) 2000-01-05

Similar Documents

Publication Publication Date Title
KR100186344B1 (ko) 히스테리시스 입력버퍼
KR100269643B1 (ko) 전력소비 억제회로
KR100301368B1 (ko) 파워온리셋회로
US5939937A (en) Constant current CMOS output driver circuit with dual gate transistor devices
US6104221A (en) Power-up detection circuit of a semiconductor device
US20060017496A1 (en) Step-down power supply
JPH03296991A (ja) 入力回路
US4593203A (en) Semiconductor integrated circuit which allows adjustment of circuit characteristics in accordance with storage data of nonvolatile memory element
JPH08251001A (ja) 出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法
JPH1188146A (ja) レベルインターフェース回路
KR100190763B1 (ko) 차동 증폭기
KR100484257B1 (ko) 반도체 소자의 차동증폭형 입력 버퍼
KR100794994B1 (ko) 내부전압 발생회로
KR100223849B1 (ko) 반도체 메모리장치
KR100295796B1 (ko) 증폭기
US5699304A (en) Dynamic level converter of a semiconductor memory device
JP2008512918A (ja) 入力ヒステリシスを有する高速スイッチング回路
US6002294A (en) Start circuit for a self-biasing constant current circuit, constant current circuit and operational amplifier using the same
US20060145749A1 (en) Bias circuit having reduced power-up delay
KR100234373B1 (ko) 반도체 메모리장치의 입력버퍼
JPH11326398A (ja) 電圧検知回路
KR100344830B1 (ko) 전압 스위치
KR100631936B1 (ko) 내부전압 발생회로
KR100369342B1 (ko) 외부전압에능동적인입력버퍼
KR100365942B1 (ko) 데이타출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961018

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961018

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981229

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981228

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011115

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021120

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031119

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20041201

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051118

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20061120

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20071114

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20081114

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20091117

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20101122

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20111124

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20121121

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20131118

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20141119

Start annual number: 17

End annual number: 17

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 18

PR1001 Payment of annual fee

Payment date: 20151118

Start annual number: 18

End annual number: 18

EXPY Expiration of term
PC1801 Expiration of term