JPH08298722A - 半導体装置および半導体装置の内部電源電位の調整方法 - Google Patents
半導体装置および半導体装置の内部電源電位の調整方法Info
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- JPH08298722A JPH08298722A JP7102254A JP10225495A JPH08298722A JP H08298722 A JPH08298722 A JP H08298722A JP 7102254 A JP7102254 A JP 7102254A JP 10225495 A JP10225495 A JP 10225495A JP H08298722 A JPH08298722 A JP H08298722A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 内部電源電位の調整の失敗を防止できる半導
体装置を提供する。 【構成】 ＤＲＡＭの内部電源回路に含まれるレベル発
生回路１に、Ｖ1 発生回路３を非活性化させるためのＭ
ＯＳトランジスタ１４，１６と、Ｖ2 発生回路５を非活
性化させるためのＭＯＳトランジスタ２３，２５とを設
ける。Ｖ1 の調整時にはＶ2 発生回路５を非活性化さ
せ、Ｖ2 の調整時にはＶ1 発生回路３を非活性化させ
る。したがって、Ｖ1 とＶ2 の混同による内部電源電位
ｉｎｔＶｃｃの調整の失敗を防止できる。
体装置を提供する。 【構成】 ＤＲＡＭの内部電源回路に含まれるレベル発
生回路１に、Ｖ1 発生回路３を非活性化させるためのＭ
ＯＳトランジスタ１４，１６と、Ｖ2 発生回路５を非活
性化させるためのＭＯＳトランジスタ２３，２５とを設
ける。Ｖ1 の調整時にはＶ2 発生回路５を非活性化さ
せ、Ｖ2 の調整時にはＶ1 発生回路３を非活性化させ
る。したがって、Ｖ1 とＶ2 の混同による内部電源電位
ｉｎｔＶｃｃの調整の失敗を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置および半導
体装置の内部電源電位の調整方法に関し、特に、外部電
源電位および接地電位が与えられ所定の動作を行なう半
導体装置およびその半導体装置の内部電源電位の調整方
法に関する。
体装置の内部電源電位の調整方法に関し、特に、外部電
源電位および接地電位が与えられ所定の動作を行なう半
導体装置およびその半導体装置の内部電源電位の調整方
法に関する。
【０００２】
【従来の技術】近年の半導体記憶装置では、素子の微細
化に伴う耐圧の低下および大容量化に伴う消費電流の増
大を改善し、かつ従来の半導体記憶装置との互換性を確
保するため、外部電源電位ｅｘｔＶｃｃを降圧して内部
電源電位ｉｎｔＶｃｃをチップ内部に供給する内部電源
回路が設けられている。
化に伴う耐圧の低下および大容量化に伴う消費電流の増
大を改善し、かつ従来の半導体記憶装置との互換性を確
保するため、外部電源電位ｅｘｔＶｃｃを降圧して内部
電源電位ｉｎｔＶｃｃをチップ内部に供給する内部電源
回路が設けられている。
【０００３】図９は、内部電源回路を備えた従来のダイ
ナミックランダムアクセスメモリ（以下、ＤＲＡＭと称
す）の構成を示すブロック図である。
ナミックランダムアクセスメモリ（以下、ＤＲＡＭと称
す）の構成を示すブロック図である。
【０００４】図９を参照して、このＤＲＡＭは、制御信
号入力端子５１〜５３，５７、アドレス信号入力端子群
５４、電源端子５５、接地端子５６およびデータ信号入
出力端子群５８を備える。また、このＤＲＡＭは、クロ
ック発生回路５９、アドレスバッファ６０、行デコーダ
６１、列デコーダ６２、メモリアレイ６３、センスリフ
レッシュアンプ＋入出力制御回路６４、入力バッファ６
５、出力バッファ６６および内部電源回路６７を備え
る。
号入力端子５１〜５３，５７、アドレス信号入力端子群
５４、電源端子５５、接地端子５６およびデータ信号入
出力端子群５８を備える。また、このＤＲＡＭは、クロ
ック発生回路５９、アドレスバッファ６０、行デコーダ
６１、列デコーダ６２、メモリアレイ６３、センスリフ
レッシュアンプ＋入出力制御回路６４、入力バッファ６
５、出力バッファ６６および内部電源回路６７を備え
る。
【０００５】クロック発生回路５９は、制御信号入力端
子５１〜５３を介して外部から与えられる信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥに基づいて所定の動作を選択し、
ＤＲＡＭ全体を制御する。
子５１〜５３を介して外部から与えられる信号／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥに基づいて所定の動作を選択し、
ＤＲＡＭ全体を制御する。
【０００６】アドレスバッファ６０は、アドレス信号入
力端子群５４を介して外部から与えられるアドレス信号
Ａ０〜Ａｎを行デコーダ６１および列デコーダ６２に選
択的に与える。メモリアレイ６３は、たとえば１６Ｍビ
ットの記憶容量を有する。１ビットのデータは１つのメ
モリセルに記憶される。各メモリセルは行アドレスおよ
び列アドレスによって決定される固有のアドレスに配置
される。
力端子群５４を介して外部から与えられるアドレス信号
Ａ０〜Ａｎを行デコーダ６１および列デコーダ６２に選
択的に与える。メモリアレイ６３は、たとえば１６Ｍビ
ットの記憶容量を有する。１ビットのデータは１つのメ
モリセルに記憶される。各メモリセルは行アドレスおよ
び列アドレスによって決定される固有のアドレスに配置
される。
【０００７】行デコーダ６１は、アドレスバッファ６０
から与えられたアドレス信号に従って、メモリアレイ６
３の行アドレスを指定する。列デコーダ６２は、アドレ
スバッファ６０から与えられたアドレス信号に従って、
メモリアレイ６３の列アドレスを指定する。センスリフ
レッシュアンプ＋入出力制御回路６４は、行デコーダ６
１および列デコーダ６２によって指定されたアドレスの
メモリセルをグローバル信号入出力線対ＧＩＯの一端に
接続する。
から与えられたアドレス信号に従って、メモリアレイ６
３の行アドレスを指定する。列デコーダ６２は、アドレ
スバッファ６０から与えられたアドレス信号に従って、
メモリアレイ６３の列アドレスを指定する。センスリフ
レッシュアンプ＋入出力制御回路６４は、行デコーダ６
１および列デコーダ６２によって指定されたアドレスの
メモリセルをグローバル信号入出力線対ＧＩＯの一端に
接続する。
【０００８】グローバル信号入出力線対ＧＩＯの他端は
入力バッファ６５および出力バッファ６６に接続され
る。入力バッファ６５は、書込動作時に、制御信号入力
端子５３を介して外部から与えられる信号／ＷＥに応答
して、データ信号入出力端子群５８から入力されたデー
タをグローバル信号入出力線対ＧＩＯを介して選択され
たメモリセルに与える。出力バッファ６６は、読出動作
時に、制御信号入力端子５７から入力される信号／ＯＥ
に応答して、選択されたメモリセルからの読出データを
データ入出力端子群５８に出力する。
入力バッファ６５および出力バッファ６６に接続され
る。入力バッファ６５は、書込動作時に、制御信号入力
端子５３を介して外部から与えられる信号／ＷＥに応答
して、データ信号入出力端子群５８から入力されたデー
タをグローバル信号入出力線対ＧＩＯを介して選択され
たメモリセルに与える。出力バッファ６６は、読出動作
時に、制御信号入力端子５７から入力される信号／ＯＥ
に応答して、選択されたメモリセルからの読出データを
データ入出力端子群５８に出力する。
【０００９】電源端子５５および接地端子５６には、そ
れぞれ外部電源電位ｅｘｔＶｃｃおよび接地電位Ｖｓｓ
が外部から与えられる。内部電源回路６７は、外部電源
ライン７０を介して与えられた外部電源電位ｅｘｔＶｃ
ｃを降圧して内部電源電位ｉｎｔＶｃｃを生成する。内
部電源電位ｉｎｔＶｃｃおよび接地電位Ｖｓｓは、それ
ぞれ内部電源ライン７２および接地ライン７１を介して
ＤＲＡＭ全体に供給される。
れぞれ外部電源電位ｅｘｔＶｃｃおよび接地電位Ｖｓｓ
が外部から与えられる。内部電源回路６７は、外部電源
ライン７０を介して与えられた外部電源電位ｅｘｔＶｃ
ｃを降圧して内部電源電位ｉｎｔＶｃｃを生成する。内
部電源電位ｉｎｔＶｃｃおよび接地電位Ｖｓｓは、それ
ぞれ内部電源ライン７２および接地ライン７１を介して
ＤＲＡＭ全体に供給される。
【００１０】図１０は内部電源回路６７の構成を示すブ
ロック図である。図１０を参照して、内部電源回路６７
は、レベル発生回路８１、レベル合成回路８６およびド
ライブ回路８７を含み、レベル合成回路８１は、定電流
回路８２，８４、Ｖ1 発生回路８３およびＶ2 発生回路
８５を含む。
ロック図である。図１０を参照して、内部電源回路６７
は、レベル発生回路８１、レベル合成回路８６およびド
ライブ回路８７を含み、レベル合成回路８１は、定電流
回路８２，８４、Ｖ1 発生回路８３およびＶ2 発生回路
８５を含む。
【００１１】レベル発生回路８１は、図１１に示すよう
に、外部電源ライン７０と接地ライン７１の間に直列接
続された出力制御可能な定電流源８８および可変抵抗回
路８９と、外部電源ライン７０と接地ライン７１の間に
直列接続された可変抵抗回路９０および出力制御可能な
定電流源９１とを含む。定電流源８８，９１は、それぞ
れ図１０の定電流回路８２，８５を構成する。可変抵抗
回路８９，９０は、それぞれ図１０のＶ1 発生回路８３
およびＶ2 発生回路８４を構成する。
に、外部電源ライン７０と接地ライン７１の間に直列接
続された出力制御可能な定電流源８８および可変抵抗回
路８９と、外部電源ライン７０と接地ライン７１の間に
直列接続された可変抵抗回路９０および出力制御可能な
定電流源９１とを含む。定電流源８８，９１は、それぞ
れ図１０の定電流回路８２，８５を構成する。可変抵抗
回路８９，９０は、それぞれ図１０のＶ1 発生回路８３
およびＶ2 発生回路８４を構成する。
【００１２】定電流源８８と可変抵抗回路８９の接続ノ
ードＮ８９から第１の電位Ｖ1 が出力される。定電流源
８８の電流値をＩ1 、可変抵抗回路８９の抵抗値をＲ1
とすると、Ｖ1 ＝Ｉ1 ×Ｒ1 となる。可変抵抗回路９０
と定電流源９１の接続ノードＮ９０から第２の電位Ｖ2
が出力される。可変抵抗回路９０の抵抗値をＲ2 、定電
流源９１の電流値をＩ2 とすると、Ｖ2 ＝ｅｘｔＶｃｃ
−Ｒ2 ×Ｉ2 となる。
ードＮ８９から第１の電位Ｖ1 が出力される。定電流源
８８の電流値をＩ1 、可変抵抗回路８９の抵抗値をＲ1
とすると、Ｖ1 ＝Ｉ1 ×Ｒ1 となる。可変抵抗回路９０
と定電流源９１の接続ノードＮ９０から第２の電位Ｖ2
が出力される。可変抵抗回路９０の抵抗値をＲ2 、定電
流源９１の電流値をＩ2 とすると、Ｖ2 ＝ｅｘｔＶｃｃ
−Ｒ2 ×Ｉ2 となる。
【００１３】可変抵抗回路８９は、図１２に示すよう
に、直列接続された複数（図では６つ）の抵抗素子１０
０〜１０５と、それぞれが抵抗素子１０１〜１０５に並
列接続されたヒューズ１１０〜１１４とを含む。抵抗素
子１００〜１０５は、それぞれ所定の抵抗値Ｒ00〜Ｒ05
を有する。ヒューズ１１０〜１１４は、レーザ光により
ブローされる。ヒューズ１１０〜１１４がブローされな
い場合、可変抵抗回路８９の抵抗値Ｒ1 は、Ｒ00であ
る。また、たとえばヒューズ１１０がブローされた場
合、可変抵抗回路８９の抵抗値Ｒ1 はＲ00＋Ｒ01とな
る。可変抵抗回路９０も同様である。また、定電流源８
８，９１にも同様の可変抵抗回路が含まれており、定電
流源８８，９１の電流値Ｉ1 ，Ｉ2 は、各々に含まれる
可変抵抗回路のヒューズのブローにより調整される。し
たがって、レベル発生回路８１の出力電位Ｖ1 ，Ｖ2 が
製造ばらつきによって設定値からずれた場合でも、抵抗
値Ｒ1 ，Ｒ 2 および電流値Ｉ1 ，Ｉ2 の調整により
Ｖ1 ，Ｖ2 を設定値に補正することが可能となってい
る。
に、直列接続された複数（図では６つ）の抵抗素子１０
０〜１０５と、それぞれが抵抗素子１０１〜１０５に並
列接続されたヒューズ１１０〜１１４とを含む。抵抗素
子１００〜１０５は、それぞれ所定の抵抗値Ｒ00〜Ｒ05
を有する。ヒューズ１１０〜１１４は、レーザ光により
ブローされる。ヒューズ１１０〜１１４がブローされな
い場合、可変抵抗回路８９の抵抗値Ｒ1 は、Ｒ00であ
る。また、たとえばヒューズ１１０がブローされた場
合、可変抵抗回路８９の抵抗値Ｒ1 はＲ00＋Ｒ01とな
る。可変抵抗回路９０も同様である。また、定電流源８
８，９１にも同様の可変抵抗回路が含まれており、定電
流源８８，９１の電流値Ｉ1 ，Ｉ2 は、各々に含まれる
可変抵抗回路のヒューズのブローにより調整される。し
たがって、レベル発生回路８１の出力電位Ｖ1 ，Ｖ2 が
製造ばらつきによって設定値からずれた場合でも、抵抗
値Ｒ1 ，Ｒ 2 および電流値Ｉ1 ，Ｉ2 の調整により
Ｖ1 ，Ｖ2 を設定値に補正することが可能となってい
る。
【００１４】また、レベル合成回路８６は、Ｖ1 ，Ｖ2
のうちの高い方を基準電位Ｖｒｅｆとしてドライブ回路
８７に出力する。ドライブ回路８７は、内部電源ライン
７２に接続された出力ノード８７ａの電位と基準電位Ｖ
ｒｅｆとを比較し、出力ノード８７ａの電位が常に基準
電位Ｖｒｅｆになるように出力ノード８７ａの電位を制
御する。したがって、ｉｎｔＶｃｃ＝Ｖｒｅｆとなる。
のうちの高い方を基準電位Ｖｒｅｆとしてドライブ回路
８７に出力する。ドライブ回路８７は、内部電源ライン
７２に接続された出力ノード８７ａの電位と基準電位Ｖ
ｒｅｆとを比較し、出力ノード８７ａの電位が常に基準
電位Ｖｒｅｆになるように出力ノード８７ａの電位を制
御する。したがって、ｉｎｔＶｃｃ＝Ｖｒｅｆとなる。
【００１５】図１３は、外部電源電位ｅｘｔＶｃｃの変
化に対する内部電源電位ｉｎｔＶｃｃの変化を示す図で
ある。外部電源電位ｅｘｔＶｃｃがＶＥ１よりも低い範
囲ではｉｎｔＶｃｃ＝ｅｘｔＶｃｃとなり、外部電源電
位ｅｘｔＶｃｃの上昇に伴い内部電源電位ｉｎｔＶｃｃ
も上昇する。外部電源電位ｅｘｔＶｃｃがＶＥ１〜ＶＥ
２の範囲にあるときは、内部電源電位ｉｎｔＶｃｃは一
定の電位Ｖ1 に保たれる。外部電源電位ｅｘｔＶｃｃが
ＶＥ２よりも高い範囲では、ｉｎｔＶｃｃ＝ｅｘｔＶｃ
ｃ−ΔＶ2 となり、内部電源電位ｉｎｔＶｃｃは外部電
源電位ｅｘｔＶｃｃより一定電圧分だけ低い値で外部電
源電位ｅｘｔＶｃｃに伴って上昇する。ここでΔＶ2 ＝
Ｒ2 ×Ｉ2 である。ＶＥ１≦ｅｘｔＶｃｃ≦ＶＥ２の範
囲は、ＤＲＡＭの通常の動作で使用される範囲であり、
この範囲では外部電源電位ｅｘｔＶｃｃが変動しても内
部電源電位ｉｎｔＶｃｃは一定値となりＤＲＡＭの安定
した動作が得られる。一方、ｅｘｔＶｃｃ＞ＶＥ２の範
囲で内部電源電位ｉｎｔＶｃｃが外部電源電位ｅｘｔＶ
ｃｃに伴って上昇するようにしたのは、信頼性試験およ
び動作余裕試験時にＤＲＡＭの内部回路に高電圧を与え
るためである。
化に対する内部電源電位ｉｎｔＶｃｃの変化を示す図で
ある。外部電源電位ｅｘｔＶｃｃがＶＥ１よりも低い範
囲ではｉｎｔＶｃｃ＝ｅｘｔＶｃｃとなり、外部電源電
位ｅｘｔＶｃｃの上昇に伴い内部電源電位ｉｎｔＶｃｃ
も上昇する。外部電源電位ｅｘｔＶｃｃがＶＥ１〜ＶＥ
２の範囲にあるときは、内部電源電位ｉｎｔＶｃｃは一
定の電位Ｖ1 に保たれる。外部電源電位ｅｘｔＶｃｃが
ＶＥ２よりも高い範囲では、ｉｎｔＶｃｃ＝ｅｘｔＶｃ
ｃ−ΔＶ2 となり、内部電源電位ｉｎｔＶｃｃは外部電
源電位ｅｘｔＶｃｃより一定電圧分だけ低い値で外部電
源電位ｅｘｔＶｃｃに伴って上昇する。ここでΔＶ2 ＝
Ｒ2 ×Ｉ2 である。ＶＥ１≦ｅｘｔＶｃｃ≦ＶＥ２の範
囲は、ＤＲＡＭの通常の動作で使用される範囲であり、
この範囲では外部電源電位ｅｘｔＶｃｃが変動しても内
部電源電位ｉｎｔＶｃｃは一定値となりＤＲＡＭの安定
した動作が得られる。一方、ｅｘｔＶｃｃ＞ＶＥ２の範
囲で内部電源電位ｉｎｔＶｃｃが外部電源電位ｅｘｔＶ
ｃｃに伴って上昇するようにしたのは、信頼性試験およ
び動作余裕試験時にＤＲＡＭの内部回路に高電圧を与え
るためである。
【００１６】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍの内部電源回路６８は以下の問題があった。
Ｍの内部電源回路６８は以下の問題があった。
【００１７】図１４は、内部電源電位ｉｎｔＶｃｃの調
整方法を説明するための図である。図１４において、Ｖ
T はＶ1 ，Ｖ2 が設定値である場合の内部電源電位ｉｎ
ｔＶｃｃを示す曲線、ＶT1は製造上のばらつきによりＶ
1 ，Ｖ2 が設定値からずれた場合の内部電源電位ｉｎｔ
Ｖｃｃを示す曲線である。このＶT1をＶT に補正する方
法について説明する。
整方法を説明するための図である。図１４において、Ｖ
T はＶ1 ，Ｖ2 が設定値である場合の内部電源電位ｉｎ
ｔＶｃｃを示す曲線、ＶT1は製造上のばらつきによりＶ
1 ，Ｖ2 が設定値からずれた場合の内部電源電位ｉｎｔ
Ｖｃｃを示す曲線である。このＶT1をＶT に補正する方
法について説明する。
【００１８】まず、ｅｘｔＶｃｃ＝Ｖａ，Ｖｂの２点で
内部電源電位ｉｎｔＶｃｃを測定する。ここでＶａは内
部電源電位ｉｎｔＶｃｃがＶ1 で決まる電位であり、Ｖ
ｂは内部電源電位ｉｎｔＶｃｃがＶ2 で決まる電位であ
る。次に、ｅｘｔＶｃｃ＝Ｖａでの測定値と設定値の差
電圧ΔａだけＶ1 を補正する。同様に、ｅｘｔＶｃｃ＝
Ｖｂでの測定値と設定値の差電圧ΔｂだけＶ2 を補正す
る。これにより、ＶTの特性を有する内部電源電位ｉｎ
ｔＶｃｃが得られる。
内部電源電位ｉｎｔＶｃｃを測定する。ここでＶａは内
部電源電位ｉｎｔＶｃｃがＶ1 で決まる電位であり、Ｖ
ｂは内部電源電位ｉｎｔＶｃｃがＶ2 で決まる電位であ
る。次に、ｅｘｔＶｃｃ＝Ｖａでの測定値と設定値の差
電圧ΔａだけＶ1 を補正する。同様に、ｅｘｔＶｃｃ＝
Ｖｂでの測定値と設定値の差電圧ΔｂだけＶ2 を補正す
る。これにより、ＶTの特性を有する内部電源電位ｉｎ
ｔＶｃｃが得られる。
【００１９】しかし、図１５に示すように、Ｖ１が設定
値より低くなりＶ2 が設定値よりも高くなって、本来の
曲線ＶT と実際の曲線ＶT2がｅｘｔＶｃｃ＝Ｖａの点で
交差する場合は、上述の方法では調整不可能である。す
なわち、ｅｘｔＶｃｃ＝Ｖａでの内部電源電位ｉｎｔＶ
ｃｃの測定値と設定値の差電圧Δａは０となり、Ｖ1の
補正は不要と判定される。一方、ｅｘｔＶｃｃ＝Ｖｂで
は内部電源電位ｉｎｔＶｃｃの測定値は設定値よりもΔ
ｂだけ高くなるので、Δｂ分だけＶ2 を下げる方向の調
整が行なわれる。その結果、補正後の曲線ＶT2′は本来
の曲線ＶT と一致しない。
値より低くなりＶ2 が設定値よりも高くなって、本来の
曲線ＶT と実際の曲線ＶT2がｅｘｔＶｃｃ＝Ｖａの点で
交差する場合は、上述の方法では調整不可能である。す
なわち、ｅｘｔＶｃｃ＝Ｖａでの内部電源電位ｉｎｔＶ
ｃｃの測定値と設定値の差電圧Δａは０となり、Ｖ1の
補正は不要と判定される。一方、ｅｘｔＶｃｃ＝Ｖｂで
は内部電源電位ｉｎｔＶｃｃの測定値は設定値よりもΔ
ｂだけ高くなるので、Δｂ分だけＶ2 を下げる方向の調
整が行なわれる。その結果、補正後の曲線ＶT2′は本来
の曲線ＶT と一致しない。
【００２０】図１６に示すように、Ｖ1 が設定値よりも
高くなりＶ2 が設定値よりも低くなって、本来の曲線Ｖ
T と実際の曲線ＶT3がｅｘｔＶｃｃ＝Ｖｂの点で交差す
る場合も同様である。補正後の曲線ＶT3′は本来の曲線
ＶT と一致しない。切断されたヒューズをもとに戻して
内部電源電位ｉｎｔＶｃｃの再調整を行なうことは不可
能なので、そのＤＲＡＭは不良品となる。
高くなりＶ2 が設定値よりも低くなって、本来の曲線Ｖ
T と実際の曲線ＶT3がｅｘｔＶｃｃ＝Ｖｂの点で交差す
る場合も同様である。補正後の曲線ＶT3′は本来の曲線
ＶT と一致しない。切断されたヒューズをもとに戻して
内部電源電位ｉｎｔＶｃｃの再調整を行なうことは不可
能なので、そのＤＲＡＭは不良品となる。
【００２１】それゆえに、この発明の主たる目的は、内
部電源電位の調整の失敗を防止することができる半導体
記憶装置を提供することである。
部電源電位の調整の失敗を防止することができる半導体
記憶装置を提供することである。
【００２２】
【課題を解決するための手段】この発明の半導体記憶装
置は、外部電源電位および接地電位が与えられ、所定の
動作を行なう半導体記憶装置であって、前記外部電源電
位から降圧された内部電源電位および前記接地電位が与
えられ、所定の動作を行なう内部手段、前記外部電源電
位および前記接地電位が与えられ、前記接地電位よりも
所定の電圧だけ高い第１の電位を出力する出力調整が可
能な第１の電位発生手段、前記外部電源電位および前記
接地電位が与えられ、前記外部電源電位よりも所定の電
圧だけ低い第２の電位を出力する出力調整が可能な第２
の電位発生手段、前記第１および第２の電位発生手段か
ら出力される前記第１および第２の電位を合成して前記
内部電源電位を出力する電位合成手段、および前記第１
および第２の電位発生手段のうちの一方の出力調整を行
なうときに他方を非活性化させるための非活性化手段を
備えたことを特徴としている。
置は、外部電源電位および接地電位が与えられ、所定の
動作を行なう半導体記憶装置であって、前記外部電源電
位から降圧された内部電源電位および前記接地電位が与
えられ、所定の動作を行なう内部手段、前記外部電源電
位および前記接地電位が与えられ、前記接地電位よりも
所定の電圧だけ高い第１の電位を出力する出力調整が可
能な第１の電位発生手段、前記外部電源電位および前記
接地電位が与えられ、前記外部電源電位よりも所定の電
圧だけ低い第２の電位を出力する出力調整が可能な第２
の電位発生手段、前記第１および第２の電位発生手段か
ら出力される前記第１および第２の電位を合成して前記
内部電源電位を出力する電位合成手段、および前記第１
および第２の電位発生手段のうちの一方の出力調整を行
なうときに他方を非活性化させるための非活性化手段を
備えたことを特徴としている。
【００２３】また、前記第１の電位発生手段は、前記外
部電源電位のラインと前記接地電位のラインとの間に直
列接続された出力調整が可能な第１の定電流手段および
第１の可変抵抗手段を含み、前記第１の定電流手段の電
流値と前記第１の可変抵抗手段の抵抗値とが積算された
電圧だけ前記接地電位よりも高い第１の電位を出力し、
前記第２の電位発生手段は、前記外部電源電位のライン
と前記接地電位のラインとの間に直列接続された第２の
可変抵抗手段および出力調整が可能な第２の定電流手段
を含み、前記第２の可変抵抗手段の抵抗値と前記第２の
定電流手段の電流値とが積算された電圧だけ前記外部電
源電位よりも低い第２の電位を出力することとしてもよ
い。
部電源電位のラインと前記接地電位のラインとの間に直
列接続された出力調整が可能な第１の定電流手段および
第１の可変抵抗手段を含み、前記第１の定電流手段の電
流値と前記第１の可変抵抗手段の抵抗値とが積算された
電圧だけ前記接地電位よりも高い第１の電位を出力し、
前記第２の電位発生手段は、前記外部電源電位のライン
と前記接地電位のラインとの間に直列接続された第２の
可変抵抗手段および出力調整が可能な第２の定電流手段
を含み、前記第２の可変抵抗手段の抵抗値と前記第２の
定電流手段の電流値とが積算された電圧だけ前記外部電
源電位よりも低い第２の電位を出力することとしてもよ
い。
【００２４】また、前記第１の定電流手段、前記第１の
可変抵抗手段、前記第２の可変抵抗手段および前記第２
の定電流手段の各々は、直列接続された複数の抵抗素
子、および各抵抗素子に並列接続されたヒューズを含
み、前記第１の定電流手段の電流値、前記第１の可変抵
抗手段の抵抗値、前記第２の可変抵抗手段の抵抗値およ
び前記第２の定電流手段の電流値の各々は、各手段の前
記ヒューズの切断によって調整されることとしてもよ
い。
可変抵抗手段、前記第２の可変抵抗手段および前記第２
の定電流手段の各々は、直列接続された複数の抵抗素
子、および各抵抗素子に並列接続されたヒューズを含
み、前記第１の定電流手段の電流値、前記第１の可変抵
抗手段の抵抗値、前記第２の可変抵抗手段の抵抗値およ
び前記第２の定電流手段の電流値の各々は、各手段の前
記ヒューズの切断によって調整されることとしてもよ
い。
【００２５】また、前記第１および第２の定電流手段
は、少なくとも前記直列接続された複数の抵抗素子、お
よび各抵抗素子に並列接続されたヒューズを共用するこ
ととしてもよい。
は、少なくとも前記直列接続された複数の抵抗素子、お
よび各抵抗素子に並列接続されたヒューズを共用するこ
ととしてもよい。
【００２６】また、前記電位合成手段は、前記外部電源
電位が所定の範囲内であることに応じて、前記第１の電
位発生手段から出力される前記第１の電位を前記内部電
源電位として出力し、前記外部電源電位が前記所定の範
囲の上限値以上であることに応じて、前記第２の電位発
生手段から出力される前記第２の電位を前記内部電源電
位として出力することとしてもよい。
電位が所定の範囲内であることに応じて、前記第１の電
位発生手段から出力される前記第１の電位を前記内部電
源電位として出力し、前記外部電源電位が前記所定の範
囲の上限値以上であることに応じて、前記第２の電位発
生手段から出力される前記第２の電位を前記内部電源電
位として出力することとしてもよい。
【００２７】また、前記非活性化手段は、前記第１の定
電流手段と前記第１の可変抵抗手段との間に接続され、
前記第２の電位発生手段の出力調整時に非導通になる第
１のトランジスタ、前記第１の可変抵抗手段に並列接続
され、前記第２の電位発生手段の出力調整時に導通する
第２のトランジスタ、前記第２の可変抵抗手段と前記第
２の定電流手段との間に接続され、前記第１の電位発生
手段の出力調整時に非導通になる第３のトランジスタ、
および前記第２の定電流手段に並列接続され、前記第１
の電位発生手段の出力調整時に導通する第４のトランジ
スタを含むこととしてもよい。
電流手段と前記第１の可変抵抗手段との間に接続され、
前記第２の電位発生手段の出力調整時に非導通になる第
１のトランジスタ、前記第１の可変抵抗手段に並列接続
され、前記第２の電位発生手段の出力調整時に導通する
第２のトランジスタ、前記第２の可変抵抗手段と前記第
２の定電流手段との間に接続され、前記第１の電位発生
手段の出力調整時に非導通になる第３のトランジスタ、
および前記第２の定電流手段に並列接続され、前記第１
の電位発生手段の出力調整時に導通する第４のトランジ
スタを含むこととしてもよい。
【００２８】また、さらに、前記第１の定電流手段、前
記第１の可変抵抗手段、前記第２の可変抵抗手段および
前記第２の定電流手段の各々に対応して設けられ、対応
の手段のヒューズの切断を行なう前に該ヒューズの切断
を行なった後の前記第１または第２の電位を検出するた
めのテスト手段を備えてもよい。
記第１の可変抵抗手段、前記第２の可変抵抗手段および
前記第２の定電流手段の各々に対応して設けられ、対応
の手段のヒューズの切断を行なう前に該ヒューズの切断
を行なった後の前記第１または第２の電位を検出するた
めのテスト手段を備えてもよい。
【００２９】また、前記テスト手段は、対応の手段の前
記複数の抵抗素子に直列接続されたテスト用抵抗素子、
および前記テスト用抵抗素子と並列接続され、前記テス
ト時に非導通になる第５のトランジスタを含むこととし
てもよい。
記複数の抵抗素子に直列接続されたテスト用抵抗素子、
および前記テスト用抵抗素子と並列接続され、前記テス
ト時に非導通になる第５のトランジスタを含むこととし
てもよい。
【００３０】また、さらに、外部から与えられる信号に
応答して、前記第１ないし第５のトランジスタの入力電
極に制御信号を与える信号発生手段を備えてもよい。
応答して、前記第１ないし第５のトランジスタの入力電
極に制御信号を与える信号発生手段を備えてもよい。
【００３１】また、この発明の半導体記憶装置の内部電
源電位の調整方法は、外部電源電位および接地電位が与
えられ、前記接地電位よりも所定の電圧だけ高い第１の
電位を出力する出力調整が可能な第１の電位発生手段、
前記外部電源電位および前記接地電位が与えられ、前記
外部電源電位よりも所定の電圧だけ低い第２の電位を出
力する出力調整が可能な第２の電位発生手段、前記外部
電源電位が所定の範囲内であることに応じて、前記第１
の電位発生手段から出力される前記第１の電位を内部電
源電位として出力し、前記外部電源電位が前記所定の範
囲の上限値以上であることに応じて、前記第２の電位発
生手段から出力される前記第２の電位を前記内部電源電
位として出力する電位合成手段、および前記電位合成手
段から出力される前記内部電源電位、および前記接地電
位が与えられ、所定の動作を行なう内部手段を備えた半
導体装置において、前記内部電源電位を調整する方法で
あって、前記所定の範囲内の所定の外部電源電位を前記
半導体装置に与えるとともに前記第２の電位発生手段を
非活性化させて、前記内部電源電位が所定の値になるよ
うに前記第１の電位発生手段の出力調整を行なった後、
前記所定の範囲の上限値以上の所定の外部電源電位を前
記半導体装置に与えるとともに前記第１の電位発生手段
を非活性化させて、前記内部電源電位が所定の値になる
ように前記第２の電位発生手段の出力調整を行なうこと
を特徴としている。
源電位の調整方法は、外部電源電位および接地電位が与
えられ、前記接地電位よりも所定の電圧だけ高い第１の
電位を出力する出力調整が可能な第１の電位発生手段、
前記外部電源電位および前記接地電位が与えられ、前記
外部電源電位よりも所定の電圧だけ低い第２の電位を出
力する出力調整が可能な第２の電位発生手段、前記外部
電源電位が所定の範囲内であることに応じて、前記第１
の電位発生手段から出力される前記第１の電位を内部電
源電位として出力し、前記外部電源電位が前記所定の範
囲の上限値以上であることに応じて、前記第２の電位発
生手段から出力される前記第２の電位を前記内部電源電
位として出力する電位合成手段、および前記電位合成手
段から出力される前記内部電源電位、および前記接地電
位が与えられ、所定の動作を行なう内部手段を備えた半
導体装置において、前記内部電源電位を調整する方法で
あって、前記所定の範囲内の所定の外部電源電位を前記
半導体装置に与えるとともに前記第２の電位発生手段を
非活性化させて、前記内部電源電位が所定の値になるよ
うに前記第１の電位発生手段の出力調整を行なった後、
前記所定の範囲の上限値以上の所定の外部電源電位を前
記半導体装置に与えるとともに前記第１の電位発生手段
を非活性化させて、前記内部電源電位が所定の値になる
ように前記第２の電位発生手段の出力調整を行なうこと
を特徴としている。
【００３２】
【作用】この発明の半導体記憶装置においては、第１お
よび第２の電位発生手段のうちの一方の出力調整を行な
うときに他方を非活性化させるための非活性化手段が設
けられる。したがって、内部電源電位の調整時に第１の
電位と第２の電位を全く独立に調整することができ、従
来のように第１の電位と第２の電位を混同して内部電源
電位の調整を失敗することがない。
よび第２の電位発生手段のうちの一方の出力調整を行な
うときに他方を非活性化させるための非活性化手段が設
けられる。したがって、内部電源電位の調整時に第１の
電位と第２の電位を全く独立に調整することができ、従
来のように第１の電位と第２の電位を混同して内部電源
電位の調整を失敗することがない。
【００３３】また、第１の電位発生手段は直列接続され
た第１の定電流手段および第１の可変抵抗手段を含み、
第２の電位発生手段は直列接続された第２の可変抵抗手
段および第２の定電流手段を含むこととすれば、第１お
よび第２の電位発生手段を容易に構成できる。
た第１の定電流手段および第１の可変抵抗手段を含み、
第２の電位発生手段は直列接続された第２の可変抵抗手
段および第２の定電流手段を含むこととすれば、第１お
よび第２の電位発生手段を容易に構成できる。
【００３４】また、第１の定電流手段、第１の可変抵抗
手段、第２の可変抵抗手段および第２の定電流手段の各
々が直列接続された複数の抵抗素子と、各抵抗素子に並
列接続されたヒューズとを含み、各手段の調整がヒュー
ズの切断によって行なわれる場合は、ヒューズの切断の
失敗を防止することができ好適である。
手段、第２の可変抵抗手段および第２の定電流手段の各
々が直列接続された複数の抵抗素子と、各抵抗素子に並
列接続されたヒューズとを含み、各手段の調整がヒュー
ズの切断によって行なわれる場合は、ヒューズの切断の
失敗を防止することができ好適である。
【００３５】また、第１および第２の定電流手段は、少
なくとも複数組の抵抗素子およびヒューズを共用するこ
ととすれば、回路面積の縮小化を図ることができる。
なくとも複数組の抵抗素子およびヒューズを共用するこ
ととすれば、回路面積の縮小化を図ることができる。
【００３６】また、電位合成手段は、外部電源電位が所
定の範囲内にあるときは第１の電位を出力し、外部電源
電位が所定の範囲の上限値以上であるときは第２の電位
を出力することとすれば、外部電源電位が所定の範囲内
であるときは通常時用の一定の内部電源電位が得られ、
外部電源電位が所定の範囲の上限値以上であるときは外
部電源電位とともに上昇する耐圧試験用の内部電源電位
が得られる。
定の範囲内にあるときは第１の電位を出力し、外部電源
電位が所定の範囲の上限値以上であるときは第２の電位
を出力することとすれば、外部電源電位が所定の範囲内
であるときは通常時用の一定の内部電源電位が得られ、
外部電源電位が所定の範囲の上限値以上であるときは外
部電源電位とともに上昇する耐圧試験用の内部電源電位
が得られる。
【００３７】また、非活性化手段は、第１の定電流手段
と第１の可変抵抗手段を遮断するための第１のトランジ
スタ、第１の可変抵抗手段の端子間を短絡するための第
２のトランジスタ、第２の可変抵抗手段と第２の定電流
手段を遮断するための第３のトランジスタ、および第２
の定電流手段の端子間を短絡するための第４のトランジ
スタを含むこととすれば、非活性手段を容易に構成でき
る。
と第１の可変抵抗手段を遮断するための第１のトランジ
スタ、第１の可変抵抗手段の端子間を短絡するための第
２のトランジスタ、第２の可変抵抗手段と第２の定電流
手段を遮断するための第３のトランジスタ、および第２
の定電流手段の端子間を短絡するための第４のトランジ
スタを含むこととすれば、非活性手段を容易に構成でき
る。
【００３８】また、ヒューズの切断を行なう前にヒュー
ズの切断を行なった後の第１または第２の電位を検出す
るためのテスト手段を設ければ、ヒューズの切断の失敗
を防止することができる。
ズの切断を行なった後の第１または第２の電位を検出す
るためのテスト手段を設ければ、ヒューズの切断の失敗
を防止することができる。
【００３９】また、テスト手段は並列接続されたテスト
用抵抗素子と第５のトランジスタを含むこととすれば、
テスト手段を容易に構成できる。
用抵抗素子と第５のトランジスタを含むこととすれば、
テスト手段を容易に構成できる。
【００４０】また、外部から与えられる信号に応答し
て、第１ないし第５のトランジスタの入力電極に制御信
号を与える信号発生手段を設ければ、非活性手段および
テスト手段を容易に制御できる。
て、第１ないし第５のトランジスタの入力電極に制御信
号を与える信号発生手段を設ければ、非活性手段および
テスト手段を容易に制御できる。
【００４１】また、この発明の半導体記憶装置の内部電
源電位の調整方法にあっては、第１および第２の電位発
生手段のうちの一方の出力調整を行なうときに他方を非
活性化させるので、内部電源電位の調整時に第１の電位
と第２の電位を全く独立に調整することができ、従来の
ように第１の電位と第２の電位を混同して内部電源電位
の調整を失敗することがない。
源電位の調整方法にあっては、第１および第２の電位発
生手段のうちの一方の出力調整を行なうときに他方を非
活性化させるので、内部電源電位の調整時に第１の電位
と第２の電位を全く独立に調整することができ、従来の
ように第１の電位と第２の電位を混同して内部電源電位
の調整を失敗することがない。
【００４２】
［実施例１］図１は、この発明の実施例１によるＤＲＡ
Ｍの内部電源回路のレベル発生回路１の構成を示す回路
図である。
Ｍの内部電源回路のレベル発生回路１の構成を示す回路
図である。
【００４３】図１を参照して、このレベル発生回路１
は、Ｖ1 ＝Ｉ1 ×Ｒ1 ，Ｖ2 ＝ｅｘｔＶｃｃ−Ｉ2 ×Ｒ
2 を発生し、電流値Ｉ1 ，Ｉ2 および抵抗値Ｒ1 ，Ｒ2
の調整によりＶ1 ，Ｖ2 の調整が可能な構成を有する点
で図１で示した従来のレベル発生回路８１と同じであ
る。このレベル発生回路１が従来のレベル発生回路８１
と異なる点は、Ｖ1 ，Ｖ2 の調整時にＶ1 発生回路３ま
たはＶ2 発生回路５を非活性化し、Ｖ1 またはＶ2 を接
地電位Ｖｓｓ＝０Ｖに固定するためのトランジスタ１
４，１６，２３，２５が新たに設けられている点であ
る。
は、Ｖ1 ＝Ｉ1 ×Ｒ1 ，Ｖ2 ＝ｅｘｔＶｃｃ−Ｉ2 ×Ｒ
2 を発生し、電流値Ｉ1 ，Ｉ2 および抵抗値Ｒ1 ，Ｒ2
の調整によりＶ1 ，Ｖ2 の調整が可能な構成を有する点
で図１で示した従来のレベル発生回路８１と同じであ
る。このレベル発生回路１が従来のレベル発生回路８１
と異なる点は、Ｖ1 ，Ｖ2 の調整時にＶ1 発生回路３ま
たはＶ2 発生回路５を非活性化し、Ｖ1 またはＶ2 を接
地電位Ｖｓｓ＝０Ｖに固定するためのトランジスタ１
４，１６，２３，２５が新たに設けられている点であ
る。
【００４４】詳しく説明すると、このレベル発生回路１
は、定電流回路２，４、Ｖ1 発生回路３およびＶ2 発生
回路５を含む。定電流回路２は、ＰチャネルＭＯＳトラ
ンジスタ６，９，１１，１３、ＮチャネルＭＯＳトラン
ジスタ７，１０，１２および可変抵抗回路８を含む。可
変抵抗回路８は図１２で示した可変抵抗回路８９と同じ
構成をしており、可変抵抗回路８の抵抗値Ｒ3 はヒュー
ズ１１０〜１１４のブローにより調整可能となってい
る。
は、定電流回路２，４、Ｖ1 発生回路３およびＶ2 発生
回路５を含む。定電流回路２は、ＰチャネルＭＯＳトラ
ンジスタ６，９，１１，１３、ＮチャネルＭＯＳトラン
ジスタ７，１０，１２および可変抵抗回路８を含む。可
変抵抗回路８は図１２で示した可変抵抗回路８９と同じ
構成をしており、可変抵抗回路８の抵抗値Ｒ3 はヒュー
ズ１１０〜１１４のブローにより調整可能となってい
る。
【００４５】ＰチャネルＭＯＳトランジスタ６とＮチャ
ネルＭＯＳトランジスタ７、可変抵抗回路８とＰチャネ
ルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジス
タ１０、ＰチャネルＭＯＳトランジスタ１１とＮチャネ
ルＭＯＳトランジスタ１２は、それぞれ外部電源ライン
７０と接地ライン７１の間に直列接続される。Ｐチャネ
ルＭＯＳトランジスタ１３は、外部電源ライン７０と定
電流回路２の出力ノードＮ２の間に接続される。Ｐチャ
ネルＭＯＳトランジスタ６と９のゲートは、ともにＰチ
ャネルＭＯＳトランジスタ６のドレインに接続される。
ＮチャネルＭＯＳトランジスタ７と１０と１２のゲート
は、ともにＮチャネルＭＯＳトランジスタ１０のドレイ
ンに接続される。ＰチャネルＭＯＳトランジスタ１１と
１３のゲートは、ともにＰチャネルＭＯＳトランジスタ
１１のドレインに接続される。すなわち、ＰチャネルＭ
ＯＳトランジスタ６と９、ＮチャネルＭＯＳトランジス
タ７と１０と１２、ＰチャネルＭＯＳトランジスタ１１
と１３は、それぞれカレントミラー回路を構成する。し
たがって、ＭＯＳトランジスタ６，７，９〜１３のトラ
ンジスタサイズが同じであるとすると、各ＭＯＳトラン
ジスタ６，７，９〜１３には同じ値Ｉ1 の電流が流れ
る。よって、ＰチャネルＭＯＳトランジスタ１３には、
可変抵抗回路８の抵抗値Ｒ3 に反比例した値Ｉ1 の電流
が流れる。電流値Ｉ1 は可変抵抗回路８のヒューズ１１
０〜１１４のブローにより調整可能である。
ネルＭＯＳトランジスタ７、可変抵抗回路８とＰチャネ
ルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジス
タ１０、ＰチャネルＭＯＳトランジスタ１１とＮチャネ
ルＭＯＳトランジスタ１２は、それぞれ外部電源ライン
７０と接地ライン７１の間に直列接続される。Ｐチャネ
ルＭＯＳトランジスタ１３は、外部電源ライン７０と定
電流回路２の出力ノードＮ２の間に接続される。Ｐチャ
ネルＭＯＳトランジスタ６と９のゲートは、ともにＰチ
ャネルＭＯＳトランジスタ６のドレインに接続される。
ＮチャネルＭＯＳトランジスタ７と１０と１２のゲート
は、ともにＮチャネルＭＯＳトランジスタ１０のドレイ
ンに接続される。ＰチャネルＭＯＳトランジスタ１１と
１３のゲートは、ともにＰチャネルＭＯＳトランジスタ
１１のドレインに接続される。すなわち、ＰチャネルＭ
ＯＳトランジスタ６と９、ＮチャネルＭＯＳトランジス
タ７と１０と１２、ＰチャネルＭＯＳトランジスタ１１
と１３は、それぞれカレントミラー回路を構成する。し
たがって、ＭＯＳトランジスタ６，７，９〜１３のトラ
ンジスタサイズが同じであるとすると、各ＭＯＳトラン
ジスタ６，７，９〜１３には同じ値Ｉ1 の電流が流れ
る。よって、ＰチャネルＭＯＳトランジスタ１３には、
可変抵抗回路８の抵抗値Ｒ3 に反比例した値Ｉ1 の電流
が流れる。電流値Ｉ1 は可変抵抗回路８のヒューズ１１
０〜１１４のブローにより調整可能である。
【００４６】Ｖ1 発生回路３は、定電流回路２の出力ノ
ードＮ２と接地ライン７１の間に直列接続されたＰチャ
ネルＭＯＳトランジスタ１４および可変抵抗回路１５
と、可変抵抗回路１５に並列接続されたＮチャネルＭＯ
Ｓトランジスタ１６とを含む。ＰチャネルＭＯＳトラン
ジスタ１４およびＮチャネルＭＯＳトランジスタ１６の
ゲートには、図示しないパッドを介して外部からテスト
モード信号φ1 が与えられる。可変抵抗回路１５は図１
２に示した可変抵抗回路８９と同じ構成をしており、可
変抵抗回路１５の抵抗値Ｒ1 はヒューズ１１０〜１１４
のブローにより調整可能となっている。
ードＮ２と接地ライン７１の間に直列接続されたＰチャ
ネルＭＯＳトランジスタ１４および可変抵抗回路１５
と、可変抵抗回路１５に並列接続されたＮチャネルＭＯ
Ｓトランジスタ１６とを含む。ＰチャネルＭＯＳトラン
ジスタ１４およびＮチャネルＭＯＳトランジスタ１６の
ゲートには、図示しないパッドを介して外部からテスト
モード信号φ1 が与えられる。可変抵抗回路１５は図１
２に示した可変抵抗回路８９と同じ構成をしており、可
変抵抗回路１５の抵抗値Ｒ1 はヒューズ１１０〜１１４
のブローにより調整可能となっている。
【００４７】テストモード信号φ1 が非活性化レベルの
「Ｌ」レベルであるときはＰチャネルＭＯＳトランジス
タ１４は導通しＮチャネルＭＯＳトランジスタ１６は非
導通となり、ＰチャネルＭＯＳトランジスタ１４と可変
抵抗回路１５の接続ノードＮ３からＶ1 ＝Ｒ1 ×Ｉ1 が
出力される。テストモード信号φ1 が活性化レベルの
「Ｈ」レベルであるときはＰチャネルＭＯＳトランジス
タ１４が非導通となりＮチャネルＭＯＳトランジスタ１
６が導通し、Ｖ1 ＝０Ｖとなる。
「Ｌ」レベルであるときはＰチャネルＭＯＳトランジス
タ１４は導通しＮチャネルＭＯＳトランジスタ１６は非
導通となり、ＰチャネルＭＯＳトランジスタ１４と可変
抵抗回路１５の接続ノードＮ３からＶ1 ＝Ｒ1 ×Ｉ1 が
出力される。テストモード信号φ1 が活性化レベルの
「Ｈ」レベルであるときはＰチャネルＭＯＳトランジス
タ１４が非導通となりＮチャネルＭＯＳトランジスタ１
６が導通し、Ｖ1 ＝０Ｖとなる。
【００４８】定電流回路４は、ＰチャネルＭＯＳトラン
ジスタ１７，２０、ＮチャネルＭＯＳトランジスタ１
８，２１，２４および可変抵抗回路１９を含む。可変抵
抗回路１９は、図１２に示した可変抵抗回路８９と同じ
構成をしており、可変抵抗回路１９の抵抗値Ｒ4 はヒュ
ーズ１１０〜１１４のブローにより調整可能となってい
る。
ジスタ１７，２０、ＮチャネルＭＯＳトランジスタ１
８，２１，２４および可変抵抗回路１９を含む。可変抵
抗回路１９は、図１２に示した可変抵抗回路８９と同じ
構成をしており、可変抵抗回路１９の抵抗値Ｒ4 はヒュ
ーズ１１０〜１１４のブローにより調整可能となってい
る。
【００４９】ＰチャネルＭＯＳトランジスタ１７とＮチ
ャネルＭＯＳトランジスタ１８、可変抵抗回路１９とＰ
チャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳト
ランジスタ２１は、それぞれ外部電源ライン７０と接地
ライン７１の間に直列接続される。ＮチャネルＭＯＳト
ランジスタ２４は、Ｖ2 発生回路５の出力ノードＮ５と
接地ライン７１の間に接続される。ＰチャネルＭＯＳト
ランジスタ１７と２０のゲートは、ともにＰチャネルＭ
ＯＳトランジスタ１７のドレインに接続される。Ｎチャ
ネルＭＯＳトランジスタ１８と２１と２４のゲートは、
ともにＮチャネルＭＯＳトランジスタ２１のドレインに
接続される。すなわち、ＰチャネルＭＯＳトランジスタ
１７と２０、ＮチャネルＭＯＳトランジスタ１８と２１
と２４は、それぞれカレントミラー回路を構成する。し
たがって、ＭＯＳトランジスタ１７，１８，２０，２
１，２４のトランジスタサイズが同じであるとすると、
各ＭＯＳトランジスタ１７，１８，２０，２１，２４に
は同じ値Ｉ2 の電流が流れる。よって、ＮチャネルＭＯ
Ｓトランジスタ２４には、可変抵抗回路１９の抵抗値Ｒ
4 に反比例した値Ｉ2 の電流が流れる。電流値Ｉ2 は、
可変抵抗回路１９のヒューズ１１０〜１１４のブローに
より調整可能である。
ャネルＭＯＳトランジスタ１８、可変抵抗回路１９とＰ
チャネルＭＯＳトランジスタ２０とＮチャネルＭＯＳト
ランジスタ２１は、それぞれ外部電源ライン７０と接地
ライン７１の間に直列接続される。ＮチャネルＭＯＳト
ランジスタ２４は、Ｖ2 発生回路５の出力ノードＮ５と
接地ライン７１の間に接続される。ＰチャネルＭＯＳト
ランジスタ１７と２０のゲートは、ともにＰチャネルＭ
ＯＳトランジスタ１７のドレインに接続される。Ｎチャ
ネルＭＯＳトランジスタ１８と２１と２４のゲートは、
ともにＮチャネルＭＯＳトランジスタ２１のドレインに
接続される。すなわち、ＰチャネルＭＯＳトランジスタ
１７と２０、ＮチャネルＭＯＳトランジスタ１８と２１
と２４は、それぞれカレントミラー回路を構成する。し
たがって、ＭＯＳトランジスタ１７，１８，２０，２
１，２４のトランジスタサイズが同じであるとすると、
各ＭＯＳトランジスタ１７，１８，２０，２１，２４に
は同じ値Ｉ2 の電流が流れる。よって、ＮチャネルＭＯ
Ｓトランジスタ２４には、可変抵抗回路１９の抵抗値Ｒ
4 に反比例した値Ｉ2 の電流が流れる。電流値Ｉ2 は、
可変抵抗回路１９のヒューズ１１０〜１１４のブローに
より調整可能である。
【００５０】Ｖ2 発生回路５は、外部電源ライン７０と
出力ノードＮ５の間に直列接続された可変抵抗回路２２
およびＰチャネルＭＯＳトランジスタ２３と、定電流回
路４のＮチャネルＭＯＳトランジスタ２４と並列接続さ
れたｎチャネルＭＯＳトランジスタ２５とを含む。Ｐチ
ャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳ
トランジスタ２５のゲートには、図示しないパッドを介
して外部からテストモード信号φ2 が与えられる。可変
抵抗回路２２は、図１２に示した可変抵抗回路８９と同
じ構成をしており、可変抵抗回路２２の抵抗値Ｒ2 はヒ
ューズ１１０〜１１４のブローにより調整可能となって
いる。
出力ノードＮ５の間に直列接続された可変抵抗回路２２
およびＰチャネルＭＯＳトランジスタ２３と、定電流回
路４のＮチャネルＭＯＳトランジスタ２４と並列接続さ
れたｎチャネルＭＯＳトランジスタ２５とを含む。Ｐチ
ャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳ
トランジスタ２５のゲートには、図示しないパッドを介
して外部からテストモード信号φ2 が与えられる。可変
抵抗回路２２は、図１２に示した可変抵抗回路８９と同
じ構成をしており、可変抵抗回路２２の抵抗値Ｒ2 はヒ
ューズ１１０〜１１４のブローにより調整可能となって
いる。
【００５１】テストモード信号φ2 が非活性化レベルの
「Ｌ」レベルであるときはＰチャネルＭＯＳトランジス
タ２３が導通しＮチャネルＭＯＳトランジスタ２５が非
導通となり、出力ノードＮ５からＶ2 ＝ｅｘｔＶｃｃ−
Ｒ2 ×Ｉ2 が出力される。テストモード信号φ2 が活性
化レベルの「Ｈ」レベルであるときはＰチャネルＭＯＳ
トランジスタ２３が非導通となりＮチャネルＭＯＳトラ
ンジスタ２５が導通し、Ｖ2 ＝０Ｖとなる。
「Ｌ」レベルであるときはＰチャネルＭＯＳトランジス
タ２３が導通しＮチャネルＭＯＳトランジスタ２５が非
導通となり、出力ノードＮ５からＶ2 ＝ｅｘｔＶｃｃ−
Ｒ2 ×Ｉ2 が出力される。テストモード信号φ2 が活性
化レベルの「Ｈ」レベルであるときはＰチャネルＭＯＳ
トランジスタ２３が非導通となりＮチャネルＭＯＳトラ
ンジスタ２５が導通し、Ｖ2 ＝０Ｖとなる。
【００５２】図２および図３は、内部電源電位ｉｎｔＶ
ｃｃの調整方法を説明するための図である。ここでは、
図１５で説明した従来技術では調整不可能であった場合
を例に挙げて説明する。図２および図３において、ＶT
はＶ1 ，Ｖ2 が設定値である場合の内部電源電位ｉｎｔ
Ｖｃｃを示す本来の曲線、ＶN1はＶ1 が設定値よりもΔ
ａだけ小さい値でＶ2 ＝０の場合の内部電源電位ｉｎｔ
Ｖｃｃを示す調整前の曲線、ＶN1′はＶ1 が設定値でＶ
2 ＝０Ｖの場合の内部電源電位ｉｎｔＶｃｃを示す調整
後の曲線、ＶN2はＶ2 が設定値よりもΔｂだけ大きい値
でＶ1 ＝０Ｖの場合の内部電源電位ｉｎｔＶｃｃを示す
調整前の曲線、ＶN2′はＶ2 が設定値でＶ1 ＝０Ｖの場
合の内部電源電位ｉｎｔＶｃｃを示す調整後の曲線であ
る。
ｃｃの調整方法を説明するための図である。ここでは、
図１５で説明した従来技術では調整不可能であった場合
を例に挙げて説明する。図２および図３において、ＶT
はＶ1 ，Ｖ2 が設定値である場合の内部電源電位ｉｎｔ
Ｖｃｃを示す本来の曲線、ＶN1はＶ1 が設定値よりもΔ
ａだけ小さい値でＶ2 ＝０の場合の内部電源電位ｉｎｔ
Ｖｃｃを示す調整前の曲線、ＶN1′はＶ1 が設定値でＶ
2 ＝０Ｖの場合の内部電源電位ｉｎｔＶｃｃを示す調整
後の曲線、ＶN2はＶ2 が設定値よりもΔｂだけ大きい値
でＶ1 ＝０Ｖの場合の内部電源電位ｉｎｔＶｃｃを示す
調整前の曲線、ＶN2′はＶ2 が設定値でＶ1 ＝０Ｖの場
合の内部電源電位ｉｎｔＶｃｃを示す調整後の曲線であ
る。
【００５３】まず、テストモード信号φ１を「Ｌ」レベ
ル、テストモード信号φ2 を「Ｈ」レベルにしてＶ2 ＝
０Ｖとし、ｅｘｔＶｃｃ＝Ｖａの点で内部電源電位ｉｎ
ｔＶｃｃを測定する。このときＶ2 ＝０Ｖであるからｉ
ｎｔＶｃｃ＝Ｖ1 である。次いで、ｅｘｔＶｃｃ＝Ｖａ
の点でのＶ1 の設定値とｉｎｔＶｃｃ＝Ｖ1 の測定値の
差電圧Δａを求め、可変抵抗回路８，１５の抵抗値
Ｒ3 ，Ｒ1 を調整することによりＶ1 を差電圧Δａ分だ
け上昇させる。これにより、図２の曲線ＶN1は直線
ＶN1′に補正される。
ル、テストモード信号φ2 を「Ｈ」レベルにしてＶ2 ＝
０Ｖとし、ｅｘｔＶｃｃ＝Ｖａの点で内部電源電位ｉｎ
ｔＶｃｃを測定する。このときＶ2 ＝０Ｖであるからｉ
ｎｔＶｃｃ＝Ｖ1 である。次いで、ｅｘｔＶｃｃ＝Ｖａ
の点でのＶ1 の設定値とｉｎｔＶｃｃ＝Ｖ1 の測定値の
差電圧Δａを求め、可変抵抗回路８，１５の抵抗値
Ｒ3 ，Ｒ1 を調整することによりＶ1 を差電圧Δａ分だ
け上昇させる。これにより、図２の曲線ＶN1は直線
ＶN1′に補正される。
【００５４】次に、テストモード信号φ1 を「Ｈ」レベ
ル、テストモード信号φ2 を「Ｌ」レベルにしてＶ1 ＝
０ＶとしｅｘｔＶｃｃ＝Ｖｂの点で内部電源電位ｉｎｔ
Ｖｃｃを測定する。このときＶ1 ＝０Ｖであるからｉｎ
ｔＶｃｃ＝Ｖ2 である。次いで、ｉｎｔＶｃｃ＝Ｖ2 の
測定値とｅｘｔＶｃｃ＝Ｖｂの点でのＶ2 の設定値との
差電圧Δｂを求め、可変抵抗回路１９，２２の抵抗値Ｒ
4 ，Ｒ2 を調整することによりＶ2 を差電圧Δｂだけ下
げる。これにより、図３の直線ＶN2は曲線ＶN2′に補正
される。
ル、テストモード信号φ2 を「Ｌ」レベルにしてＶ1 ＝
０ＶとしｅｘｔＶｃｃ＝Ｖｂの点で内部電源電位ｉｎｔ
Ｖｃｃを測定する。このときＶ1 ＝０Ｖであるからｉｎ
ｔＶｃｃ＝Ｖ2 である。次いで、ｉｎｔＶｃｃ＝Ｖ2 の
測定値とｅｘｔＶｃｃ＝Ｖｂの点でのＶ2 の設定値との
差電圧Δｂを求め、可変抵抗回路１９，２２の抵抗値Ｒ
4 ，Ｒ2 を調整することによりＶ2 を差電圧Δｂだけ下
げる。これにより、図３の直線ＶN2は曲線ＶN2′に補正
される。
【００５５】通常モード時には、テストモード信号
φ1 ，φ2 はともに「Ｌ」レベルに固定される。このと
き内部電源電位ｉｎｔＶｃｃを示す曲線は、曲線ＶN1′
とＶN2′の合成曲線となり、本来の曲線ＶT に一致する
こととなる。
φ1 ，φ2 はともに「Ｌ」レベルに固定される。このと
き内部電源電位ｉｎｔＶｃｃを示す曲線は、曲線ＶN1′
とＶN2′の合成曲線となり、本来の曲線ＶT に一致する
こととなる。
【００５６】この実施例では、Ｖ1 の調整時にＶ2 を０
Ｖにし、Ｖ2 の調整時にＶ1 を０Ｖにするので、従来の
ように内部電源電位ｉｎｔＶｃｃの調整時にＶ1 とＶ2
を混同して内部電源電位ｉｎｔＶｃｃの調整を失敗する
ことがない。
Ｖにし、Ｖ2 の調整時にＶ1 を０Ｖにするので、従来の
ように内部電源電位ｉｎｔＶｃｃの調整時にＶ1 とＶ2
を混同して内部電源電位ｉｎｔＶｃｃの調整を失敗する
ことがない。
【００５７】［実施例２］図４は、この発明の実施例２
によるＤＲＡＭの内部電源回路のレベル発生回路３１の
構成を示す図である。
によるＤＲＡＭの内部電源回路のレベル発生回路３１の
構成を示す図である。
【００５８】図４を参照して、レベル発生回路３１は、
定電流回路３２、Ｖ1 発生回路３３、定電流回路３４お
よびＶ2 発生回路３５を含む。このレベル発生回路３１
の定電流回路３２、Ｖ1 発生回路３３、定電流回路３４
およびＶ2 発生回路３５が図１のレベル発生回路１の定
電流回路２、Ｖ1 発生回路３、定電流回路４およびＶ 2
発生回路５となる点は、それぞれテスト回路２６，２
７，２８，２９が新たに設けられている点である。テス
ト回路２６〜２９は、それぞれ可変抵抗回路８，１５，
１９，２２のヒューズ１１０〜１１４のブローを行なっ
た後の状態を擬似的に作り出すための回路である。
定電流回路３２、Ｖ1 発生回路３３、定電流回路３４お
よびＶ2 発生回路３５を含む。このレベル発生回路３１
の定電流回路３２、Ｖ1 発生回路３３、定電流回路３４
およびＶ2 発生回路３５が図１のレベル発生回路１の定
電流回路２、Ｖ1 発生回路３、定電流回路４およびＶ 2
発生回路５となる点は、それぞれテスト回路２６，２
７，２８，２９が新たに設けられている点である。テス
ト回路２６〜２９は、それぞれ可変抵抗回路８，１５，
１９，２２のヒューズ１１０〜１１４のブローを行なっ
た後の状態を擬似的に作り出すための回路である。
【００５９】テスト回路２６は、可変抵抗回路８とＰチ
ャネルＭＯＳトランジスタ９の間に接続された抵抗素子
３６と、抵抗素子３６に並列接続されたＰチャネルＭＯ
Ｓトランジスタ３７とを含む。ＰチャネルＭＯＳトラン
ジスタ３７のゲートは、テストモード信号φ3 を受け
る。
ャネルＭＯＳトランジスタ９の間に接続された抵抗素子
３６と、抵抗素子３６に並列接続されたＰチャネルＭＯ
Ｓトランジスタ３７とを含む。ＰチャネルＭＯＳトラン
ジスタ３７のゲートは、テストモード信号φ3 を受け
る。
【００６０】テスト回路２７は、Ｖ1 発生回路３３の出
力ノードＮ３と可変抵抗回路１５の間に接続された抵抗
素子３８と、抵抗素子３８に並列接続されたＮチャネル
ＭＯＳトランジスタ３９とを含む。ＮチャネルＭＯＳト
ランジスタ３９のゲートは、テストモード信号φ4 を受
ける。
力ノードＮ３と可変抵抗回路１５の間に接続された抵抗
素子３８と、抵抗素子３８に並列接続されたＮチャネル
ＭＯＳトランジスタ３９とを含む。ＮチャネルＭＯＳト
ランジスタ３９のゲートは、テストモード信号φ4 を受
ける。
【００６１】テスト回路２８は、可変抵抗回路１９とＰ
チャネルＭＯＳトランジスタ２０の間に接続された抵抗
素子４０と、抵抗素子４０に並列接続されたＰチャネル
ＭＯＳトランジスタ４１とを含む。ＰチャネルＭＯＳト
ランジスタ４１のゲートはテストモード信号φ5 を受け
る。
チャネルＭＯＳトランジスタ２０の間に接続された抵抗
素子４０と、抵抗素子４０に並列接続されたＰチャネル
ＭＯＳトランジスタ４１とを含む。ＰチャネルＭＯＳト
ランジスタ４１のゲートはテストモード信号φ5 を受け
る。
【００６２】テスト回路２９は、可変抵抗回路２２とＰ
チャネルＭＯＳトランジスタ２３の間に接続された抵抗
素子４２と、抵抗素子４２に並列接続されたＰチャネル
ＭＯＳトランジスタ４３とを含む。ＰチャネルＭＯＳト
ランジスタ４３のゲートは、テストモード信号φ6 を受
ける。
チャネルＭＯＳトランジスタ２３の間に接続された抵抗
素子４２と、抵抗素子４２に並列接続されたＰチャネル
ＭＯＳトランジスタ４３とを含む。ＰチャネルＭＯＳト
ランジスタ４３のゲートは、テストモード信号φ6 を受
ける。
【００６３】テストモード信号φ3 〜φ6 は、テストモ
ード信号φ1 ，φ2 と同様、図示しないパッドを介して
外部から入力される。
ード信号φ1 ，φ2 と同様、図示しないパッドを介して
外部から入力される。
【００６４】通常モード時は、テストモード信号φ3 ，
φ4 ，φ5 ，φ6 は、それぞれ「Ｌ」レベル、「Ｈ」レ
ベル、「Ｌ」レベル、「Ｌ」となっており、ＭＯＳトラ
ンジスタ３７，３９，４１，４３はともに導通してい
る。テストモードにおいて、ヒューズ１１０〜１１４の
ブローを行なった後の状態を作り出すときは、テストモ
ード信号φ3 ，φ4 ，φ5 ，φ6 を、それぞれ個別に
「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レ
ベルにして、ＭＯＳトランジスタ３７，３９，４１，４
３を個別に非導通にさせる。これにより、可変抵抗回路
８，１５，１９，２２の抵抗値Ｒ3 ，Ｒ1 ，Ｒ4 ，Ｒ2
をそれぞれＲ3 ＋ΔＲ3 ，Ｒ1 ＋ΔＲ1 ，Ｒ 4 ＋Δ
Ｒ4 ，Ｒ2 ＋ΔＲ2 に増加させたのと同じ状態を作り出
すことができる。ここで、ΔＲ3 ，ΔＲ1 ，ΔＲ4 ，Δ
Ｒ2 は、それぞれ抵抗素子３６，３８，４０，４２の抵
抗値である。図５および図６は、内部電源電位ｉｎｔＶ
ｃｃの調整方法を示す図である。ここでは、図２および
図３と同様、Ｖ1 が設定値よりも低く、Ｖ2 が設定値よ
りも高くなった場合を例に挙げて説明する。図５および
図６において、ＶT はＶ1 ，Ｖ2 が設定値である場合の
内部電源電位ｉｎｔＶｃｃを示す本来の曲線、ＶN1，Ｖ
N2は調整前の曲線、ＶN1′，ＶN2′は調整後の直線であ
る。
φ4 ，φ5 ，φ6 は、それぞれ「Ｌ」レベル、「Ｈ」レ
ベル、「Ｌ」レベル、「Ｌ」となっており、ＭＯＳトラ
ンジスタ３７，３９，４１，４３はともに導通してい
る。テストモードにおいて、ヒューズ１１０〜１１４の
ブローを行なった後の状態を作り出すときは、テストモ
ード信号φ3 ，φ4 ，φ5 ，φ6 を、それぞれ個別に
「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レ
ベルにして、ＭＯＳトランジスタ３７，３９，４１，４
３を個別に非導通にさせる。これにより、可変抵抗回路
８，１５，１９，２２の抵抗値Ｒ3 ，Ｒ1 ，Ｒ4 ，Ｒ2
をそれぞれＲ3 ＋ΔＲ3 ，Ｒ1 ＋ΔＲ1 ，Ｒ 4 ＋Δ
Ｒ4 ，Ｒ2 ＋ΔＲ2 に増加させたのと同じ状態を作り出
すことができる。ここで、ΔＲ3 ，ΔＲ1 ，ΔＲ4 ，Δ
Ｒ2 は、それぞれ抵抗素子３６，３８，４０，４２の抵
抗値である。図５および図６は、内部電源電位ｉｎｔＶ
ｃｃの調整方法を示す図である。ここでは、図２および
図３と同様、Ｖ1 が設定値よりも低く、Ｖ2 が設定値よ
りも高くなった場合を例に挙げて説明する。図５および
図６において、ＶT はＶ1 ，Ｖ2 が設定値である場合の
内部電源電位ｉｎｔＶｃｃを示す本来の曲線、ＶN1，Ｖ
N2は調整前の曲線、ＶN1′，ＶN2′は調整後の直線であ
る。
【００６５】まず、実施例１と同じ方法でｅｘｔＶｃｃ
＝Ｖａの点でのＶ1 の設定値と測定値の差電圧Δａを求
める。次に、テストモード信号φ3 を「Ｈ」レベルにし
てＰチャネルＭＯＳトランジスタ３７を非導通にする。
これにより、可変抵抗回路８とテスト回路２６の直列抵
抗値はＲ3 からＲ3 ＋ΔＲ3 に増加し電流値Ｒ1 が減少
しＶ1 は低下する。このときの内部電源電位ｉｎｔＶｃ
ｃの特性曲線は図５のＶN11 となる。この状態でｅｘｔ
Ｖｃｃ＝Ｖａの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ1
を測定し、テストモード信号φ3 を「Ｈ」レベルにする
前後のＶ1 の差電圧Δａ1 を求める。すなわち、定電流
回路３２の抵抗値の変化ΔＲ3 に対するＶ1 の変化Δａ
1 が実測される。
＝Ｖａの点でのＶ1 の設定値と測定値の差電圧Δａを求
める。次に、テストモード信号φ3 を「Ｈ」レベルにし
てＰチャネルＭＯＳトランジスタ３７を非導通にする。
これにより、可変抵抗回路８とテスト回路２６の直列抵
抗値はＲ3 からＲ3 ＋ΔＲ3 に増加し電流値Ｒ1 が減少
しＶ1 は低下する。このときの内部電源電位ｉｎｔＶｃ
ｃの特性曲線は図５のＶN11 となる。この状態でｅｘｔ
Ｖｃｃ＝Ｖａの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ1
を測定し、テストモード信号φ3 を「Ｈ」レベルにする
前後のＶ1 の差電圧Δａ1 を求める。すなわち、定電流
回路３２の抵抗値の変化ΔＲ3 に対するＶ1 の変化Δａ
1 が実測される。
【００６６】次に、テストモード信号φ3 を「Ｌ」レベ
ルに戻してテストモード信号φ4 を「Ｌ」にする。これ
により、可変抵抗回路１５とテスト回路２７の直列抵抗
値はＲ1 からＲ1 ＋ΔＲ1 に増加しＶ1 が上昇する。こ
のときの内部電源電位ｉｎｔＶｃｃの特性曲線は図５の
ＶN12 となる。この状態でｅｘｔＶｃｃ＝Ｖａの点での
内部電源電位ｉｎｔＶｃｃ＝Ｖ1 を測定し、テストモー
ド信号φ4 を「Ｈ」レベルにする前後のＶ1 の差電圧Δ
ａ2 を求める。すなわち、Ｖ2 発生回路３３の抵抗値の
変化ΔＲ1 に対するＶ1 の変化Δａ2 が実測される。
ルに戻してテストモード信号φ4 を「Ｌ」にする。これ
により、可変抵抗回路１５とテスト回路２７の直列抵抗
値はＲ1 からＲ1 ＋ΔＲ1 に増加しＶ1 が上昇する。こ
のときの内部電源電位ｉｎｔＶｃｃの特性曲線は図５の
ＶN12 となる。この状態でｅｘｔＶｃｃ＝Ｖａの点での
内部電源電位ｉｎｔＶｃｃ＝Ｖ1 を測定し、テストモー
ド信号φ4 を「Ｈ」レベルにする前後のＶ1 の差電圧Δ
ａ2 を求める。すなわち、Ｖ2 発生回路３３の抵抗値の
変化ΔＲ1 に対するＶ1 の変化Δａ2 が実測される。
【００６７】この２つの値Δａ1 ，Δａ2 をもとにＶ1
の設定値とのずれを補正することができる。図５ではＶ
1 の設定値に対して測定値が低くなった場合を示してい
るが、この場合にはＶ1 発生回路３３の抵抗値Ｒ1 を増
やす調整によってＶ1 を補正することができる。この場
合の必要な抵抗の補正値は、（Δａ／Δａ2 ）×ΔＲ 1
となる。逆に、Ｖ1 の測定値が設定値よりも高くなった
場合には定電流回路３２の抵抗値Ｒ3 を増やして電流Ｉ
1 を減らすことによりＶ1 を下げ、Ｖ1 を設定値に一致
させる。この場合の必要な抵抗の補正値は、（Δａ／Δ
ａ1 ）×ΔＲ3となる。
の設定値とのずれを補正することができる。図５ではＶ
1 の設定値に対して測定値が低くなった場合を示してい
るが、この場合にはＶ1 発生回路３３の抵抗値Ｒ1 を増
やす調整によってＶ1 を補正することができる。この場
合の必要な抵抗の補正値は、（Δａ／Δａ2 ）×ΔＲ 1
となる。逆に、Ｖ1 の測定値が設定値よりも高くなった
場合には定電流回路３２の抵抗値Ｒ3 を増やして電流Ｉ
1 を減らすことによりＶ1 を下げ、Ｖ1 を設定値に一致
させる。この場合の必要な抵抗の補正値は、（Δａ／Δ
ａ1 ）×ΔＲ3となる。
【００６８】次に、Ｖ2 の調整方法について説明する。
まず、実施例１と同じ方法でｅｘｔＶｃｃ＝Ｖａの点で
のＶ2 の測定値と設定値の差電圧Δｂを求める。次に、
テストモード信号φ6 を「Ｈ」レベルにしてＰチャネル
ＭＯＳトランジスタ４３を非導通にする。これにより、
可変抵抗回路２２とテスト回路２９の直列抵抗値はＲ 2
からＲ2 ＋ΔＲ2 に増加し、Ｖ2 はｅｘｔＶｃｃ−Ｉ2
×Ｒ2 からｅｘｔＶｃｃ−Ｉ2 ×（Ｒ2 ＋ΔＲ2 ）に低
下する。このときの内部電源電位ｉｎｔＶｃｃの特性曲
線は図６のＶN21 となる。この状態でｅｘｔＶｃｃ＝Ｖ
ｂの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ2 を測定し、
テストモード信号φ6 を「Ｈ」レベルにする前後のＶ2
の差電圧Δｂ１を求める。すなわち、Ｖ2 発生回路３５
の抵抗値の変化ΔＲ2 に対するＶ2 の変化Δｂ1 が実測
される。
まず、実施例１と同じ方法でｅｘｔＶｃｃ＝Ｖａの点で
のＶ2 の測定値と設定値の差電圧Δｂを求める。次に、
テストモード信号φ6 を「Ｈ」レベルにしてＰチャネル
ＭＯＳトランジスタ４３を非導通にする。これにより、
可変抵抗回路２２とテスト回路２９の直列抵抗値はＲ 2
からＲ2 ＋ΔＲ2 に増加し、Ｖ2 はｅｘｔＶｃｃ−Ｉ2
×Ｒ2 からｅｘｔＶｃｃ−Ｉ2 ×（Ｒ2 ＋ΔＲ2 ）に低
下する。このときの内部電源電位ｉｎｔＶｃｃの特性曲
線は図６のＶN21 となる。この状態でｅｘｔＶｃｃ＝Ｖ
ｂの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ2 を測定し、
テストモード信号φ6 を「Ｈ」レベルにする前後のＶ2
の差電圧Δｂ１を求める。すなわち、Ｖ2 発生回路３５
の抵抗値の変化ΔＲ2 に対するＶ2 の変化Δｂ1 が実測
される。
【００６９】次に、テストモード信号φ6 を「Ｌ」をレ
ベルに戻してテストモード信号φ5を「Ｈ」レベルにす
る。これにより可変抵抗回路１９とテスト回路２８の直
列抵抗値がＲ4 からＲ4 ＋ΔＲ4 に増加し電流値Ｉ2 が
減少し、Ｖ2 が上昇する。このときの内部電源電位ｉｎ
ｔＶｃｃの特性曲線はＶN22 となる。この状態でｅｘｔ
Ｖｃｃ＝Ｖｂの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ2
を測定し、テストモード信号φ5 を「Ｈ」レベルにする
前後のＶ2 の差電圧Δｂ2 を求める。すなわち、定電流
回路３４の抵抗値の変化ΔＲ4 に対するＶ2 の変化Δｂ
2 が実測される。
ベルに戻してテストモード信号φ5を「Ｈ」レベルにす
る。これにより可変抵抗回路１９とテスト回路２８の直
列抵抗値がＲ4 からＲ4 ＋ΔＲ4 に増加し電流値Ｉ2 が
減少し、Ｖ2 が上昇する。このときの内部電源電位ｉｎ
ｔＶｃｃの特性曲線はＶN22 となる。この状態でｅｘｔ
Ｖｃｃ＝Ｖｂの点での内部電源電位ｉｎｔＶｃｃ＝Ｖ2
を測定し、テストモード信号φ5 を「Ｈ」レベルにする
前後のＶ2 の差電圧Δｂ2 を求める。すなわち、定電流
回路３４の抵抗値の変化ΔＲ4 に対するＶ2 の変化Δｂ
2 が実測される。
【００７０】この２つの値Δｂ1 ，Δｂ2 をもとに、必
要な抵抗の補正値を求める。Ｖ2 の測定値が設定値より
も高い場合には、Ｖ2 発生回路３５の抵抗値Ｒ2 を増加
させてＶ2 を下げる。このときの抵抗の補正値は、（Δ
ｂ／Δｂ1 ）×ΔＲ2 となる。一方、Ｖ2 の測定値が設
定値よりも低い場合には、定電流回路３４の抵抗値Ｒ 4
を増加させ電流値Ｉ2 を減らすことでＶ2 を上げる。こ
の場合の補正値は、（Δｂ／Δｂ2 ）×ΔＲ4 となる。
要な抵抗の補正値を求める。Ｖ2 の測定値が設定値より
も高い場合には、Ｖ2 発生回路３５の抵抗値Ｒ2 を増加
させてＶ2 を下げる。このときの抵抗の補正値は、（Δ
ｂ／Δｂ1 ）×ΔＲ2 となる。一方、Ｖ2 の測定値が設
定値よりも低い場合には、定電流回路３４の抵抗値Ｒ 4
を増加させ電流値Ｉ2 を減らすことでＶ2 を上げる。こ
の場合の補正値は、（Δｂ／Δｂ2 ）×ΔＲ4 となる。
【００７１】この実施例では、テスト回路２６〜２９に
より可変抵抗回路８，１０，１９，２２のヒューズ１１
０〜１１４のブローを行なった後の状態を擬似的に作り
出すことができるので、内部電源電位ｉｎｔＶｃｃの調
整を失敗することなく正確に行なうことができる。
より可変抵抗回路８，１０，１９，２２のヒューズ１１
０〜１１４のブローを行なった後の状態を擬似的に作り
出すことができるので、内部電源電位ｉｎｔＶｃｃの調
整を失敗することなく正確に行なうことができる。
【００７２】［実施例３］図７は、この発明の実施例３
によるＤＲＡＭの内部電源回路のレベル発生回路４４の
構成を示す回路図である。
によるＤＲＡＭの内部電源回路のレベル発生回路４４の
構成を示す回路図である。
【００７３】このレベル発生回路４４が図４のレベル発
生回路３１と異なる点は、定電流回路３４のＰチャネル
ＭＯＳトランジスタ１７，２０、ＮチャネルＭＯＳトラ
ンジスタ１８，２１、可変抵抗回路１９およびテスト回
路２８が除去され、ＮチャネルＭＯＳトランジスタ２４
のゲートが定電流回路３２のＮチャネルＭＯＳトランジ
スタ７，１０，１２のゲートに接続されている点であ
る。すなわち、ＰチャネルＭＯＳトランジスタ６，９、
ＮチャネルＭＯＳトランジスタ７，１０、可変抵抗回路
８およびテスト回路２６は、２つの定電流回路３２，４
５で共用されている。
生回路３１と異なる点は、定電流回路３４のＰチャネル
ＭＯＳトランジスタ１７，２０、ＮチャネルＭＯＳトラ
ンジスタ１８，２１、可変抵抗回路１９およびテスト回
路２８が除去され、ＮチャネルＭＯＳトランジスタ２４
のゲートが定電流回路３２のＮチャネルＭＯＳトランジ
スタ７，１０，１２のゲートに接続されている点であ
る。すなわち、ＰチャネルＭＯＳトランジスタ６，９、
ＮチャネルＭＯＳトランジスタ７，１０、可変抵抗回路
８およびテスト回路２６は、２つの定電流回路３２，４
５で共用されている。
【００７４】このレベル発生回路４４では、電流値
Ｉ1 ，Ｉ2 を調整するための可変抵抗回路８が１つしか
ないので、Ｖ1 とＶ2 のうちの設定値との差電圧Δａ，
Δｂの大きい方、たとえばＶ1 を基準として補正され
る。すると、Ｖ2 が余分に補正されるので、その分はＶ
2 発生回路３５の抵抗値Ｒ2 の調整により補正される。
Ｉ1 ，Ｉ2 を調整するための可変抵抗回路８が１つしか
ないので、Ｖ1 とＶ2 のうちの設定値との差電圧Δａ，
Δｂの大きい方、たとえばＶ1 を基準として補正され
る。すると、Ｖ2 が余分に補正されるので、その分はＶ
2 発生回路３５の抵抗値Ｒ2 の調整により補正される。
【００７５】この実施例では、実施例２と同様の効果が
得られるほか、２つの定電流回路３２，４５に可変抵抗
回路８などが共通に設けらるので、消費電流の低減化お
よびチップ面積の縮小化が図られる。
得られるほか、２つの定電流回路３２，４５に可変抵抗
回路８などが共通に設けらるので、消費電流の低減化お
よびチップ面積の縮小化が図られる。
【００７６】［実施例４］図８は、この発明の実施例４
によるテストモード信号発生回路４６の構成を示す図で
ある。図８を参照して、このテストモード信号発生回路
４６は、ＷＣＢＲ検出回路４７、高電圧検出回路４８お
よびアドレスラッチ＋デコード回路４９を含む。
によるテストモード信号発生回路４６の構成を示す図で
ある。図８を参照して、このテストモード信号発生回路
４６は、ＷＣＢＲ検出回路４７、高電圧検出回路４８お
よびアドレスラッチ＋デコード回路４９を含む。
【００７７】ＷＣＢＲ検出回路４７は、ＷＣＢＲタイミ
ング（信号／ＲＡＳの立下がり時に信号／ＣＡＳおよび
信号／ＷＥが「Ｌ」レベルとなっているタイミング）を
検出する。高電圧検出回路４８は、特定のピン（たとえ
ばアドレス信号Ａ０が入力されるアドレスピン５４．
０）に高電圧が与えられたことを検出する。アドレスラ
ッチ＋デコード回路４９は、この条件が揃った場合に、
他のアドレスピン５４．１〜５４．ｎの入力信号Ａ１〜
Ａｎをラッチし、それらの論理レベルに従ってテストモ
ード信号φ1 〜φ6 を発生する。
ング（信号／ＲＡＳの立下がり時に信号／ＣＡＳおよび
信号／ＷＥが「Ｌ」レベルとなっているタイミング）を
検出する。高電圧検出回路４８は、特定のピン（たとえ
ばアドレス信号Ａ０が入力されるアドレスピン５４．
０）に高電圧が与えられたことを検出する。アドレスラ
ッチ＋デコード回路４９は、この条件が揃った場合に、
他のアドレスピン５４．１〜５４．ｎの入力信号Ａ１〜
Ａｎをラッチし、それらの論理レベルに従ってテストモ
ード信号φ1 〜φ6 を発生する。
【００７８】この実施例では、通常モード時に不要とな
るテストモード信号入力用のパッドを設ける必要がない
ので、チップ面積の縮小化を図ることができる。
るテストモード信号入力用のパッドを設ける必要がない
ので、チップ面積の縮小化を図ることができる。
【００７９】
【発明の効果】以上のように、この発明の半導体装置に
あっては、第１および第２の電位発生手段のうちの一方
の出力調整を行なうときに他方を非活性化させるので、
内部電源電位の調整時に第１の電位と第２の電位をまっ
たく独立に調整することができる。したがって、従来の
ように第１の電位と第２の電位を混同して内部電源電位
の調整を失敗することがない。
あっては、第１および第２の電位発生手段のうちの一方
の出力調整を行なうときに他方を非活性化させるので、
内部電源電位の調整時に第１の電位と第２の電位をまっ
たく独立に調整することができる。したがって、従来の
ように第１の電位と第２の電位を混同して内部電源電位
の調整を失敗することがない。
【００８０】また、第１の電位発生手段は直列接続され
た第１の定電流手段および第１の可変抵抗手段を含み、
第２の電位発生手段は直列接続された第２の可変抵抗手
段および第２の定電流手段を含むこととすれば、第１お
よび第２の電位発生手段を容易に構成できる。
た第１の定電流手段および第１の可変抵抗手段を含み、
第２の電位発生手段は直列接続された第２の可変抵抗手
段および第２の定電流手段を含むこととすれば、第１お
よび第２の電位発生手段を容易に構成できる。
【００８１】また、第１の定電流手段、第１の可変抵抗
手段、第２の可変抵抗手段および第２の定電流手段の各
々が直列接続された複数の抵抗素子と、各抵抗素子に並
列接続されたヒューズとを含み、各々の調整がヒューズ
の切断によって行なわれる場合は、ヒューズの切断の失
敗を防止することができ好適である。
手段、第２の可変抵抗手段および第２の定電流手段の各
々が直列接続された複数の抵抗素子と、各抵抗素子に並
列接続されたヒューズとを含み、各々の調整がヒューズ
の切断によって行なわれる場合は、ヒューズの切断の失
敗を防止することができ好適である。
【００８２】また、第１および第２の定電流手段は、少
なくとも複数組の抵抗素子およびヒューズを共用するこ
ととすれば、回路面積の縮小化を図ることができる。
なくとも複数組の抵抗素子およびヒューズを共用するこ
ととすれば、回路面積の縮小化を図ることができる。
【００８３】また、電位合成手段は、外部電源電位が所
定の範囲内にあるときは第１の電位を出力し、外部電源
電位が所定の範囲の上限値以上であるときは第２の電位
を出力することとすれば、外部電源電位が所定の範囲内
であるときは通常時用の一定の内部電源電位が得られ、
外部電源電位が所定の範囲の上限値以上であるときは外
部電源電位とともに上昇する耐圧試験用の内部電源電位
が得られる。
定の範囲内にあるときは第１の電位を出力し、外部電源
電位が所定の範囲の上限値以上であるときは第２の電位
を出力することとすれば、外部電源電位が所定の範囲内
であるときは通常時用の一定の内部電源電位が得られ、
外部電源電位が所定の範囲の上限値以上であるときは外
部電源電位とともに上昇する耐圧試験用の内部電源電位
が得られる。
【００８４】また、非活性化手段は、第１の定電流手段
と第１の可変抵抗手段を遮断するための第１のトランジ
スタ、第１の可変抵抗手段の端子間を短絡するための第
２のトランジスタ、第２の可変抵抗手段と第２の定電流
手段を遮断するための第３のトランジスタ、および第２
の定電流手段の端子間を短絡するための第４のトランジ
スタを含むこととすれば、非活性化手段を容易に構成で
きる。
と第１の可変抵抗手段を遮断するための第１のトランジ
スタ、第１の可変抵抗手段の端子間を短絡するための第
２のトランジスタ、第２の可変抵抗手段と第２の定電流
手段を遮断するための第３のトランジスタ、および第２
の定電流手段の端子間を短絡するための第４のトランジ
スタを含むこととすれば、非活性化手段を容易に構成で
きる。
【００８５】また、ヒューズの切断を行なう前にヒュー
ズの切断を行なった後の第１または第２の電位を検出す
るためのテスト手段を備えれば、ヒューズの切断の失敗
を防止することができる。
ズの切断を行なった後の第１または第２の電位を検出す
るためのテスト手段を備えれば、ヒューズの切断の失敗
を防止することができる。
【００８６】また、テスト手段は並列接続されたテスト
用抵抗素子と第５のトランジスタを含むこととすれば、
テスト手段を容易に構成できる。
用抵抗素子と第５のトランジスタを含むこととすれば、
テスト手段を容易に構成できる。
【００８７】また、外部から与えられる信号に応答し
て、第１ないし第５のトランジスタの入力電極に制御信
号を与える信号発生手段を設ければ、非活性化手段およ
びテスト手段を容易に制御できる。
て、第１ないし第５のトランジスタの入力電極に制御信
号を与える信号発生手段を設ければ、非活性化手段およ
びテスト手段を容易に制御できる。
【００８８】また、この発明の半導体記憶装置の内部電
源電位の調整方法にあっては、第１および第２の電位発
生手段のうちの一方の出力調整を行なうときに他方を非
活性化させるので、内部電源電位の調整時に第１の電位
と第２の電位を全く独立に調整することができる。した
がって、従来のように第１の電位と第２の電位を混同し
て内部電源電位の調整を失敗することがない。
源電位の調整方法にあっては、第１および第２の電位発
生手段のうちの一方の出力調整を行なうときに他方を非
活性化させるので、内部電源電位の調整時に第１の電位
と第２の電位を全く独立に調整することができる。した
がって、従来のように第１の電位と第２の電位を混同し
て内部電源電位の調整を失敗することがない。
【図１】 この発明の実施例１によるＤＲＡＭの内部
電源回路のレベル発生回路の構成を示す回路図である。
電源回路のレベル発生回路の構成を示す回路図である。
【図２】 図１に示したレベル発生回路のＶ1 の調整方
法を説明するための図である。
法を説明するための図である。
【図３】 図１に示したレベル発生回路のＶ2 の調整方
法を説明するための図である。
法を説明するための図である。
【図４】 この発明の実施例２によるＤＲＡＭの内部電
源回路のレベル発生回路の構成を示す回路図である。
源回路のレベル発生回路の構成を示す回路図である。
【図５】 図４に示したレベル発生回路のＶ1 の調整方
法を説明するための図である。
法を説明するための図である。
【図６】 図４に示したレベル発生回路のＶ2 の調整方
法を説明するための図である。
法を説明するための図である。
【図７】 この発明の実施例３によるＤＲＡＭの内部電
源回路のレベル発生回路の構成を示す回路図である。
源回路のレベル発生回路の構成を示す回路図である。
【図８】 この発明の実施例４によるＤＲＡＭのテスト
モード信号発生回路の構成を示すブロック図である。
モード信号発生回路の構成を示すブロック図である。
【図９】 従来のＤＲＡＭの構成を示すブロック図であ
る。
る。
【図１０】 図９に示したＤＲＡＭの内部電源回路の構
成を示すブロック図である。
成を示すブロック図である。
【図１１】 図１０に示した内部電源回路のレベル発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図１２】 図１１に示した可変抵抗回路の構成を示す
回路図である。
回路図である。
【図１３】 図１０に示した内部電源回路の出力特性を
示す図である。
示す図である。
【図１４】 図１０に示した内部電源回路の調整方法を
説明するための図である。
説明するための図である。
【図１５】 図１０に示した内部電源回路の問題点を説
明するための図である。
明するための図である。
【図１６】 図１０に示した内部電源回路の問題点を説
明するための他の図である。
明するための他の図である。
１，３１，４４，８１ レベル発生回路、２，４，３
２，３４，４５，８２，８４ 定電流回路、３，３３，
８３ Ｖ1 発生回路、５，３５，８５ Ｖ2 発生回路、
６，９，１１，１３，１４，１７，２０，２３，３７，
４１，４３ ＰチャネルＭＯＳトランジスタ、７，１
０，１２，１６，１８，２１，２４，３９ＮチャネルＭ
ＯＳトランジスタ、８，１５，１９，２２，８９，９０
可変抵抗回路、２６〜２９ テスト回路、３６，３
８，４０，４２，１００〜１０５ 抵抗素子、４６ テ
ストモード信号発生回路、４７ ＷＣＢＲ検出回路、４
８ 高電圧検出回路、４９ アドレスラッチ＋デコード
回路、５１〜５３，５７ 制御信号入力端子、５４ ア
ドレス信号入力端子群、５５ 電源端子、５６ 接地端
子、５８ データ信号入出力端子群、５９ クロック発
生回路、６０ アドレスバッファ、６１ 行デコーダ、
６２ 列デコーダ、６３ メモリアレイ、６４センスリ
フレッシュアンプ＋入出力制御回路、６５ 入力バッフ
ァ、６６ 出力バッファ、６７ 内部電源回路、７０
外部電源ライン、７１ 接地ライン、７２ 内部電源ラ
イン、８６ レベル合成回路、８７ ドライブ回路、８
８，９１定電流源、１１０〜１１４ ヒューズ。
２，３４，４５，８２，８４ 定電流回路、３，３３，
８３ Ｖ1 発生回路、５，３５，８５ Ｖ2 発生回路、
６，９，１１，１３，１４，１７，２０，２３，３７，
４１，４３ ＰチャネルＭＯＳトランジスタ、７，１
０，１２，１６，１８，２１，２４，３９ＮチャネルＭ
ＯＳトランジスタ、８，１５，１９，２２，８９，９０
可変抵抗回路、２６〜２９ テスト回路、３６，３
８，４０，４２，１００〜１０５ 抵抗素子、４６ テ
ストモード信号発生回路、４７ ＷＣＢＲ検出回路、４
８ 高電圧検出回路、４９ アドレスラッチ＋デコード
回路、５１〜５３，５７ 制御信号入力端子、５４ ア
ドレス信号入力端子群、５５ 電源端子、５６ 接地端
子、５８ データ信号入出力端子群、５９ クロック発
生回路、６０ アドレスバッファ、６１ 行デコーダ、
６２ 列デコーダ、６３ メモリアレイ、６４センスリ
フレッシュアンプ＋入出力制御回路、６５ 入力バッフ
ァ、６６ 出力バッファ、６７ 内部電源回路、７０
外部電源ライン、７１ 接地ライン、７２ 内部電源ラ
イン、８６ レベル合成回路、８７ ドライブ回路、８
８，９１定電流源、１１０〜１１４ ヒューズ。
Claims (10)
- 【請求項１】 外部電源電位および接地電位が与えら
れ、所定の動作を行なう半導体装置であって、 前記外部電源電位から降圧された内部電源電位および前
記接地電位が与えられ、所定の動作を行なう内部手段、 前記外部電源電位および前記接地電位が与えられ、前記
接地電位よりも所定の電圧だけ高い第１の電位を出力す
る出力調整が可能な第１の電位発生手段、 前記外部電源電位および前記接地電位が与えられ、前記
外部電源電位よりも所定の電圧だけ低い第２の電位を出
力する出力調整が可能な第２の電位発生手段、 前記第１および第２の電位発生手段から出力される前記
第１および第２の電位を合成して前記内部電源電位を出
力する電位合成手段、および前記第１および第２の電位
発生手段のうちの一方の出力調整を行なうときに他方を
非活性化させるための非活性化手段を備える、半導体装
置。 - 【請求項２】 前記第１の電位発生手段は、前記外部電
源電位のラインと前記接地電位のラインとの間に直列接
続された出力調整が可能な第１の定電流手段および第１
の可変抵抗手段を含み、前記第１の定電流手段の電流値
と前記第１の可変抵抗手段の抵抗値とが積算された電圧
だけ前記接地電位よりも高い第１の電位を出力し、 前記第２の電位発生手段は、前記外部電源電位のライン
と前記接地電位のラインとの間に直列接続された第２の
可変抵抗手段および出力調整が可能な第２の定電流手段
を含み、前記第２の可変抵抗手段の抵抗値と前記第２の
定電流手段の電流値とが積算された電圧だけ前記外部電
源電位よりも低い第２の電位を出力する、請求項１に記
載の半導体装置。 - 【請求項３】 前記第１の定電流手段、前記第１の可変
抵抗手段、前記第２の可変抵抗手段および前記第２の定
電流手段の各々は、直列接続された複数の抵抗素子、お
よび各抵抗素子に並列接続されたヒューズを含み、 前記第１の定電流手段の電流値、前記第１の可変抵抗手
段の抵抗値、前記第２の可変抵抗手段の抵抗値および前
記第２の定電流手段の電流値の各々は、各手段の前記ヒ
ューズの切断によって調整される、請求項２に記載の半
導体装置。 - 【請求項４】 前記第１および第２の定電流手段は、少
なくとも前記直列接続された複数の抵抗素子、および各
抵抗素子に並列接続されたヒューズを共用する、請求項
３に記載の半導体装置。 - 【請求項５】 前記電位合成手段は、前記外部電源電位
が所定の範囲内であることに応じて、前記第１の電位発
生手段から出力される前記第１の電位を前記内部電源電
位として出力し、前記外部電源電位が前記所定の範囲の
上限値以上であることに応じて、前記第２の電位発生手
段から出力される前記第２の電位を前記内部電源電位と
して出力する、請求項１ないし４のいずれかに記載の半
導体装置。 - 【請求項６】 前記非活性化手段は、 前記第１の定電流手段と前記第１の可変抵抗手段との間
に接続され、前記第２の電位発生手段の出力調整時に非
導通になる第１のトランジスタ、 前記第１の可変抵抗手段に並列接続され、前記第２の電
位発生手段の出力調整時に導通する第２のトランジス
タ、 前記第２の可変抵抗手段と前記第２の定電流手段との間
に接続され、前記第１の電位発生手段の出力調整時に非
導通になる第３のトランジスタ、および前記第２の定電
流手段に並列接続され、前記第１の電位発生手段の出力
調整時に導通する第４のトランジスタを含む、請求項２
ないし５のいずれかに記載の半導体装置。 - 【請求項７】 さらに、前記第１の定電流手段、前記第
１の可変抵抗手段、前記第２の可変抵抗手段および前記
第２の定電流手段の各々に対応して設けられ、対応の手
段のヒューズの切断を行なう前に該ヒューズの切断を行
なった後の前記第１または第２の電位を検出するための
テスト手段を備える、請求項３ないし６のいずれかに記
載の半導体装置。 - 【請求項８】 前記テスト手段は、 対応の手段の前記複数の抵抗素子に直列接続されたテス
ト用抵抗素子、および前記テスト用抵抗素子に並列接続
され、前記テスト時に非導通になる第５のトランジスタ
を含む、請求項７に記載の半導体装置。 - 【請求項９】 さらに、外部から与えられる信号に応答
して、前記第１ないし第５のトランジスタの入力電極に
制御信号を与える信号発生手段を備える、請求項８に記
載の半導体装置。 - 【請求項１０】 外部電源電位および接地電位が与えら
れ、前記接地電位よりも所定の電圧だけ高い第１の電位
を出力する出力調整が可能な第１の電位発生手段、 前記外部電源電位および前記接地電位が与えられ、前記
外部電源電位よりも所定の電圧だけ低い第２の電位を出
力する出力調整が可能な第２の電位発生手段、 前記外部電源電位が所定の範囲内であることに応じて、
前記第１の電位発生手段から出力される前記第１の電位
を内部電源電位として出力し、前記外部電源電位が前記
所定の範囲の上限値以上であることに応じて、前記第２
の電位発生手段から出力される前記第２の電位を前記内
部電源電位として出力する電位合成手段、および前記電
位合成手段から出力される前記内部電源電位、および前
記接地電位が与えられ、所定の動作を行なう内部手段を
備えた半導体装置において、前記内部電源電位を調整す
る方法であって、 前記所定の範囲内の所定の外部電源電位を前記半導体装
置に与えるとともに前記第２の電位発生手段を非活性化
させて、前記内部電源電位が所定の値になるように前記
第１の電位発生手段の出力調整を行なった後、 前記所定の範囲の上限値以上の所定の外部電源電位を前
記半導体装置に与えるとともに前記第１の電位発生手段
を非活性化させて、前記内部電源電位が所定の値になる
ように前記第２の電位発生手段の出力調整を行なう、半
導体装置の内部電源電位の調整方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102254A JPH08298722A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置および半導体装置の内部電源電位の調整方法 |
| US08/559,052 US5736894A (en) | 1995-04-26 | 1995-11-16 | Semiconductor device and method of adjusting internal power supply potential of the semiconductor device |
| DE19548940A DE19548940C2 (de) | 1995-04-26 | 1995-12-28 | Halbleitereinrichtung und Verfahren zum Einstellen eines internen Stromversorgungspotentials der Halbleitereinrichtung |
| KR1019960011866A KR100206351B1 (ko) | 1995-04-26 | 1996-04-19 | 반도체장치 및 반도체장치의 내부전원전위의 조정방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102254A JPH08298722A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置および半導体装置の内部電源電位の調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298722A true JPH08298722A (ja) | 1996-11-12 |
Family
ID=14322467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102254A Pending JPH08298722A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置および半導体装置の内部電源電位の調整方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5736894A (ja) |
| JP (1) | JPH08298722A (ja) |
| KR (1) | KR100206351B1 (ja) |
| DE (1) | DE19548940C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188585A (ja) * | 1996-12-19 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置とその定電圧発生回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10283776A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6121806A (en) * | 1998-10-06 | 2000-09-19 | Mitsubishi Denki Kabushiki Kaisha | Circuit for adjusting a voltage level in a semiconductor device |
| JP2001074530A (ja) * | 1999-09-01 | 2001-03-23 | Mitsubishi Electric Corp | 熱式流量計 |
| JP3762599B2 (ja) * | 1999-12-27 | 2006-04-05 | 富士通株式会社 | 電源調整回路及びその回路を用いた半導体装置 |
| US6518824B1 (en) * | 2000-12-14 | 2003-02-11 | Actel Corporation | Antifuse programmable resistor |
| KR100410987B1 (ko) * | 2001-11-02 | 2003-12-18 | 삼성전자주식회사 | 내부 전원전압 발생회로 |
| US7180369B1 (en) | 2003-05-15 | 2007-02-20 | Marvell International Ltd. | Baseband filter start-up circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| JPH04263193A (ja) * | 1991-02-18 | 1992-09-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
| JPH05217387A (ja) * | 1992-02-05 | 1993-08-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| KR0141466B1 (ko) * | 1992-10-07 | 1998-07-15 | 모리시타 요이찌 | 내부 강압회로 |
| DE4334918C2 (de) * | 1992-10-15 | 2000-02-03 | Mitsubishi Electric Corp | Absenkkonverter zum Absenken einer externen Versorgungsspannung mit Kompensation herstellungsbedingter Abweichungen, seine Verwendung sowie zugehöriges Betriebsverfahren |
| JP2861749B2 (ja) * | 1993-09-30 | 1999-02-24 | 日本電気株式会社 | 出力レベル制御回路 |
-
1995
- 1995-04-26 JP JP7102254A patent/JPH08298722A/ja active Pending
- 1995-11-16 US US08/559,052 patent/US5736894A/en not_active Expired - Fee Related
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-
1996
- 1996-04-19 KR KR1019960011866A patent/KR100206351B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188585A (ja) * | 1996-12-19 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置とその定電圧発生回路 |
Also Published As
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|---|---|
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| DE19548940C2 (de) | 1998-04-30 |
| DE19548940A1 (de) | 1996-11-07 |
| KR100206351B1 (ko) | 1999-07-01 |
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