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KR960039524A - 반도체장치 및 반도체장치의 내부전원전위의 조정방법 - Google Patents

반도체장치 및 반도체장치의 내부전원전위의 조정방법 Download PDF

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KR960039524A
KR960039524A KR1019960011866A KR19960011866A KR960039524A KR 960039524 A KR960039524 A KR 960039524A KR 1019960011866 A KR1019960011866 A KR 1019960011866A KR 19960011866 A KR19960011866 A KR 19960011866A KR 960039524 A KR960039524 A KR 960039524A
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Abstract

외부전원전위 및 접지전위가 인가되고 소정의 동작을 실행하는 반도체장치 및 그 반도체장치의 내부전원전위의 조정방법에 관한 것으로서, 내부전원전위의 조정의 실패를 방지할 수 있는 반도체장치를 제공하기 위해, 외부전원전위 및 접지전위가 부여되고 소정의 동작을 실행하는 반도체장치로서, 외부전원전위에서 강압된 내부전원전위 및 접지전위가 부여되고 소정의 동작을 실행하는 내부수단, 외부전원전위 및 접지전위가 부여되고 접지전위보다도 소정의 전압만큼 높은 제1전위를 출력하는 출력조정이 가능한 제1전위발생수단, 외부전원전위 및 접지전위가 부여되고 외부전원전위보다도 소정의 전압만큼 낮은 제2전위를 출력하는 출력조정이 가능한 제2전위발생수단, 제1 및 제2전위발생수단에서 출력되는 제1 및 제2전위를 합성해서 내부전원전위를 출력하는 전위합성수단 및 제1 및 제2전위발생수단 중 한쪽의 출력조정을 실행할 때 다른 쪽을 비활성화시키기 위한 비활성화 수단을 포함하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 조정을 용이하고 또한 확실하게 실행할 수 있으며, 회로면적의 축소화를 도모할 수 있다.

Description

반도체장치 및 반도체장치의 내부전원전위의 조정방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예1에 따라 DRAM의 내부전원회로의 레벨발생회로의 구성을 도시한 회로도, 제2도는 제1도에 도시한 레벨발생회로의 V1의 조정방법을 설명하기 위한 도면, 제3도는 제1도에 도시한 레벨발생회로의 V2의 조정방법을 설명하기 위한 도면.

Claims (11)

  1. 외부전원전위 및 접지전위가 부여되고 소정의 동작을 실행하는 반도체장치로서, 상기 외부전원전위에서 강압된 내부전원전위 및 상기 접지전위가 부여되고 소정의 동작을 실행하는 내부수단(59∼66), 상기 외부전원전위 및 상기 접지전위가 부여되고 상기 접지전위보다도 소정의 전압만큼 높은 제1전위를 출력하는 출력조정이 가능한 제1전위발생수단(2,15), 상기 외부전원전위 및 상기 접지전위가 부여되고 상기 외부전원전위 보다도 소정의 전압만큼 낮은 제2전위를 출력하는 출력조정이 가능한 제2전위발생수단(22,4), 상기 제1 및 제2전위발생수단에서 출력되는 상기 제1 및 제2전위를 합성해서 상기 내부전원전위를 출력하는 전위합성수단(86) 및 상기 제1 및 제2전위발생수단 중 한쪽의 출력조정을 실행할 때 다른쪽을 비활성화시키기 위한 비활성화 수단(14,16,23,25)을 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 제1전위발생수단은 상기 외부전원전위의 라인과 상기 접지전위의 라인과의 사이에 직렬로 접속된 출력조정이 가능한 제1정전류수단(2) 및 제1가변저항수단(15)을 포함하고, 상기 제1정전류수단의 전류값과 상기 제1가변저항수단의 저항값이 적산된 전압만큼 상기 접지전위보다도 높은 제1전위를 출력하고, 상기 제2전위발생수단은 상기 외부전원전위의 라인과 상기 접지전위의 라인과의 사이에 직렬로 접속된 제2가변저항수단(22) 및 출력조정이 가능한 제2정전류수단(4)을 포함하고, 상기 제2가변저항수단의 저항값과 상기 제2정전류수단의 전류값이 적산된 전압만큼 상기 외부전원전위보다도 낮은 제2전위를 출력하는 반도체장치.
  3. 제2항에 있어서, 상기 제1정전류수단(2), 상기 제1가변저항수단(15), 상기 제2가변저항수단(22) 및 상기 제2정전류수단(4)의 각각은 직렬로 접속된 여러개의 저항소자(100∼105) 및 각 저항소자에 병렬로 접속된 퓨즈(110∼114)를 포함하고, 상기 제1정전류수단의 전류값, 상기 제1가변저항수단의 저항값, 상기 제2가변저항수단의 저항값 및 상기 제2정전류수단의 전류값의 각각은 각 수단의 상기 퓨즈의 절단에 의해 조정되는 반도체장치.
  4. 제3항에 있어서, 상기 저항소자(100∼105)는 소정의 도전저항값을 갖는 제1트랜지스터(100´∼105´)로 구성되는 반도체장치.
  5. 제3항에 있어서, 상기 제1 및 제2정전류수단은 적어도 상기 직렬로 접속된 여러개의 저항소자 및 각 저항소자에 병렬로 접속된 퓨즈를 공용하는 반도체기억장치.
  6. 제3항에 있어서, 상기 전위합성수단(86)은 상기 외부전원전위가 소정의 범위내일때 상기 제1전위발생수단에서 출력된 상기 제1전위를 상기 내부전원전위로서 출력하고, 상기 외부전원전위가 상기 소정의 범위의 상한값일때 상기 제2전위발생수단에서 출력되는 상기 제2전위를 상기 내부전원전위로서 출력하는 반도체기억장치.
  7. 제6항에 있어서, 상기 비활성화수단(14,16,23,25)은 상기 제1정전류수단(2)과 상기 제1가변저항수단(15)과의 사이에 접속되고, 상기 제2전위발생수단의 출력조정시에 비도통으로 되는 제2트랜지스터, 상기 제1가변 저항수단에 병려접속되고 상기 제2전위발생수단의 출력조정시에 도통하는 제3트랜지스터, 상기 제2가변저항수단과 상기 제2정전류수단과의 사이에 접속되고 상기 제1전위발생수단의 출력조정시에 비도통으로 되는 제4트랜지스터 및 상기 제2정전류수단에 병렬접속되고 상기 제1전위발생수단의 출력조정시에 도통하는 제5트랜지스터를 포함하는 반도체기억장치.
  8. 제7항에 있어서, 상기 제1정전류수단, 상기 제1가변저항수단, 상기 제2가변저항수단 및 상기 제2정전류수단의 각각에 대응해서 마련되고, 대응수단의 퓨즈의 절단을 실행하기 전에 상기 퓨즈의 절단을 실행한 후 상기 제1 또는 제2전위를 검출하기 위한 테스트수단(26,27,29,28)을 또 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 테스트수단은 대응 수단의 상기 여러가지 저항소자에 직렬접속된 테스트용 저항소자(36,38,42,40) 및 상기 테스트용 저항소자에 병렬접속되고, 상기 테스트시에 비도통으로 되는 제5트랜지스터(37,39,43,41)를 포함하는 반도체장치.
  10. 제9항에 있어서, 외부에서 부여되는 신호에 응답해서 상기 제1∼제6트랜지스터의 입력전극에 제어신호를 부여하는 신호발생수단(46)을 또 포함하는 반도체장치.
  11. 외부전원전위 및 접지전위가 부여되고 상기 접지전위보다도 소정의 전압만큼 높은 제1전위를 출력하는 출력조정이 가능한 제1전위발생수단(2,15), 상기 외부전원전위 및 상기 접지전위가 부여되고 상기 외부전원전위보다도 소정의 전압만큼 낮은 제2전위를 출력하는 출력조정이 가능한 제2전위발생수단(22,4), 상기 외부전원전위가 소정의 범위내일때 상기 제1전위발생수단에서 출력되는 상기 제1전위를 내부전원전위로서 출력하고, 상기 외부전원전위가 상기 소정의 범위의 상한값 이상일때 상기 제2전위발생수단에서 출력되는 상기 제2전위를 상기 내부전원전위로서 출력하는 전위합성수단(86) 및 상기 전위합성수단에서 출력되는 상기 내부전원전위 및 상기 접지전위가 부여되고 소정의 동작을 실행하는 내부수단(59,66)을 구비한 반도체장치에 있어서 상기 내부전원전위를 조정하는 방법으로서, 상기 소정의 범위내의 소정의 외부전원전위를 상기 반도체장치에 부여하는것과 동시에 상기 제2전위발생수단을 비활성화시키고, 상기 내부전원전위가 소정의 값이 되도록 상기 제1전위발생수단의 출력조정을 실행하는 스텝과 상기 스텝 후 상기 소정의 범위의 상한값 이상의 소정의 외부전원전위를 상기 반도체장치에 부여하는 것과 동시에 상기 제1전위발생수단을 비활성화시키고, 상기 내부전원전위가 소정의 값이 되도록 상기 제2전위발생수단의 출력조정을 실행하는 스텝을 포함하는 반도체장치의 내부전원전위의 조정방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410987B1 (ko) * 2001-11-02 2003-12-18 삼성전자주식회사 내부 전원전압 발생회로

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532721B2 (ja) * 1996-12-19 2004-05-31 株式会社東芝 定電圧発生回路
JPH10283776A (ja) * 1997-04-04 1998-10-23 Mitsubishi Electric Corp 半導体記憶装置
US6121806A (en) * 1998-10-06 2000-09-19 Mitsubishi Denki Kabushiki Kaisha Circuit for adjusting a voltage level in a semiconductor device
JP2001074530A (ja) * 1999-09-01 2001-03-23 Mitsubishi Electric Corp 熱式流量計
JP3762599B2 (ja) * 1999-12-27 2006-04-05 富士通株式会社 電源調整回路及びその回路を用いた半導体装置
US6518824B1 (en) * 2000-12-14 2003-02-11 Actel Corporation Antifuse programmable resistor
JP4776071B2 (ja) * 2000-12-18 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US7180369B1 (en) * 2003-05-15 2007-02-20 Marvell International Ltd. Baseband filter start-up circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209449B1 (ko) * 1990-05-21 1999-07-15 가나이 쓰토무 반도체 집적회로 장치
JPH04263193A (ja) * 1991-02-18 1992-09-18 Hitachi Ltd 半導体集積回路装置
JP2945508B2 (ja) * 1991-06-20 1999-09-06 三菱電機株式会社 半導体装置
JPH05217387A (ja) * 1992-02-05 1993-08-27 Mitsubishi Electric Corp 半導体メモリ装置
US5554953A (en) * 1992-10-07 1996-09-10 Matsushita Electric Industrial Co., Ltd. Internal reduced-voltage generator for semiconductor integrated circuit
DE4334918C2 (de) * 1992-10-15 2000-02-03 Mitsubishi Electric Corp Absenkkonverter zum Absenken einer externen Versorgungsspannung mit Kompensation herstellungsbedingter Abweichungen, seine Verwendung sowie zugehöriges Betriebsverfahren
JP2861749B2 (ja) * 1993-09-30 1999-02-24 日本電気株式会社 出力レベル制御回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410987B1 (ko) * 2001-11-02 2003-12-18 삼성전자주식회사 내부 전원전압 발생회로

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