JPH02237309A - 出力バツフア - Google Patents
出力バツフアInfo
- Publication number
- JPH02237309A JPH02237309A JP1058519A JP5851989A JPH02237309A JP H02237309 A JPH02237309 A JP H02237309A JP 1058519 A JP1058519 A JP 1058519A JP 5851989 A JP5851989 A JP 5851989A JP H02237309 A JPH02237309 A JP H02237309A
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- JP
- Japan
- Prior art keywords
- output
- level
- power supply
- control circuit
- output buffer
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＯＭＯＳ集積凹路に搭載する出力バツファ
に関するものである。
に関するものである。
第３図は従来のＯＭｏＳ集積回路に搭載する出力バソフ
ァの回路図、第４図は第３図の出力パツファの出力波形
を示す波形図である。
ァの回路図、第４図は第３図の出力パツファの出力波形
を示す波形図である。
第３図において、（９）はＰチャネルＭＯ８ ｈランジ
スタ、（１０ｉｄＮチャネルｖｏｓ トランジスタ、（
５）ハインバータ、（７）は入力端子、（８）は出力端
子である。
スタ、（１０ｉｄＮチャネルｖｏｓ トランジスタ、（
５）ハインバータ、（７）は入力端子、（８）は出力端
子である。
次に動作について説明する。初期状態として、入力に電
源電位が印加されると、インバータ（５）を通じて第１
のＰチャネルｖｏｓ トランジスタ（９）がオン状態と
なる。次に入力電位が電源電位から接地電位に変化する
と、インバータ（５）を通じて第１のＮチャネルＭＯＳ
｝ランジスタαＧがオン状態になる。
源電位が印加されると、インバータ（５）を通じて第１
のＰチャネルｖｏｓ トランジスタ（９）がオン状態と
なる。次に入力電位が電源電位から接地電位に変化する
と、インバータ（５）を通じて第１のＮチャネルＭＯＳ
｝ランジスタαＧがオン状態になる。
このとき、出力バツファが高速で動作すると、出力にリ
ンギングが発生する。
ンギングが発生する。
次に、入力電位が接地電位から電源電位に変化すると、
インバータ（５）を通じて第１のＰチャネルＭＯＳ ｝
ランジスタ（９）がオン状態になる。このとき、出力バ
ツファが高速で動作すると、出力にリンギングが発生す
る。
インバータ（５）を通じて第１のＰチャネルＭＯＳ ｝
ランジスタ（９）がオン状態になる。このとき、出力バ
ツファが高速で動作すると、出力にリンギングが発生す
る。
従来の出力バツ７アは以上の様に構成されていたので、
高速な出力バツファを実現すると、出力波形が第４図の
ようになり、リンギングが発生するため、次段に接続さ
れる集積回路の誤動作の原因となっていた。
高速な出力バツファを実現すると、出力波形が第４図の
ようになり、リンギングが発生するため、次段に接続さ
れる集積回路の誤動作の原因となっていた。
この発明は上記のような問題点を解決するためになされ
たもので、出力バッファの遅延時間を変えず、かつ出力
のリンギングを抑えることを目的とする。
たもので、出力バッファの遅延時間を変えず、かつ出力
のリンギングを抑えることを目的とする。
この発明に係る出力バツファは、出力波形制御回路を設
けたものである。
けたものである。
この発明における出力バソファは、出力波形制御回路を
設けることにより、出力のリンギングを抑えることがで
きる。
設けることにより、出力のリンギングを抑えることがで
きる。
第１図は、この発明の一実施例を示す出力バッファの回
路図、第２図は、第１図の出力パッファの出力波形を示
す波形図である。図において（５），（７） ， （８
＞は第３図の従来例に示したものと同等である。第１の
ＰチャネルＭＯＳ トランジスタ（１）．！：、第２の
Ｐチャネルｖｏｓ トランジスタ（２）が並列に接続さ
れており、第１のＮチャネルｖｏｓ トランジスタ（３
）ト、第２０ＮチャネルＭＯＳ トランジスタ（４）
カ並列に接続されている。（６）は出力波形制御回路で
ある０ 次に動作について説明する。初期状態として、入力に電
源電位が印加されると、インバータ（５）を通じて第１
のＰチャネルＭＯＳトランジスタ（１）及び出力波形制
御回路（６）を通じて第２のＰチャネルＭＯＳトランジ
スタ（２）がオン状態となる。次に、入力電位が電源電
位から接地電位に変化すると、インバータ（５）を通じ
て第１のＮチャネルＭＯＳ トランジスタ（３）及び、
出力波形制御回路（６）を通じて第２のＮチャネルＭＯ
Ｓトランジスタ（４）がオン状態になる。このとき、出
力電位が電源電位と接地電位の間の定まった電位に達す
ると、出力波形制御回路（６）を通じて、第２のＮチャ
ネルＭＯＳトランジスタ（４）がオフ状態になる。この
とき、電源電位と接地電位の間の定まった値を、次段に
接続する集積回路の接地電位入力電圧の規定以下の値に
設定しておけば、出力バツファの遅延時間は従来の高速
な遅延時間を維持できる。
路図、第２図は、第１図の出力パッファの出力波形を示
す波形図である。図において（５），（７） ， （８
＞は第３図の従来例に示したものと同等である。第１の
ＰチャネルＭＯＳ トランジスタ（１）．！：、第２の
Ｐチャネルｖｏｓ トランジスタ（２）が並列に接続さ
れており、第１のＮチャネルｖｏｓ トランジスタ（３
）ト、第２０ＮチャネルＭＯＳ トランジスタ（４）
カ並列に接続されている。（６）は出力波形制御回路で
ある０ 次に動作について説明する。初期状態として、入力に電
源電位が印加されると、インバータ（５）を通じて第１
のＰチャネルＭＯＳトランジスタ（１）及び出力波形制
御回路（６）を通じて第２のＰチャネルＭＯＳトランジ
スタ（２）がオン状態となる。次に、入力電位が電源電
位から接地電位に変化すると、インバータ（５）を通じ
て第１のＮチャネルＭＯＳ トランジスタ（３）及び、
出力波形制御回路（６）を通じて第２のＮチャネルＭＯ
Ｓトランジスタ（４）がオン状態になる。このとき、出
力電位が電源電位と接地電位の間の定まった電位に達す
ると、出力波形制御回路（６）を通じて、第２のＮチャ
ネルＭＯＳトランジスタ（４）がオフ状態になる。この
とき、電源電位と接地電位の間の定まった値を、次段に
接続する集積回路の接地電位入力電圧の規定以下の値に
設定しておけば、出力バツファの遅延時間は従来の高速
な遅延時間を維持できる。
次に、入力電位が接地電位から電源電位に変化すると、
インバータ（５）を通じて第１のＰチャネルＭＯＳトラ
ンジスタ（１）及び、出力波形制御回路（６）を通じて
第２のＰチャネルＭＯＳ トランジスタ（２）がオン状
態になる。このとき、出力電位が、電源電位と接地電位
の間の定まった電位に達すると、出力波形制御回路（６
）を通じて、第２のＰチャネルＭＯＢトランジスタ（２
）がオフ状態になる。このとき、電源電位と接地電位の
間の定まった値を、次段に接続する集積回路の電源電位
入力電圧の規定以上の値に設定しておけば、出力バツフ
ァの遅延時間は従来の高速な遅延時間を維持できる。
インバータ（５）を通じて第１のＰチャネルＭＯＳトラ
ンジスタ（１）及び、出力波形制御回路（６）を通じて
第２のＰチャネルＭＯＳ トランジスタ（２）がオン状
態になる。このとき、出力電位が、電源電位と接地電位
の間の定まった電位に達すると、出力波形制御回路（６
）を通じて、第２のＰチャネルＭＯＢトランジスタ（２
）がオフ状態になる。このとき、電源電位と接地電位の
間の定まった値を、次段に接続する集積回路の電源電位
入力電圧の規定以上の値に設定しておけば、出力バツフ
ァの遅延時間は従来の高速な遅延時間を維持できる。
この発明は以上説明した通り、出力バツファに出力波形
制御回路を設けたので、出力バソファの遅延時間を変え
ることなく、出力のリンギングが抑えられるという利点
がある。
制御回路を設けたので、出力バソファの遅延時間を変え
ることなく、出力のリンギングが抑えられるという利点
がある。
第１図はこの発明の一実施例による出力バソファの回路
図、第２図は第１図の出力バツファの出力波形を示す波
形図、第３図は従来の出力バツ７アの回路図、第４図は
第３図の出力バツ７アの出力波形を示す波形図である。 図において、（１）は第１のＰチャネルＭＯＳトランジ
スタ、（２）は第２のＰチャネルＭＯＳトランジスタ、
（３）は第１のＮチャネルＭ０８トランジスタ、（４）
ハ第２のＮチャネルＭＯＳ ｝ランジスタ、（５）はイ
ンバータ、（６）は出力波形制御回路、（７）は入力端
子、（８）は出力端子である。 なお、図中、同一符号は同一または相当部分を示す。
図、第２図は第１図の出力バツファの出力波形を示す波
形図、第３図は従来の出力バツ７アの回路図、第４図は
第３図の出力バツ７アの出力波形を示す波形図である。 図において、（１）は第１のＰチャネルＭＯＳトランジ
スタ、（２）は第２のＰチャネルＭＯＳトランジスタ、
（３）は第１のＮチャネルＭ０８トランジスタ、（４）
ハ第２のＮチャネルＭＯＳ ｝ランジスタ、（５）はイ
ンバータ、（６）は出力波形制御回路、（７）は入力端
子、（８）は出力端子である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 並列に接続された第１のＭＯＳトランジスタと、並列に
接続された第２のＭＯＳトランジスタが直列に接続され
、出力電位が変化する際に、出力電位が電源電位と接地
電位の間の定まつた電位に達すると、並列に接続された
ＭＯＳトランジスタの１つがオフ状態になるよう制御す
る出力波形制御回路を備えたことを特徴とする出力バッ
ファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058519A JPH02237309A (ja) | 1989-03-10 | 1989-03-10 | 出力バツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058519A JPH02237309A (ja) | 1989-03-10 | 1989-03-10 | 出力バツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237309A true JPH02237309A (ja) | 1990-09-19 |
Family
ID=13086678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058519A Pending JPH02237309A (ja) | 1989-03-10 | 1989-03-10 | 出力バツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237309A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
| JPH0435414A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 出力回路 |
| JPH04104515A (ja) * | 1990-08-23 | 1992-04-07 | Nec Corp | 出力回路 |
| JPH04317219A (ja) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | 出力回路 |
| JP2007043591A (ja) * | 2005-08-05 | 2007-02-15 | Yamaha Corp | 出力バッファ回路 |
| CN103166623A (zh) * | 2011-12-09 | 2013-06-19 | 扬智科技股份有限公司 | 缓冲器 |
-
1989
- 1989-03-10 JP JP1058519A patent/JPH02237309A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
| JPH0435414A (ja) * | 1990-05-31 | 1992-02-06 | Nec Corp | 出力回路 |
| JPH04104515A (ja) * | 1990-08-23 | 1992-04-07 | Nec Corp | 出力回路 |
| JPH04317219A (ja) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | 出力回路 |
| JP2007043591A (ja) * | 2005-08-05 | 2007-02-15 | Yamaha Corp | 出力バッファ回路 |
| CN103166623A (zh) * | 2011-12-09 | 2013-06-19 | 扬智科技股份有限公司 | 缓冲器 |
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