JPH04317219A

JPH04317219A - 出力回路

Info

Publication number: JPH04317219A
Application number: JP3085165A
Authority: JP
Inventors: Daisuke Shichinohe; 七戸　大助
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-17
Filing date: 1991-04-17
Publication date: 1992-11-09
Also published as: US5298804A; NL9200687A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は出力電圧波形のリンギ
ングを抑制し、また終端での反射を抑制する出力回路に
関する。

【０００２】

【従来の技術】ディジタルデータの高速処理の要求から
、論理回路は近年一層の高速動作が要求されている。従って出力回路においても、大きな容量を有する負荷を
高速で駆動する必要がある。

【０００３】しかし大きな容量を負荷として接続して出
力回路を高速化した場合、負荷容量と配線等のインダク
タンスで共振回路が構成されているので、出力回路が共
振回路を励振する事になって出力波形にリンギングが生
ずる。

【０００４】また動作の高速化に伴って負荷も単純なイ
ンダクタンスと容量を有する集中定数素子として取扱え
る場合のみならず、分布定数素子として考える必要が生
じている。例えば多層基板上の配線もマイクロストリッ
プラインとして分布定数素子的に取扱わなければならな
い。

【０００５】このような状況において、図１４に示す従
来の出力回路を高速動作させる場合を考える。図中１Ｎ
はＮチャネルトランジスタ、１ＰはＰチャネルトランジ
スタであり、両者のゲートに共通に接続された入力端子
１１の論理レベルにより、相補的に駆動される。即ち入
力端子１１の論理レベルが“Ｈ”のとき、トランジスタ
１Ｎが駆動される一方、トランジスタ１Ｐは駆動されず
、出力端子１２の論理レベルは“Ｌ”となり、逆の場合
も同様にして出力端子１２の論理レベルは入力端子１１
のそれとは反転することになる。

【０００６】このように構成された出力回路を高速で動
作させるには、トランジスタ１Ｐ，１Ｎの電流駆動能力
を大きくすればよい。これは例えばトランジスタ１Ｐ，
１Ｎにおいてチャネル長に対するチャネル幅の比を大き
くすることで実現できる。

【０００７】

【発明が解決しようとする課題】しかしトランジスタ１
Ｐ，１Ｎの電流駆動能力を大きくした場合、出力端子１
２に接続される負荷によっては出力波形にリンギングが
生じる。図１５は駆動すべき負荷を含めた等価回路であ
り、簡単なモデル化によりトランジスタ１Ｐがオフ状態
（駆動されていない）、トランジスタ１Ｎがオン状態（
駆動されている）の場合を示したものである。即ち出力
端子１２は論理レベル“Ｌ”を出力するべき場合につい
て示してある。トランジスタ１Ｎはオン状態のため電流
源ＣＳとオン抵抗ＲＯＮとの並列接続で表わされる。出
力端子１２には負荷として容量３２（キャパシタンス値
Ｃ）が接続されるが、プリント基板上の銅箔による配線
、集積回路のボンディングワイヤ、ＩＣのリードフレー
ム等に起因する寄生インダクタンス３１（インダクタン
ス値Ｌ）が介在する。従って、この場合には出力回路は
負荷とともにＬＣＲ共振回路を構成することになる。

【０００８】ここでトランジスタ１Ｎの電流駆動能力が
大きいと、ＯＮ抵抗ＲＯＮは小さな値となり、数１で求
められるＱ値は高い。

【０００９】

【数１】

【００１０】即ちＬＣＲ共振回路はトランジスタ１Ｎの
オン、オフによる変化に対して励振されやすくなり、出
力端子１２における出力波形は図１６に示すようにその
立ち下がり時にリンギング（アンダーシュートＵＳ）が
生じ易くなる。

【００１１】トランジスタ１Ｐのオン、オフによる場合
も同様の理由により、出力波形は図１６のオーバーシュ
ートＯＳに示すようにその立ち上がり時にリンギングが
生じ易くなる。

【００１２】即ち従来の出力回路は図１４に示すように
構成されているので、動作を高速化させるべくトランジ
スタ１Ｐ，１Ｎの電流駆動能力を大きくすると、出力波
形にリンギングが生じるという問題点があった。

【００１３】また出力波形のリンギングは負荷が伝送線
路のように分布定数素子として取扱うべき場合において
も、インピーダンス不整合によって生じることがある。この場合には伝送線路においてリンギングがノイズとな
って論理回路システムの誤動作を招き、また不要幅射と
呼ばれる他の電子機器への妨害電波の一因ともなる。

【００１４】このような問題点を解消するため、出力端
子１２に直列にダンピング抵抗を入れたり、入力端子１
１の論理レベルの変化を緩かにして図１５に等価的に示
されるＬＣＲ共振回路の励振レベルを低くする（スルー
レートコントロール）等の対策もなされるが、出力回路
の高速化を図る上では好ましくない。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、出力波形のリンギングを抑制し
つつ、大きな容量を有する負荷を高速で駆動することが
できる出力回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】請求項１の発明にかかる
出力回路は、入力信号が入力される入力端子と、出力信
号が出力される出力端子と、前記出力端子と第１の論理
レベルを有する第１の電源との間に接続され、前記入力
信号により制御されて、前記入力信号に応じた論理レベ
ルの前記出力信号を前記出力端子から導出する第１の出
力駆動回路とを備え、前記第１の出力駆動回路は前記出
力端子から出力される前記出力信号のレベルが第２の論
理レベルから前記第１の論理レベルへと変動する際、前
記出力信号のレベルが前記第２の論理レベル付近では前
記変動に対する依存性が比較的大きい電流駆動能力を有
し、前記出力信号のレベルが前記第１の論理レベル付近
では前記変動に対する依存性が比較的小さい電流駆動能
力を有し、前記出力信号のレベルが前記第２の論理レベ
ルから前記第１の論理レベルへと変動するに従ってその
電流駆動能力が単調に減少する。

【００１７】請求項２の発明にかかる出力回路は、前記
第１の出力駆動回路において、前記出力端子と前記第１
の電源との間に接続され、前記入力信号によって制御さ
れて、前記出力端子から出力される前記出力信号のレベ
ルが、前記第２の論理レベルから前記第１の論理レベル
へと変動するに従って、その電流駆動能力が比較的大き
な減少率で単調に減少し、かつ前記出力信号のレベルが
前記第１の論理レベルに達する前にその電流駆動能力が
ゼロになる第１の出力回路と、前記第１の出力回路に並
列に接続され、前記入力信号によって制御されて、前記
出力信号のレベルが前記第２の論理レベルから前記第１
の論理レベルへと変動するに従って、その電流駆動能力
が比較的小さな減少率で単調に減少し、かつ前記出力信
号のレベルが前記第１の論理レベルに達したときにその
電流駆動能力がゼロになる第２の出力回路とを備える。

【００１８】請求項３の発明にかかる出力回路は、前記
第１の出力回路において、前記出力端子と前記第１の電
源との間の電流経路に直列に介挿された第１、第２のト
ランジスタを備え、前記第１のトランジスタは前記入力
端子に接続された制御電極を有し、前記第２のトランジ
スタは前記電流経路に接続された制御電極を有する。

【００１９】請求項４の発明にかかる出力回路は、前記
第２の出力回路において、その制御電極に前記入力端子
を、その第１の電流電極に前記第１の電源を、その第２
の電流電極に前記出力端子を、それぞれ接続する半導体
装置を備える。

【００２０】請求項５の発明にかかる出力回路は、前記
第２の出力回路において、その入力端に前記入力端子を
接続する第１のインバータと、前記出力端子と前記第１
の電源との間に接続された第１のトランスミッションゲ
ートとを備え、前記第１のトランスミッションゲートは
、その制御電極に前記入力端子を、その第１の電流電極
に前記出力端子を、その第２の電流電極に前記第１の電
源を、それぞれ接続する第３のトランジスタと、その制
御電極に前記第１のインバ−タの出力端を、その第１の
電流電極に前記出力端子を、その第２の電流電極に前記
第１の電源をそれぞれ接続する、第３のトランジスタと
相補的な極性を有する第４のトランジスタとから成る。

【００２１】請求項６の発明にかかる出力回路は、前記
第１のトランスミッションゲートが前記出力端子に接続
される負荷の特性インピーダンスの１／２以上２倍以下
に設定されたオン抵抗を有する。

【００２２】請求項７の発明にかかる出力回路は、請求
項１にかかる出力回路において、前記出力端子と第２の
論理レベルを有する第２の電源との間に接続され、前記
入力信号により制御されて、前記入力信号に応じた論理
レベルの前記出力信号を前記出力端子から導出する第２
の出力駆動回路を備え、前記第２の出力駆動回路は前記
出力端子から出力される前記出力信号のレベルが第１の
論理レベルから前記第２の論理レベルへと変動する際、
前記出力信号のレベルが前記第１の論理レベル付近では
前記変動に対する依存性が比較的大きい電流駆動能力を
有し、前記出力信号のレベルが前記第２の論理レベル付
近では前記変動に対する依存性が比較的小さい電流駆動
能力を有し、前記出力信号のレベルが前記第１の論理レ
ベルから前記第２の論理レベルへと変動するに従ってそ
の電流駆動能力が単調に減少する。

【００２３】請求項８の発明にかかる出力回路は、前記
第２の出力駆動回路において、前記出力端子と前記第２
の電源との間に接続され、前記入力信号によって制御さ
れて、前記出力端子から出力される前記出力信号のレベ
ルが、前記第１の論理レベルから前記第２の論理レベル
へと変動するに従って、その電流駆動能力が比較的大き
な減少率で単調に減少し、かつ前記出力信号のレベルが
前記第２の論理レベルに達する前にその電流駆動能力が
ゼロになる第３の出力回路と、前記第３の出力回路に並
列に接続され、前記入力信号によって制御されて、前記
出力信号のレベルが前記第１の論理レベルから前記第２
の論理レベルへと変動するに従って、その電流駆動能力
が比較的小さな減少率で単調に減少し、かつ前記出力信
号のレベルが前記第２の論理レベルに達したときにその
電流駆動能力がゼロになる第４の出力回路とを備える。

【００２４】請求項９の発明にかかる出力回路は、前記
第３の出力回路において、前記出力端子と前記第２の電
源との間の電流経路に直列に介挿された第５、第６のト
ランジスタを備え、前記第５のトランジスタは前記入力
端子に接続された制御電極を有し、前記第６のトランジ
スタは前記電流経路に接続された制御電極を有する。

【００２５】請求項１０の発明にかかる出力回路は、前
記第４の出力回路において、その制御電極に前記入力端
子を、その第１の電流電極に前記第２の電源を、その第
２の電流電極に前記出力端子を、それぞれ接続する半導
体装置を備える。

【００２６】請求項１１の発明にかかる出力回路は、前
記第４の出力回路において、その入力端に前記入力端子
を接続する第２のインバータと、前記出力端子と前記第
２の電源との間に接続された第２のトランスミッション
ゲートとを備え、前記第２のトランスミッションゲート
は、その制御電極に前記入力端子を、その第１の電流電
極に前記出力端子を、その第２の電流電極に前記第２の
電源を、それぞれ接続する第７のトランジスタと、その
制御電極に前記第２のインバ−タの出力端を、その第１
の電流電極に前記出力端子を、その第２の電流電極に前
記第２の電源をそれぞれ接続する、第７のトランジスタ
と相補的な極性を有する第８のトランジスタとから成る
。

【００２７】請求項１２の発明にかかる出力回路は、前
記第２のトランスミッションゲートが前記出力端子に接
続される負荷の特性インピーダンスの１／２以上２倍以
下に設定されたオン抵抗を有する。

【００２８】

【作用】請求項１の発明において、第１の出力駆動回路
は、出力信号のレベルが第２の論理レベルから第１の論
理レベルへと変動するに従って、その電流駆動能力の出
力信号の変動に対する依存性が減少するので、第２の論
理レベル付近でのオン抵抗は小さく、第１の論理レベル
付近でのオン抵抗は大きい。

【００２９】請求項２の発明において、第１の出力駆動
回路は、出力信号のレベルが第２の論理レベル付近では
オン抵抗の小さな第１の出力回路が、出力信号のレベル
が第１の論理レベル付近ではオン抵抗の大きな第２の出
力回路がそれぞれ支配的に出力電流を駆動する。

【００３０】請求項３の発明において、第２のトランジ
スタはその制御電極を出力端子と第１の電源との間の電
流経路に接続するので、第１の論理レベル付近で電流駆
動能力が急激に低下してオン抵抗を大きくする第１の出
力回路を実現する。

【００３１】請求項４の発明において、半導体装置は入
力信号によって制御され、第１の電源と出力端子との間
で絶縁体もしくは抵抗として働き、第２の出力回路を構
成する。

【００３２】請求項５の発明において、第１のトランス
ミッションゲートはオン抵抗の大きな第２の出力回路を
実現する。

【００３３】請求項６及び請求項１２の発明において、
出力端子に接続される負荷の特性インピーダンスの１／
２以上２倍以下に設定されたオン抵抗を有する第１、第
２のトランスミッションゲートは、出力端子でのインピ
ーダンス整合をとる。

【００３４】請求項７の発明において、第２の出力駆動
回路は、出力信号のレベルが第１の論理レベルから第２
の論理レベルへと変動するに従って、その電流駆動能力
の出力信号の変動に対する依存性が減少するので、第１
の論理レベル付近でのオン抵抗は小さく、第２の論理レ
ベル付近でのオン抵抗は大きい。

【００３５】請求項８の発明において、第２の出力駆動
回路は、出力信号のレベルが第１の論理レベル付近では
オン抵抗の小さな第３の出力回路が、出力信号のレベル
が第２の論理レベル付近ではオン抵抗の大きな第４の出
力回路がそれぞれ支配的に出力電流を駆動する。

【００３６】請求項９の発明において、第５のトランジ
スタはその制御電極に出力端子を接続するので、第２の
論理レベル付近で電流駆動能力が急激に低下してオン抵
抗を大きくする第３の出力回路を実現する。

【００３７】請求項１０の発明において、半導体装置は
入力信号によって制御され、第２の電源と出力端子との
間で絶縁体もしくは抵抗として働き、第４の出力回路を
構成する。

【００３８】請求項１１の発明において、第２のトラン
スミッションゲートはオン抵抗の大きな第４の出力回路
を実現する。

【００３９】

【実施例】図１はこの発明の第１の実施例の出力回路の
回路図である。第１の実施例はいわゆるオープンドレイ
ン回路であり、出力端子１２には抵抗を介して論理レベ
ル“Ｈ”に対応する電位ＶＤＤを有する電源ＶＤＤに接
続されるのが通常である。但しここでは簡単の為抵抗を
省いて考える。出力回路Ｋ１２と出力回路Ｋ２２とは出
力端子１２と電源ＶＳＳ（ここでは接地）の間において
並列に接続され、また入力端子１１において共通に接続
される。

【００４０】出力回路Ｋ１１は、そのゲートに入力端子
１１を接続するＮチャネルＭＯＳトランジスタ１Ｎと、
そのソースに電源ＶＳＳを、そのドレインにトランジス
タ１Ｎのソースを、そのゲートに出力端子１２及びトラ
ンジスタ１Ｎのドレインを、それぞれ接続するＮチャネ
ルＭＯＳトランジスタ２Ｎとから構成されている。

【００４１】出力回路Ｋ２２は、その入力端に入力端子
１１を接続するインバータ１Ｇと、そのゲートに入力端
１１を、そのソースに電源ＶＳＳを、そのドレインに出
力端子１２をそれぞれ接続するＮチャネルＭＯＳトラン
ジスタ３Ｎと、そのゲートにインバータ１Ｇの出力端を
、そのソースに出力端子１２を、そのドレインに電源Ｖ
ＳＳをそれぞれ接続するＰチャネルＭＯＳトランジスタ
４Ｐとから構成されている。トランジスタ３Ｎ，４Ｐは
いわゆるトランスミッションゲートを構成する。

【００４２】第１の実施例の動作について説明する前に
、出力回路Ｋ１１と出力回路Ｋ２２の動作について説明
する。

【００４３】まず出力回路Ｋ１１において出力端子１１
の電位が電源ＶＳＳと同電位（以下「電位ＶＳＳ」、こ
こでは０Ｖ）にある場合（論理レベル“Ｌ”）にはトラ
ンジスタ１Ｎはオフ状態にある。よってトランジスタ１
Ｎのドレインが論理レベル“Ｈ”に対応する電位ＶＤＤ
であってトランジスタ２Ｎはオン状態にあっても、トラ
ンジスタ１Ｎがオフ状態にあるため、出力回路Ｋ１１に
電流は流れない。

【００４４】ここで入力端子１１の電位が電位ＶＤＤに
上昇すると、トランジスタ１Ｎもオン状態となり、トラ
ンジスタ１Ｎ，２Ｎを通って電流が流れ、出力端子１２
の電位（以下「出力電位ＶＯ　」）は低下してゆく。従
ってトランジスタ２Ｎのゲート電位も低下してゆき、あ
る閾値以下になるとトランジスタ２Ｎはオフ状態となる
。トランジスタ１Ｎはオン状態にあるが、トランジスタ
２Ｎがオフ状態となるので、出力回路Ｋ１１の電流駆動
能力は急激に低下する。このような電流駆動能力の変化
を図２のグラフ１００に示した。

【００４５】一方、出力回路Ｋ２２ではトランスミッシ
ョンゲートを構成するトランジスタ３Ｎ，４Ｐの電流駆
動能力を、トランジスタ１Ｎ，２Ｎのそれよりも低く設
計する。インバータ１Ｇにより入力端子１１の電位はト
ランジスタ３Ｎ，４Ｐのそれぞれに相補的に伝えられる
。即ち入力端子１１の電位が論理レベル“Ｈ”にあると
きのみ、出力回路Ｋ２２は抵抗体として動作し、入力端
子１１の電位が論理レベル“Ｌ”にあるときには絶縁体
として働く。従ってその電流駆動能力は出力電位ＶＯ　
にほぼ比例することとなり、その様子は図２のグラフ２
００に示されるようになる。

【００４６】即ち、出力電位ＶＯ　が電位ＶＤＤ付近に
ある場合には出力回路Ｋ１１よりも電流駆動能力が低く
、出力電位ＶＯ　が電位ＶＳＳ付近にある場合には出力
回路Ｋ１１よりも電流駆動能力が高くなり、換言すれば
オン抵抗ＲＯＮが増大することとなる。このことは、グ
ラフ１００とグラフ２００が交点ＸＰ　を有することで
示される。

【００４７】次に図１の出力回路の動作を順を追って説
明する。

【００４８】まず入力端子１１が論理レベル“Ｌ”のと
きには、トランジスタ１Ｎ，３Ｎ，４Ｐはオフ状態で、
出力端子１２は論理レベル“Ｈ”（電位ＶＤＤ）にある
。従って、出力回路Ｋ１１、出力回路Ｋ２２は共に電流を
流さず、出力電位ＶＯ　は電位ＶＤＤに保たれている（
図２の領域（Ａ））。

【００４９】次に入力端子１１の論理レベルが“Ｌ”か
ら“Ｈ”に変化するとき、トランジスタ１Ｎ，３Ｎ，４
Ｐは直ちにオンになる。このとき、出力電位ＶＯ　は電
位ＶＤＤに等しく、トランジスタ２Ｎもオン状態にある
。このため、図１の出力回路は出力回路Ｋ１１および出
力回路Ｋ１２が共にオン状態となるので、出力端子１２
から流れる出力電流ＩＯ　は図２の領域（Ａ）から領域
（Ｂ）へと急激に上昇し、大きな電流駆動能力を以て出
力電位ＶＯ　を低下させる（領域（Ｂ）から領域（Ｃ）
）。

【００５０】しかし出力電位ＶＯ　がトランジスタ２Ｎ
の閾値電圧に近付くと、トランジスタ２Ｎは急激にオフ
状態になり、このため領域（Ｃ）から領域（Ｄ）にかけ
ては実質的にトランジスタ３Ｎ、４Ｐからなる出力回路
Ｋ２２のみが出力電流ＩＯ　を駆動する。従って、この
領域では出力回路のオン抵抗ＲＯＮは実質的に出力回路
Ｋ２２のみによって決定され、オン抵抗ＲＯＮが低くな
り過ぎるのを防止して、出力端子１２の出力電圧波形に
リンギングが発生するのを抑制することができる。

【００５１】なお、出力回路Ｋ２２において、出力電位
ＶＯ　の大小に拘らずほぼ等しいオン抵抗ＲＯＮを示す
のは、トランジスタ３Ｎ，４Ｐが互いに相補的な特性を
有するからである。出力端子１１の論理レベルが“Ｈ”
のとき、トランジスタ３Ｎのゲートには電位ＶＤＤが、
トランジスタ４Ｐのゲートにはインバータ１Ｇの働きに
より、電位ＶＳＳがそれぞれ印加され、トランジスタ３
Ｎ，４Ｐ付近の出力回路は図３のように書ける。このと
き、トランジスタ３Ｎのソース・ドレイン間に印加され
る電位差はＶＳＳ＝０から、出力電位ＶＯ　に等しい。そして出力電流ＩＯ　がトランジスタ３Ｎに分流する様
子はクラフ２０２に示されるように出力電位ＶＯ　の低
下に伴って単調に減少するが、その変化量、即ちグラフ
２０２の傾きは増加する。

【００５２】一方、トランジスタ４Ｐのソース・ドレイ
ン間にも出力電位ＶＯ　に等しい電位差が印加され、出
力電流ＩＯ　がトランジスタ４Ｐにも分流するが、その
傾きはグラフ２０１に示されるように、出力電位ＶＯ　
の低下に伴って低下する。従って出力電流ＩＯ　全体と
しては、出力電位ＶＯ　にほぼ比例した値となり、オン
抵抗ＲＯＮは殆ど変化しない。

【００５３】上述したように出力回路のオン抵抗ＲＯＮ
は、出力電位ＶＯ　に対する電流駆動能力、即ち出力電
流ＩＯ　の値を示すグラフの傾きの逆数として考えるこ
とができる。即ち図４のグラフ１０１に示されるような
電流駆動能力を有する出力回路は、出力電位ＶＯ　が電
位ＶＳＳ付近となる領域においては、そのオン抵抗Ｒ１
　は傾き１０３の逆数として考えることができる。

【００５４】なお、一般にＮチャネルＭＯＳトランジス
タは、前述の如くソース・ドレイン間の電位差が低下す
る程その電流駆動能力が急に低下する。従って図１４に
示したような従来の出力回路で全体の電流駆動能力を高
めようとすると、その特性は図４のグラフ１０２に示す
ようになり、グラフ１０１の傾き１０３と比較して、そ
の傾き１０４は大きくなる。

【００５５】即ちそのオン抵抗Ｒ２　が小さくなって出
力波形にリンギングが生じ易くなるのである。図１に示
した第１の実施例では出力電位ＶＯが、電位ＶＤＤから
電位ＶＳＳへと変動する際、出力電位ＶＯ　が電位ＶＤ
Ｄ付近にある場合には、比較的大きい電流駆動能力を以
て、また出力電位ＶＯ　が電位ＶＳＳ付近にある場合に
は、出力電位ＶＯ　の変動に対する依存性が比較的小さ
い電流駆動能力を以て出力電流ＩＯ　を流すので、波形
の立ち下がり時間を殆ど悪化させずにリンギングを抑制
することができる。そしてそのような電流駆動能力を実現するために、この
発明では比較的大きな減少率で単調に減少する電流駆動
能力を有する第１の出力回路（第１の実施例では出力回
路Ｋ１２）と、比較的小さな減少率で単調に減少する電
流駆動能力を有する第２の出力回路（第１の実施例では
出力回路Ｋ２２）とを並列に接続したのである。

【００５６】ここで第２の出力回路としては上記のよう
な電流駆動能力を有するものであれば他の出力回路例え
ばオン抵抗の高いトランジスタによって構成される回路
でも良い。しかし第１の実施例に示す出力回路Ｋ２２の
ようなトランスミッションゲートを構成するものであれ
ばインピーダンス整合の点でなお望ましい。

【００５７】出力回路に接続する負荷が伝送路等の分布
定数素子である場合には、負荷と出力回路とのインピー
ダンス整合が問題となる。図５は出力回路のオン抵抗を
終端抵抗Ｒｔｅｒｍと考えた場合の負荷ＬＤを接続した
様子を示す図である。負荷ＬＤが特性インピーダンスＺ
Ｌ　を有している時、出力回路での反射係数ρは次のよ
うに表わされる。

【００５８】

【数２】

【００５９】一般にこの反射係数ρの値はその絶対値を
１／３程度以下に押さえることが望ましい。そこでこの
条件を満足する出力回路のオン抵抗Ｒｔｅｒｍを求める
と、数３より、数４が得られ、特性インピーダンスＺＬ
　の１／２以上２倍以下の値であればよいことがわかる
。

【００６０】

【数３】

【００６１】出力電位ＶＯ　の値に対して直線性のよい
電流駆動能力を有するトランスミッションゲートを用い
ることで、負荷ＬＤの特性インピーダンスＺＬ　に対応
して上記の条件を満足するようなオン抵抗を有する出力
回路を容易に構成することができる。

【００６２】第１の実施例として図１に示すオープンド
レイン回路を示したが、第２の実施例として図６に示す
ようにＰチャネルＭＯＳトランジスタ１Ｐを電源ＶＤＤ
と出力端子１２の間に設けることもできる。第２の実施
例では出力電圧ＶＯ　が論理レベル“Ｈ”から“Ｌ”に
変動する際のリンギングは第１の実施例と同様にして抑
制できるが、論理レベル“Ｌ”から“Ｈ”へと変動する
際は図１４に示す従来の出力回路と同様に、そのリンギ
ングを抑制することはできない。

【００６３】論理レベルのいずれの方向への変動に対し
ても出力波形のリンギングを抑制する第３の実施例の出
力回路図を図７に示す。出力端子１２を介して、電源Ｖ
ＤＤと電源ＶＳＳの間を出力回路Ｋ３１と出力回路Ｋ４
１が直列に、出力回路Ｋ５２と出力回路Ｋ６２が直列に
、それぞれ接続されている。出力回路Ｋ３１及び出力回
路Ｋ５２は第１，第２の実施例で示した出力回路Ｋ１１
及び出力回路Ｋ２２とそれぞれ同一のものである。

【００６４】また、出力回路Ｋ４１は出力回路Ｋ３２と
、出力回路Ｋ６２は出力回路Ｋ５２と、それぞれ相補的
に形成されている。つまり出力回路Ｋ４１は、そのゲー
トに入力端子１１を接続するＰチャネルＭＯＳトランジ
スタ１Ｐと、そのソースに電源ＶＤＤを、そのドレイン
にトランジスタ１Ｐのソースを、そのゲートに出力端子
１２及びトランジスタ１Ｐのドレインを、それぞれ接続
するＮチャネルＭＯＳトランジスタ２Ｐとから構成され
ている。また出力回路Ｋ６２は、その入力端子１１を接
続するインバータ１Ｇと、そのゲートに入力端子１１を
、そのソースに電源ＶＤＤを、そのドレインに出力端子
１２をそれぞれ接続するＰチャネルＭＯＳトランジスタ
３Ｐと、そのゲートにインバータ１Ｇの出力端を、その
ソースに出力端子１２を、そのドレインに電源ＶＤＤを
それぞれ接続するＮチャネルＭＯＳトランジスタ４Ｎと
から構成されている。トランジスタ３Ｐ，４Ｎはいわゆ
るトランスミッションゲートを構成し、インバータ１Ｇ
は出力回路Ｋ５２と共有している。

【００６５】このように構成された出力回路Ｋ４１，出
力回路Ｋ６２は、その動作もそれぞれ出力回路Ｋ３２，
出力回路Ｋ５２と相補的に行われる。

【００６６】入力端子１１の電位が電位ＶＤＤ（論理レ
ベル“Ｈ”）にある場合、出力電位ＶＯ　は出力回路Ｋ
３１，出力回路Ｋ５２がオン状態にあるので電位ＶＳＳ
（論理レベル“Ｌ”）にあり、トランジスタ２Ｐはオン
状態にある。しかしトランジスタ１Ｐはオフ状態である
ので出力回路Ｋ４１には電流が流れず、従って出力電位
ＶＯ　も電位ＶＳＳに保たれる。

【００６７】ここで入力端子１１の電位が電位ＶＳＳ（
論理レベル“Ｌ”）に低下すると、出力回路Ｋ３１，出
力回路Ｋ５２は直ちにオフ状態となり、出力電位ＶＯ　
は出力回路Ｋ４１と出力回路Ｋ６２の動作によって決定
されることになる。

【００６８】このとき出力回路Ｋ４１の電流駆動能力は
図８に示すグラフ４００のようになる。即ち出力電位Ｖ
Ｏ　が電位ＶＳＳから電位ＶＤＤへと変動し始める場合
（領域（Ａ）から領域（Ｂ））にはその電流駆動能力は
大きいが、出力電位ＶＯ　がトランジスタ２Ｐのしきい
値よりも大きくなるとトランジスタ２Ｐがオフ状態とな
るので、電流駆動能力は急激に低下する（領域（Ｃ））
。

【００６９】一方、出力回路Ｋ６２の電流駆動能力は、
出力回路Ｋ２２と同様、出力電位ＶＯ　に対して線型に
変動する（図８のグラフ６００）。即ち出力電位ＶＯ　
が電位ＶＳＳ付近にある場合には出力回路Ｋ４１よりも
電流駆動能力が低いが、電位ＶＤＤ付近にある場合には
出力回路Ｋ４１よりも電流駆動能力が大きくなり、換言
すればオン抵抗ＲＯＮが増大することになる。このこと
は、グラフ４００とグラフ６００が交点ＹＰ　を有する
ことで示される。

【００７０】従って図７に示す出力回路の動作は図２に
示したものと相補的であり、図８に示すようになる。即
ち出力電位ＶＯ　の上昇に伴って電流駆動能力は（Ａ）
（Ｂ）（Ｃ）（Ｄ）と変化してゆく。このため、第１の
実施例と類似の作用により出力波形のオーバーシュート
ＯＳは低減する。つまり出力回路Ｋ３１、出力回路Ｋ４
１、出力回路Ｋ５２、出力回路Ｋ６２を設けることによ
り、図９に示すように出力波形のリンギングはオーバー
シュートＯＳ、アンダーシュートＵＳの両方が共に抑制
される。

【００７１】このように電源ＶＳＳ，ＶＤＤの両方に、
それぞれ出力回路Ｋ３１、出力回路Ｋ４１を設けた場合
には、第１，第２の実施例の場合と比較してさらに他の
効果を有する。

【００７２】図１０の実線波形は入力端子１１の電位が
電位ＶＳＳから電位ＶＤＤへと変動する様子を示す。こ
こで示されるように、実際の電位の変動は理想的なステ
ップ状ではなく、ランプ状となる。

【００７３】一方、図１４に示すような従来の出力回路
では、トランジスタ１Ｐとトランジスタ１Ｎのゲートが
共通して入力端子１１に接続されている。従ってトラン
ジスタ１Ｐ，１Ｎが同時にオン状態となる時があり、図
１０の貫通電流■に示すような電流がトランジスタ１Ｐ
，１Ｎを流れ不要な電力消費がなされてしまう。

【００７４】図７に示すような出力回路Ｋ３１、出力回
路Ｋ４１においては、出力電位ＶＯ　が入力端子１１の
電位の変動の後遅延して変動し（図１０の破線）、出力
電位ＶＯ　によってトランジスタ２Ｎ，２Ｐが駆動され
ているのでトランジスタ１Ｐと２Ｐとの両方（同様にト
ランジスタ１Ｎと２Ｎの両方）を電流が流れうる時間は
短い。従ってトランジスタ１Ｎ，２Ｎ，１Ｐ，２Ｐを貫
通する電流は図１０の貫通電流■で示されるようにわず
かなものとなる。即ち不要な電力消費を防げるという効
果がある。

【００７５】図１１は発明の第４の実施例を示す回路図
である。第３の実施例における出力回路Ｋ３１のかわり
に出力回路Ｋ７１を、出力回路Ｋ４１のかわりに出力回
路Ｋ８１を、それぞれ設けている。

【００７６】出力回路Ｋ７１は、そのゲートに入力端子
１１を、そのソースに電源ＶＳＳを、それぞれ接続する
ＮチャネルＭＯＳトランジスタ１Ｎと、そのソースにト
ランジスタ１Ｎのドレインを、そのゲートにそのドレイ
ン及び出力端子１２を、それぞれ接続するＮチャネルＭ
ＯＳトランジスタ２Ｎとから構成されている。出力回路
Ｋ８１は、出力回路Ｋ７１と相補的に形成されている。即ち、そのゲートに入力端子１１を、そのソースに電源
ＶＤＤを、それぞれ接続するＰチャネルＭＯＳトランジ
スタ１Ｐと、そのソースにトランジスタ１Ｐのドレイン
を、そのゲートにそのドレイン及び出力端子１２を、そ
れぞれ接続するＰチャネルＭＯＳトランジスタ２Ｐとか
ら構成されている。

【００７７】出力回路Ｋ７１は、第３の実施例における
出力回路Ｋ３１の中で直列に接続されているトランジス
タ１Ｎと２Ｎの位置が電源ＶＳＳ及び出力端子１２との
間で入れ替わっただけであり、出力回路Ｋ３１と同一の
動作を行う。出力回路Ｋ８１においても同様にして第３
の実施例における出力回路Ｋ４１と同一の動作を行う。従って第４の実施例も第３の実施例と同じ効果を奏する
。

【００７８】図１２はこの発明の第５の実施例を示す回
路図である。第３の実施例における出力回路Ｋ３１のか
わりに出力回路Ｋ９１を、出力回路Ｋ４１のかわりに出
力回路Ｋ１０１を、それぞれ設ける。

【００７９】出力回路Ｋ９１は、そのゲートに入力端子
１１を、そのドレインに出力端子１２を、それぞれ接続
するＮチャネルＭＯＳトランジスタ１Ｎと、そのソース
に電源ＶＳＳを、そのゲートにドレイン及びトランジス
タ１Ｎのソースを、それぞれ接続するＮチャネルＭＯＳ
トランジスタ２Ｎとから構成されている。

【００８０】出力回路のＫ１０１は、出力回路Ｋ９１と
相補的に形成されている。即ち、そのゲートに入力端子
１１を、そのドレインに出力端子１２を、それぞれ接続
するＰチャネルＭＯＳトランジスタ１Ｐと、そのソース
に電源ＶＤＤを、そのゲートにそのドレイン及びトラン
ジスタ１Ｐのソースを、それぞれ接続するＰチャネルＭ
ＯＳトランジスタ２Ｐとから構成されている。

【００８１】出力回路Ｋ９１においてトランジスタ２Ｎ
は、トランジスタ１Ｎがオン状態にある場合に、そのゲ
ートに出力電位ＶＯ　が印加されて、第３の実施例にお
ける出力回路Ｋ３１と同様の動作をする。一方、トラン
ジスタ１Ｎがオフ状態にある場合には、トランジスタ２
Ｎの動作は出力電位ＶＯ　に影響を与えない。従って結
果的には出力回路Ｋ９１も、出力回路Ｋ３１と同様の効
果を奏することになる。

【００８２】出力回路Ｋ１０１においても第３の実施例
における出力回路Ｋ４１と同様の効果を奏し、結局第５
の実施例も第３の実施例と同じ効果を奏することになる
。

【００８３】図１３はこの発明の第６の実施例を示した
ものであり、いわゆるスリーステートタイプインバータ
回路を構成したものである。入力端子１１からの信号が
もう１つの入力端子１３からの信号によってインバータ
３Ｇ、ゲート４Ｇ、５Ｇを用いて制御される以外は、図
７に示す第３の実施例と同様の構成となっている。なお
、この場合には出力回路Ｋ６２ａは出力回路Ｋ５２とイ
ンバータ１Ｇを共有できないため、独自でインバータ２
Ｇを備えている。

【００８４】入力端子１３の論理レベルが“Ｌ”のとき
、入力端子１１の論理レベルはゲート４Ｇ、５Ｇによっ
て反転され、それぞれ出力回路Ｋ３１、出力回路Ｋ４１
に入力される。この後第３の実施例と同様にしてリンギ
ングが抑制されるが、第３の実施例とは逆に入力端子１
１と同じ論理レベルの電位が出力端子１２に出力される
。

【００８５】一方、入力端子１３の論理レベルが“Ｈ”
のとき、ゲート４Ｇ、５Ｇ共にオフ状態となり、入力端
子１１の論理レベルにかかわらず、トランジスタ１Ｐ，
１Ｎを共にオフ状態にするため、出力端子１２の電位は
「第３の状態」即ち高インピーダンス状態となる。

【００８６】このように、この発明においては種々の出
力回路においてその出力端子の出力波形のリンギングを
抑制することができる。

【００８７】

【発明の効果】以上に説明したように、請求項１の発明
にかかる出力回路は、出力信号のレベルが第２の論理レ
ベルから第１の論理レベルへと変動する際、出力信号の
レベルが第２の論理レベル付近では、変動に対する依存
性が比較的大きい電流駆動能力を有し、出力信号のレベ
ルが第１の論理レベル付近では、変動に対する依存性が
比較的小さい電流駆動能力を有し、出力信号のレベルが
第２の論理レベルから第１の論理レベルへと変動するに
従って、その電流駆動能力が単調に減少するので、第２
の論理レベル付近での電流駆動能力は大きく、第１の論
理レベル付近でのオン抵抗は大きくできる。

【００８８】また請求項２の発明にかかる出力回路は、
第１の出力駆動回路が、出力信号のレベルが第２の論理
レベルから第１の論理レベルへと変動するに従って、そ
の電流駆動能力が比較的大きな減少率で単調に減少する
第１の出力回路と、第１の出力回路と並列に接続され、
出力信号のレベルが第２の論理レベルから第１の論理レ
ベルへと変動するに従って、その電流駆動能力が比較的
小さな減少率で単調に減少する第２の出力回路とを備え
るので、第１の論理レベル付近では第１の出力回路がそ
の大きな電流駆動能力を発揮し、第２の論理レベル付近
では第２の出力回路がその大きなオン抵抗を発揮する。

【００８９】請求項３の発明にかかる出力回路は、第１
の出力回路における第２のトランジスタがその制御電極
を出力端子と第１の電源との間の電流経路に接続するの
で、第１の論理レベル付近で電流駆動能力が急激に低下
してオン抵抗を大きくする。

【００９０】請求項４の発明にかかる出力回路は、半導
体装置が入力信号によって制御され、第１の電源と出力
端子との間で絶縁体もしくは抵抗として働くので、その
電流駆動能力が比較的小さな減少率で単調に減少する第
２の出力回路を構成する。

【００９１】請求項５の発明にかかる出力回路は、第１
のインバータと第１のトランスミッションゲートとを備
えるので請求項４の半導体装置を実現する。

【００９２】請求項６及び請求項１２の発明において、
それぞれ第１、第２のトランスミッションゲートは、出
力端子でのインピーダンス整合をとるので、出力端子で
の反射による出力波形のリンギングを抑制する。

【００９３】請求項７の発明にかかる出力回路は、第１
の出力駆動回路と第２の出力駆動回路とを備えるので、
アンダーシュート及びオーバーシュートのいずれも抑制
できる。

【００９４】また請求項８の発明にかかる出力回路は、
第２の出力駆動回路が、出力信号のレベルが第１の論理
レベルから第２の論理レベルへと変動するに従って、そ
の電流駆動能力が比較的大きな減少率で単調に減少する
第３の出力回路と、第３の出力回路と並列接続され、出
力信号のレベルが第１の論理レベルから第２の論理レベ
ルへと変動するに従って、その電流駆動能力が比較的小
さな減少率で単調に減少する第４の出力回路とを備える
ので、第１の論理レベル付近では第３の出力回路がその
大きな電流駆動能力を発揮し、第２の論理レベル付近で
は第４の出力回路がその大きなオン抵抗を発揮する。

【００９５】請求項９の発明にかかる出力回路は、第３
の出力回路における第６のトランジスタがその制御電極
を出力端子と第２の電源との間の電流経路に接続するの
で、第２の論理レベル付近で電流駆動能力が急激に低下
してオン抵抗を大きくする。

【００９６】請求項１０の発明にかかる出力回路は、半
導体装置が入力信号によって制御され、第２の電源と出
力端子との間で絶縁体もしくは抵抗として働くので、そ
の電流駆動能力が比較的小さな減少率で単調に減少する
第４の出力回路を構成する。

【００９７】請求項１１の発明にかかる出力回路は、第
２のインバータと第２のトランスミッションゲートとを
備えるので請求項１０の半導体装置を実現する。

【００９８】従って、この発明にかかる出力回路は電流
駆動能力を大きく低下させることなく、出力信号のレベ
ルが第２の論理レベルから第１の論理レベルへと変動す
る際には第１の論理レベル付近でのみオン抵抗を大きく
し、更に出力信号のレベルが第１の論理レベルから第２
の論理レベルへと変動する際には第２の論理レベル付近
でのみオン抵抗を大きくすることができるので、出力波
形のリンギングを抑制しつつ、大きな容量を有する負荷
を高速で駆動することができる出力回路を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す回路図である。

【図２】第１の実施例の動作の説明図である。

【図３】トランスミッションゲートの動作の説明図であ
る。

【図４】オン抵抗と電流駆動能力の関係を示す図である
。

【図５】反射係数の説明図である。

【図６】この発明の第２の実施例を示す回路図である。

【図７】この発明の第３の実施例を示す回路図である。

【図８】この発明の第３の実施例の動作の説明図である
。

【図９】第３の実施例の効果の説明図である。

【図１０】貫通電流の説明図である。

【図１１】この発明の第４の実施例を示す回路図である
。

【図１２】この発明の第５の実施例を示す回路図である
。

【図１３】この発明の第６の実施例を示す回路図である
。

【図１４】従来の出力回路を示す回路図である。

【図１５】出力回路に負荷を接続した場合の等価回路図
である。

【図１６】従来の出力回路による出力波形図である。

【符号の説明】

１Ｎ，２Ｎ，３Ｎ，４Ｎ　　ＮチャネルＭＯＳトランジ
スタ１Ｐ，２Ｐ，３Ｐ，４Ｐ　　ＰチャネルＭＯＳトランジ
スタ１Ｇ，２Ｇ　　インバータ１１，１３　　入力端子１２　　出力端子ＶＤＤ，ＶＳＳ　　電源

Claims

【特許請求の範囲】

【請求項１】　　入力信号が入力される入力端子と、出
力信号が出力される出力端子と、前記出力端子と第１の
論理レベルを有する第１の電源との間に接続され、前記
入力信号により制御されて、前記入力信号に応じた論理
レベルの前記出力信号を前記出力端子から導出する第１
の出力駆動回路とを備え、前記第１の出力駆動回路は前
記出力端子から出力される前記出力信号のレベルが第２
の論理レベルから前記第１の論理レベルへと変動する際
、前記出力信号のレベルが前記第２の論理レベル付近で
は前記変動に対する依存性が比較的大きい電流駆動能力
を有し、前記出力信号のレベルが前記第１の論理レベル
付近では前記変動に対する依存性が比較的小さい電流駆
動能力を有し、前記出力信号のレベルが前記第２の論理
レベルから前記第１の論理レベルへと変動するに従って
その電流駆動能力が単調に減少する出力回路。
【請求項２】　　前記第１の出力駆動回路は、前記出力
端子と前記第１の電源との間に接続され、前記入力信号
によって制御されて、前記出力端子から出力される前記
出力信号のレベルが、前記第２の論理レベルから前記第
１の論理レベルへと変動するに従って、その電流駆動能
力が比較的大きな減少率で単調に減少し、かつ前記出力
信号のレベルが前記第１の論理レベルに達する前にその
電流駆動能力がゼロになる第１の出力回路と、前記第１
の出力回路に並列に接続され、前記入力信号によって制
御されて、前記出力信号のレベルが前記第２の論理レベ
ルから前記第１の論理レベルへと変動するに従って、そ
の電流駆動能力が比較的小さな減少率で単調に減少し、
かつ前記出力信号のレベルが前記第１の論理レベルに達
したときにその電流駆動能力がゼロになる第２の出力回
路と、を備える請求項１記載の出力回路。
【請求項３】　　前記第１の出力回路は、前記出力端子
と前記第１の電源との間の電流経路に直列に介挿された
第１、第２のトランジスタを備え、前記第１のトランジ
スタは前記入力端子に接続された制御電極を有し、前記
第２のトランジスタは前記電流経路に接続された制御電
極を有する請求項２記載の出力回路。
【請求項４】　　前記第２の出力回路は、その制御電極
に前記入力端子を、その第１の電流電極に前記第１の電
源を、その第２の電流電極に前記出力端子を、それぞれ
接続する半導体装置を備える請求項２記載の出力回路。
【請求項５】　　前記第２の出力回路は、その入力端に
前記入力端子を接続する第１のインバータと、前記出力
端子と前記第１の電源との間に接続された第１のトラン
スミッションゲートとを備え、前記第１のトランスミッ
ションゲートは、その制御電極に前記入力端子を、その
第１の電流電極に前記出力端子を、その第２の電流電極
に前記第１の電源を、それぞれ接続する第３のトランジ
スタと、その制御電極に前記第１のインバ−タの出力端
を、その第１の電流電極に前記出力端子を、その第２の
電流電極に前記第１の電源をそれぞれ接続する、第３の
トランジスタと相補的な極性を有する第４のトランジス
タと、から成る請求項４記載の出力回路。
【請求項６】　　前記第１のトランスミッションゲート
は、前記出力端子に接続される負荷の特性インピーダン
スの１／２以上２倍以下に設定されたオン抵抗を有する
請求項５記載の出力回路。
【請求項７】　　前記出力端子と第２の論理レベルを有
する第２の電源との間に接続され、前記入力信号により
制御されて、前記入力信号に応じた論理レベルの前記出
力信号を前記出力端子から導出する第２の出力駆動回路
を備え、前記第２の出力駆動回路は前記出力端子から出
力される前記出力信号のレベルが第１の論理レベルから
前記第２の論理レベルへと変動する際、前記出力信号の
レベルが前記第１の論理レベル付近では前記変動に対す
る依存性が比較的大きい電流駆動能力を有し、前記出力
信号のレベルが前記第２の論理レベル付近では前記変動
に対する依存性が比較的小さい電流駆動能力を有し、前
記出力信号のレベルが前記第１の論理レベルから前記第
２の論理レベルへと変動するに従ってその電流駆動能力
が単調に減少する請求項１記載の出力回路。
【請求項８】　　前記第２の出力駆動回路は、前記出力
端子と前記第２の電源との間に接続され、前記入力信号
によって制御されて、前記出力端子から出力される前記
出力信号のレベルが、前記第１の論理レベルから前記第
２の論理レベルへと変動するに従って、その電流駆動能
力が比較的大きな減少率で単調に減少し、かつ前記出力
信号のレベルが前記第２の論理レベルに達する前にその
電流駆動能力がゼロになる第３の出力回路と、前記第３
の出力回路に並列に接続され、前記入力信号によって制
御されて、前記出力信号のレベルが前記第１の論理レベ
ルから前記第２の論理レベルへと変動するに従って、そ
の電流駆動能力が比較的小さな減少率で単調に減少し、
かつ前記出力信号のレベルが前記第２の論理レベルに達
したときにその電流駆動能力がゼロになる第４の出力回
路と、を備える請求項７記載の出力回路。
【請求項９】　　前記第３の出力回路は、前記出力端子
と前記第２の電源との間の電流経路に直列に介挿された
第５、第６のトランジスタを備え、前記第５のトランジ
スタは前記入力端子に接続された制御電極を有し、前記
第６のトランジスタは前記電流経路に接続された制御電
極を有する請求項８記載の出力回路。
【請求項１０】　　前記第４の出力回路は、その制御電
極に前記入力端子を、その第１の電流電極に前記第２の
電源を、その第２の電流電極に前記出力端子を、それぞ
れ接続する半導体装置を備える請求項８記載の出力回路
。
【請求項１１】　　前記第４の出力回路は、その入力端
に前記入力端子を接続する第２のインバータと、前記出
力端子と前記第２の電源との間に接続された第２のトラ
ンスミッションゲートとを備え、前記第２のトランスミ
ッションゲートは、その制御電極に前記入力端子を、そ
の第１の電流電極に前記出力端子を、その第２の電流電
極に前記第２の電源を、それぞれ接続する第７のトラン
ジスタと、その制御電極に前記第２のインバ−タの出力
端を、その第１の電流電極に前記出力端子を、その第２
の電流電極に前記第２の電源をそれぞれ接続する、第７
のトランジスタと相補的な極性を有する第８のトランジ
スタと、から成る請求項１０記載の出力回路。
【請求項１２】　　前記第２のトランスミッションゲー
トは、前記出力端子に接続される負荷の特性インピーダ
ンスの１／２以上２倍以下に設定されたオン抵抗を有す
る請求項１１記載の出力回路。